KR20030000450A - 다저항소자와 고정전용량의 커패시터를 구비하는 반도체소자의 제조방법 - Google Patents
다저항소자와 고정전용량의 커패시터를 구비하는 반도체소자의 제조방법 Download PDFInfo
- Publication number
- KR20030000450A KR20030000450A KR1020010036228A KR20010036228A KR20030000450A KR 20030000450 A KR20030000450 A KR 20030000450A KR 1020010036228 A KR1020010036228 A KR 1020010036228A KR 20010036228 A KR20010036228 A KR 20010036228A KR 20030000450 A KR20030000450 A KR 20030000450A
- Authority
- KR
- South Korea
- Prior art keywords
- polysilicon film
- impurities
- forming
- photoresist pattern
- embossed
- Prior art date
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 38
- 238000000034 method Methods 0.000 title claims abstract description 21
- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 83
- 229920005591 polysilicon Polymers 0.000 claims abstract description 83
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 238000000059 patterning Methods 0.000 claims abstract description 4
- 239000012535 impurity Substances 0.000 claims description 43
- 229920002120 photoresistant polymer Polymers 0.000 claims description 37
- 238000005468 ion implantation Methods 0.000 claims description 9
- 230000000873 masking effect Effects 0.000 claims description 6
- 238000004049 embossing Methods 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 4
- 238000010030 laminating Methods 0.000 claims 1
- 239000002019 doping agent Substances 0.000 abstract description 6
- 239000010408 film Substances 0.000 description 69
- 150000002500 ions Chemical class 0.000 description 5
- 239000010410 layer Substances 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
- H01L27/0676—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type comprising combinations of diodes, or capacitors or resistors
- H01L27/0682—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type comprising combinations of diodes, or capacitors or resistors comprising combinations of capacitors and resistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02587—Structure
- H01L21/0259—Microstructure
- H01L21/02595—Microstructure polycrystalline
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 단순화된 공정으로 다저항소자와 고정전용량의 커패시터를 구비하는 반도체 소자를 제조할 수 있는 방법에 관한 것이다. 본 발명에 따르면, 엠보싱(embossing) 형태의 폴리실리콘막을 형성하고 엠보싱 형태의 폴리실리콘막에 불순물을 도우프하여 고 농도의 불순물이 도우프된 영역과 저 농도의 불순물이 도우프된 영역으로 구분한 후, 소정 형태로 패터닝하여 4개의 서로 다른 저항을 지닌 저항 소자들을 정의함과 동시에 커패시터 전극의 유효 면적을 넓힌다. 따라서 4개 이상의 저항 소자를 구현함과 동시에 종래와 동일 또는 작은 면적을 차지하되 정전용량이 향상된 커패시터를 형성할 수 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자가 다저항소자와 고정전용량의 커패시터를 구비하도록 제조하는 방법에 관한 것이다.
반도체 집적회로는 수많은 능동소자 및 수동소자들로 구성된다. 저항 소자와 커패시터는 대표적인 수동소자들이다. 일반적으로 저항소자는 회로상에서 시간지연 (time delay)의 목적으로 사용되며 이러한 목적을 충분히 달성하기 위해서는 다양한 저항을 지닌 저항 소자들이 하나의 칩내에 요구된다. 한편, 낮은 동작 전압 및고집적화되어가는 반도체 소자의 동작이 제대로 이루어지기 위해서 고정전용량의 커패시터의 필요성 또한 증대하고 있다.
종래의 경우, 바이어스에 독립적인 박막 커패시터 및 저항 소자를 제조하기 위해서, 폴리실리콘을 이중으로 적층하는 구조를 사용한다. 구체적으로, 커패시터의 하부 전극 및 저항 소자로 사용될 하부 폴리실리콘막을 기판상에 형성한 후, 하부 폴리실리콘막 전면에 불순물 이온을 주입하고, 계속해서 고저항 영역을 마스킹하는 포토레지스트 패턴을 형성한 후 불순물 이온을 재주입하여 저저항 영역을 형성한후 통상의 패터닝 공정을 거쳐서 하부 전극 및 저항 소자를 형성한다. 이어서 통상의 공정으로 유전체막 및 상부 폴리실리콘 패턴을 형성하여 커패시터를 완성한다.
이와 같은 종래 방법에 따라 저항 소자 및 커패시터를 형성할 경우, 2번의 불순물 이온 주입공정으로 저항 소자를 형성하므로 고저항소자 및 저저항소자 2가지 종류의 저항 소자만이 형성가능하며 이들을 조합한다 하더라도 그 조합에 한계가 있다. 따라서, 고저항이 필요할 경우에는, 저항값을 증가시키기 위하여 저항 소자의 길이를 매우 길게 형성하여야 하므로 넓은 면적을 차지하게 되어 반도체 장치의 집적도를 증가시키는 데 어려움을 준다.
또, 박막 커패시터가 스택형으로 형성되기 때문에 커패시터의 정전용량을 증가시키기 위해서 하부 전극의 유효 면적을 넓히고자 할 경우에는 하부 전극이 차지하는 면적 또한 넓어진다. 따라서 다양한 저항 소자를 형성할 수 있고, 고정전용량의 커패시터를 면적 증가없이 형성할 수 있는 새로운 제조 방법이 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 다양한 저항의 저항 소자를 구현함과 동시에 종래의 소자와 동일 또는 작은 면적내에 고 정전용량의 커패시터를 제조할 수 있는 제조 방법을 제공하는 것이다.
도 1 내지 도 7은 본 발명의 제1 실시예에 따른 커패시터의 제조 방법을 공정 순서에 따라 나타낸 단면도들이다.
도 8은 본 발명의 제1 실시예에 따라 제조된 커패시터의 평면도이다.
도 9 내지 도 12는 본 발명의 제2 실시예에 따른 커패시터의 제조 방법을 공정 순서에 따라 나타낸 단면도들이다.
상기 기술적 과제를 달성하기 위하여 본 발명에서는 커패시터의 하부 전극 및 저항 소자로 형성될 폴리실리콘막을 엠보싱 형태로 형성하여 커패시터 하부 전극의 유효 면적을 증대시키고 저항 소자의 종류를 증대시킨다. 엠보싱 형태란 폴리실리콘막 표면에 복수개의 요철 구조가 형성되어 있는 형태를 지칭한다.
구체적으로, 반도체 기판상에 복수개의 요철부를 구비하는 엠보싱 형태의 폴리실리콘막을 형성한 후, 엠보싱 형태의 폴리실리콘막에 불순물을 도우프하여 고 농도의 불순물이 도우프된 영역과 저 농도의 불순물이 도우프된 영역으로 구분한다. 이어서, 상기 엠보싱 형태의 폴리실리콘막을 패터닝하여 저 농도의 불순물이 도우프된 영역으로 이루어진 두께가 서로 다른 2개의 저항 소자 및 고 농도의 불순물이 도우프된 영역으로 이루어진 두께가 서로 다른 2개의 저항 소자와 복수개의 요철부를 구비하는 커패시터 하부 전극을 형성한다. 이후, 하부 전극상에 유전체막을 형성하고 유전체막상에 커패시터 하부 전극을 형성하여 커패시터를 완성한다.
엠보싱 형태의 폴리실리콘막은 기판상에 제1 두께의 폴리실리콘막을 형성하고, 그 위에 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 식각마스크로하여 상기 제1 두께의 폴리실리콘막을 식각하여 상기 제1 두께보다 낮은 제2 두께의 폴리실리콘 영역들을 형성하여 복수개의 요철부를 구비하는 엠보싱 형태의 폴리실리콘막을 형성하거나, 기판상에 제1 폴리실리콘막을 형성한 후, 그 위에 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴이 형성된 기판 전면에 제2 폴리실리콘막을 형성하고 포토레지스트 패턴을 제거하여 상기 제1 폴리실리콘막으로만 구성된 영역들과 상기 제1 폴리실리콘막 및 상기 제2 폴리실리콘막이 적층된 영역들로 이루어진 복수개의 요철부를 구비하는 엠보싱 형태의 폴리실리콘막을 형성한다.
바람직하기로는, 복수개의 요철부를 구비하는 엠보싱 형태의 폴리실리콘막은 저농도의 불순물이 도우프된 폴리실리콘막이고, 저농도의 불순물이 도우프된 폴리실리콘막의 적어도 하나 이상의 요철부를 마스킹하는 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 이온주입마스크로 하여 고농도의 불순물을 도우프한 후, 포토레지스트 패턴을 제거하여 고 농도의 불순물이 도우프된 영역과 저 농도의 불순물이 도우프된 영역으로 구분한다.
또 다른 방법으로는, 엠보싱 형태의 폴리실리콘막 전면에 저 농도의 불순물을 도우프한 후, 저농도의 불순물이 도우프된 폴리실리콘막의 적어도 하나 이상의 요철 부를 마스킹하는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 이온주입마스크로 하여 고농도의 불순물을 도우프한 후, 상기 포토레지스트 패턴을 제거하여 고 농도의 불순물이 도우프된 영역과 저 농도의 불순물이 도우프된 영역으로 구분할 수도 있다.
이하에서는 본 발명에 따른 다저항소자 및 고정전용량의 커패시터를 구비하는 반도체 소자의 제조 방법에 대하여 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며,단지 본 실시예들은 본 발명의 개시가 완전하도록하며, 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 각 막의 두께는 설명 및 이해의 편의를 위해 확대 과장되게 도시된 것이며, 각 도면에서 동일 참조 부호는 동일 요소를 지칭한다.
본 발명의 제1 실시예에 따르면 복수개의 요철부를 구비하는 엠보싱 형태의 폴리실리콘막을 식각에 의하여 형성한다.
먼저, 도 1에 도시되어 있는 바와 같이, 반도체 기판(110)에 통상의 공정을 통해 필드산화막(120)을 형성하여 활성영역 및 비활성영역으로 구분하고, 그 결과물 상에 폴리실리콘막(130)을 제1 두께로 증착한 다음, 불순물 이온(131)을 폴리실리콘막(130)상에 도우프하여 폴리실리콘막(130)의 저항 특성을 조절한다(도 1).
이어서 도 2에 도시되어 있는 바와 같이, 불순물 이온이 도우프되어 있는 폴리실리콘막(130)상에 포토레지스트 패턴(132)을 형성한 후, 이를 식각마스크로 사용하여 포토레지스트 패턴(132)에 의해 노출된 폴리실리콘막(130)의 제1 두께를 제2 두께로 낮추어 표면이 복수개의 요철(凹凸)부를 지니는 엠보싱 형태의 폴리실리콘막(130P)을 형성한다. 그리고, 커패시터의 하부 전극이 될 영역에는 복수개의 요철부가 형성되도록하여 커패시터 하부 전극의 표면적을 증대시킨다.
엠보싱 형태의 폴리실리콘막(130P)을 형성한 후, 포토레지스트 패턴(132)을 제거하고, 적어도 하나 이상의 요철(凹凸)부를 마스킹하는 포토레지스트 패턴(134)을 엠보싱 형태의 폴리실리콘막(130P)상에 형성한다. 이어서 포토레지스트 패턴(134)을 이온주입마스크로 사용하여 상기 엠보싱 형태의 폴리실리콘막(130P)에불순물(135)을 도우프하여 고 농도의 불순물이 도우프된 영역과 저 농도의 불순물이 도우프된 영역으로 구분한다. 포토레지스트 패턴(134)에 의해 마스킹되어 저농도로 도우프된 영역이 고농도로 도우프된 영역에 비해 상대적으로 고저항 영역이 된다.
본 실시예에서는 엠보싱 형태의 폴리실리콘막(130P)을 형성하기 전에 저농도의 불순물 도우프 공정을 실시하고, 엠보싱 형태의 폴리실리콘막(130P)을 형성한 후에 고농도 불순물 도우프 공정을 실시하였으나 엠보싱 형태의 폴리실리콘막(130P)을 형성한 후에 2번의 불순물 도우프 공정을 모두 실시할 수도 있다.
이어서 포토레지스트 패턴(134)을 제거한 후, 엠보싱 형태의 하부 폴리실리콘막(130P)상에 산화막/질화막/산화막 또는 질화막/산화막과 같은 적층막 또는 단일 질화막과 같은 유전체막(140)을 적층하고 (도 4), 유전체막(140) 및 엠보싱 형태의 하부폴리실리콘막(130P)을 패터닝하여 저 농도의 불순물이 도우프된 영역으로 이루어진 두께가 서로 다른 2개의 저항 소자(P-/L, P-/H ) 및 상기 고 농도의 불순물이 도우프된 영역으로 이루어진 두께가 서로 다른 2개의 저항 소자(P+/L, P+/H )와 복수개의 요철부를 구비하는 커패시터 하부 전극(130E)을 형성한다 (도 5). P+/L →P+/H →P-/L →P-/H 순서로 저항이 높다.
이어서 도 6과 같이, 상기 결과물 상에 불순물이 도우프된 상부 폴리실리콘막(150A)을 형성하고, 폴리실리콘막(150A)의 저항을 줄이기 위한 저저항의 실리사이드막(150B), 예컨대 텅스텐 실리사이드막을 차례대로 적층한 후, 실리사이드막(150B) 및 상부 폴리실리콘막(150A)을 차례로 건식식각하여 폴리사이드 구조의 상부 전극(150)을 형성한다. 이 때, 활성 영역상에도 폴리사이드 구조의 게이트 전극(미도시)이 동시에 형성된다. 상부 전극(150)을 형성한 후, 절연물을 결과물 전면에 형성한 후 이방성 식각하여 저항 소자(130R) 및 하부 전극(130E)의 측벽에 각각 스페이서(160)를 형성한다.
마지막으로 층간 절연막(170)을 결과물상에 형성하고, 콘택홀을 통상의 사진 식각 공정으로 형성한 후, 금속막을 증착 및 식각하여 각 전극(180, 181, 182, 183, 184, 186)을 형성한다.
도 8에 커패시터의 평면도가 도시되어 있다. 132E가 폴리실리콘 하부 전극 형성용 마스크 패턴을, 132가 폴리실리콘 하부 전극 표면을 엠보싱 형태로 형성하기 위한 마스크 패턴을, 150이 상부 전극 형성용 마스크 패턴을 나타낸다. 132를 사용하여 하부 전극의 표면을 복수개의 요철부를 구비하는 엠보싱 형태로 형성하기 때문에 커패시터 하부 전극의 표면적이 증대됨은 앞서 설명한 바와 같다.
본 발명의 제2 실시예에 따르면 엠보싱 형태의 폴리실리콘막을 증착에 의해 형성한다.
구체적으로 도 9에 도시되어 있는 바와 같이, 기판(110)상에 필드산화막(120)을 형성한 후, 제1 하부 폴리실리콘막(130A)을 형성한다.
이어서, 도 10과 같이, 제1 하부 폴리실리콘막(130A)상에 소정 형태의 포토레지스트 패턴(133)을 형성한 후, 기판 전면에 제2 하부 폴리실리콘막(130B)을 형성한다.
도 11과 같이, 리프트-오프법에 의해 포토레지스트 패턴(133)을 제거하면 포토레지스트 패턴(133) 상면에 형성된 폴리실리콘막(130B)도 함께 제거되어 제1 하부 폴리실리콘막(130A)상의 소정 영역에만 제2 하부 폴리실리콘막(130B)이 잔류하여 복수개의 요철부를 구비하는 엠보싱 형태의 하부 폴리실리콘막(130P)이 완성된다. 이어서, 이온(131)을 주입하여 폴리실리콘막(130P)의 저항 특성을 조절한다.
계속해서, 도 12와 같이, 엠보싱 형태의 폴리실리콘막(130P)상에 적어도 하나 이상의 요철(凹凸)부를 마스킹하는 포토레지스트 패턴(134)을 형성한다. 이어서 포토레지스트 패턴(134)을 이온주입마스크로 사용하여 상기 엠보싱 형태의 폴리실리콘막(130P)에 불순물(135)을 도우프하여 고 농도의 불순물이 도우프된 영역과 저 농도의 불순물이 도우프된 영역으로 구분한다. 포토레지스트 패턴(134)에 의해 마스킹되어 저농도로 도우프된 영역이 고농도로 도우프된 영역에 비해 상대적으로 고저항 영역이 된다.
이후 공정은 제1 실시예와 동일하게 실시하여 서로 다른 저항을 가지는 4개의 저항 소자 및 하부 전극의 표면적이 증대되어 정전용량이 향상된 커패시터를 완성한다.
본 발명에 따르면, 폴리실리콘막을 복수개의 요철부를 구비하는 엠보싱 형태로 형성한 후, 저항 조절을 위한 이온주입을 하고 이를 패터닝하여 저항 소자 및커패시터 하부 전극을 형성한다. 엠보싱 형태의 폴리실리콘막이 2개의 서로 다른 두께를 지니므로, 저항 조절을 위한 2번의 이온주입 공정과 조합하면, 4개의 서로 다른 저항을 지닌 저항 소자를 간단하게 형성할 수가 있다. 4개의 서로 다른 저항을 지닌 저항 소자를 구비할 경우, 병렬 연결과 직렬 연결을 고려할 때 12가지 이상의 서로 다른 저항을 구현할 수가 있다. 따라서 종래의 2개의 저항 소자만을 구비하는 경우에 비해 현저하게 다양한 수의 저항을 구현할 수 있는 효과가 있다. 한편, 폴리실리콘막을 엠보싱 형태로 형성함으로써 4개의 서로 다른 저항 소자를 구현함과 동시에 커패시터의 하부 전극 표면적 향상을 동시에 꾀하여 커패시터의 면적을 증가시키지 않고도 정전용량이 큰 커패시터를 제조할 수 있다.
Claims (5)
- 반도체 기판상에 복수개의 요철부를 구비하는 엠보싱 형태의 폴리실리콘막을 형성하는 단계;상기 엠보싱 형태의 폴리실리콘막에 불순물을 도우프하여 고 농도의 불순물이 도우프된 영역과 저 농도의 불순물이 도우프된 영역으로 구분하는 단계;상기 엠보싱 형태의 폴리실리콘막을 패터닝하여 상기 저 농도의 불순물이 도우프된 영역으로 이루어진 두께가 서로 다른 2개의 저항 소자 및 상기 고 농도의 불순물이 도우프된 영역으로 이루어진 두께가 서로 다른 2개의 저항 소자와 복수개의 요철부를 구비하는 커패시터 하부 전극을 형성하는 단계;상기 커패시터 하부 전극상에 유전체막을 형성하는 단계; 및상기 유전체막상에 커패시터 하부 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1 항에 있어서, 상기 엠보싱 형태의 폴리실리콘막을 형성하는 단계는상기 기판상에 제1 두께의 폴리실리콘막을 형성하는 단계;상기 제1 두께의 폴리실리콘막상에 포토레지스트 패턴을 형성하는 단계; 및상기 포토레지스트 패턴을 식각마스크로하여 상기 제1 두께의 폴리실리콘막을 식각하여 상기 제1 두께보다 낮은 제2 두께의 폴리실리콘 영역들을 형성하여 복수개의 요철부를 구비하는 엠보싱 형태로 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1 항에 있어서, 상기 엠보싱 형태의 폴리실리콘막을 형성하는 단계는상기 기판상에 제1 폴리실리콘막을 형성하는 단계;상기 제1 폴리실리콘막상에 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴이 형성된 기판 전면에 제2 폴리실리콘막을 형성하는 단계; 및상기 포토레지스트 패턴을 제거하여 상기 제1 폴리실리콘막으로만 구성된 영역들과 상기 제1 폴리실리콘막 및 상기 제2 폴리실리콘막이 적층된 영역들로 이루어진 복수개의 요철부를 구비하는 엠보싱 형태의 폴리실리콘막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1 항에 있어서, 상기 복수개의 요철부를 구비하는 엠보싱 형태의 폴리실리콘막은 저농도의 불순물이 도우프된 폴리실리콘막이고,상기 불순물을 도우프하여 고 농도의 불순물이 도우프된 영역과 저 농도의 불순물이 도우프된 영역으로 구분하는 단계는상기 저농도의 불순물이 도우프된 폴리실리콘막의 적어도 하나 이상의 상기 요철부를 마스킹하는 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 이온주입마스크로 하여 고농도의 불순물을 도우프하는 단계; 및상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1 항에 있어서, 상기 불순물을 도우프하여 고 농도의 불순물이 도우프된 영역과 저 농도의 불순물이 도우프된 영역으로 구분하는 단계는상기 엠보싱 형태의 폴리실리콘막 전면에 저 농도의 불순물을 도우프하는 단계;상기 저농도의 불순물이 도우프된 폴리실리콘막의 적어도 하나 이상의 요철 부를 마스킹하는 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 이온주입마스크로 하여 고농도의 불순물을 도우프하는 단계; 및상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010036228A KR100712491B1 (ko) | 2001-06-25 | 2001-06-25 | 다저항소자와 고정전용량의 커패시터를 구비하는 반도체소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010036228A KR100712491B1 (ko) | 2001-06-25 | 2001-06-25 | 다저항소자와 고정전용량의 커패시터를 구비하는 반도체소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030000450A true KR20030000450A (ko) | 2003-01-06 |
| KR100712491B1 KR100712491B1 (ko) | 2007-05-02 |
Family
ID=27710914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010036228A KR100712491B1 (ko) | 2001-06-25 | 2001-06-25 | 다저항소자와 고정전용량의 커패시터를 구비하는 반도체소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100712491B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100704387B1 (ko) * | 2005-12-21 | 2007-04-06 | (주)동명기술공단종합건축사사무소 | 건설구조물의 노출 상수도관 고정구조 |
| KR100772338B1 (ko) * | 2007-01-15 | 2007-11-01 | 도남호 | 배수관의 악취차단용 튜브 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10972068B2 (en) | 2018-06-29 | 2021-04-06 | Qualcomm Incorporated | Process-invariant delay cell |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2616665B2 (ja) * | 1993-07-26 | 1997-06-04 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH07111312A (ja) * | 1993-10-12 | 1995-04-25 | Rohm Co Ltd | 半導体容量素子 |
| JP3719618B2 (ja) * | 1996-06-17 | 2005-11-24 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
| KR980012554A (ko) * | 1996-07-24 | 1998-04-30 | 김광호 | 반도체 장치의 고저항 제조 방법 |
-
2001
- 2001-06-25 KR KR1020010036228A patent/KR100712491B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100704387B1 (ko) * | 2005-12-21 | 2007-04-06 | (주)동명기술공단종합건축사사무소 | 건설구조물의 노출 상수도관 고정구조 |
| KR100772338B1 (ko) * | 2007-01-15 | 2007-11-01 | 도남호 | 배수관의 악취차단용 튜브 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100712491B1 (ko) | 2007-05-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100870178B1 (ko) | 엠아이엠 커패시터를 구비하는 반도체 소자들 및 그제조방법들 | |
| US7598551B2 (en) | High voltage device | |
| KR100368569B1 (ko) | 반도체장치및그제조방법 | |
| KR100712491B1 (ko) | 다저항소자와 고정전용량의 커패시터를 구비하는 반도체소자의 제조방법 | |
| KR100482029B1 (ko) | 엠아이엠 캐패시터 형성방법 | |
| KR100644526B1 (ko) | 엠보싱형 커패시터의 제조 방법 | |
| KR100640975B1 (ko) | 반도체 소자의 레지스터 형성방법 | |
| KR100940112B1 (ko) | 반도체소자의 아날로그 커패시터 제조방법 | |
| KR100515008B1 (ko) | 복합 반도체 소자의 제조방법 | |
| KR100517152B1 (ko) | Ｐｉｐ 커패시터 및 로직 트랜지스터를 갖는 엠베디드 반도체 소자의 제조 방법 | |
| KR100743622B1 (ko) | 반도체 소자의 비트라인 콘택 형성방법 | |
| KR100240249B1 (ko) | 서로 다른 게이트 산화막 및 게이트 전극을 갖는반도체 장치의 제조 방법 | |
| KR0146245B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR100414375B1 (ko) | 마스크롬 제조 방법 | |
| KR100281107B1 (ko) | 반도체 소자 및 그의 제조 방법 | |
| KR0139901B1 (ko) | 디램의 저장전극 제조방법 | |
| KR100225848B1 (ko) | 커패시터 및 커패시터의 제조 방법 | |
| KR100199363B1 (ko) | 캐패시터의 전하저장전극 제조방법 | |
| KR0137834B1 (ko) | 메모리셀 구조 및 그 제조방법 | |
| KR100529624B1 (ko) | 반도체 소자의 금속-절연체-금속 커패시터 제조 방법 | |
| KR100325460B1 (ko) | 비트 라인과 게이트용 도전막의 쇼트를 방지하기 위한반도체 소자의 제조방법 | |
| KR100359762B1 (ko) | 반도체소자의 캐패시터 제조방법 | |
| KR20040069806A (ko) | 박막 커패시터 및 그 제조 방법 | |
| KR20000009483A (ko) | 트랜지스터 게이트 제조방법 | |
| JP2000294753A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100413 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |