KR100640975B1 - 반도체 소자의 레지스터 형성방법 - Google Patents

반도체 소자의 레지스터 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 레지스터 형성방법에 관한 것으로, 반도체 소자의 레지스터 형성방법은 반도체 기판 상에 제1 폴리실리콘막, 절연막 및 제2 폴리실리콘막을 순차적으로 형성하는 단계와, 상기 제2 폴리실리콘막 및 절연막을 패터닝하는 단계와, 상기 패터닝된 제2 폴리실리콘막이 형성된 기판 전면에 이온주입공정을 수행하여, 상기 제2 폴리실리콘막 및 상기 제1 폴리실리콘막에 이온주입하는 단계를 포함한다.
레지스터, PIP 커패시터

Description

반도체 소자의 레지스터 형성방법{Method for forming registor in semiconductor device}
도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 레지스터 형성방법을 도시한 공정단면도
도 2는 본 발명에 따라 형성된 반도체 소자의 레지스터 구조를 도시한 구조단면도
<도면의 주요부분에 대한 부호설명>
20: 반도체 기판 22: 제1 폴리실리콘막
24: 유전체막 26: 제2 폴리실리콘막
28a, 28b: 콘택
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체소자의 레지스터 형성방법에 관한 것이다.
반도체 소자의 제조공정에 게이트 재료로서 폴리실리콘막을 사용하는데, 폴리실리콘-절연체-폴리실리콘 구조를 갖는 커패시터의 경우 폴리실리콘 게이트 형성 시 침적되는 폴리실리콘막을 이용하여 함께 형성된다. 이때 두 층의 폴리실리콘막을 통해 레지스터(registor)을 형성할 수 있다.
도 1a 내지 도 1d는 종래 기술에 의한 반도체소자의 레지스터 형성방법을 순차적으로 설명하기 위한 공정순서도이다.
우선, 도 1a에 도시된 바와 같이, 기판(10) 상에 PIP 커패시터의 하부전극으로 사용되는 제1 폴리실리콘막(12)을 증착하고, 상기 제1 폴리실리콘막(12)에 이온 주입 공정을 실시하여 도펀트 농도를 높게 조절한다.
이어서, 도 1b에 도시된 바와 같이, 상기 도핑된 제1 폴리실리콘막(12)상에 PIP 커패시터의 유전체막으로서 ONO(Oxide-Nitride-Oxide)막(14)을 증착한다. 이어, 상기 ONO막(14) 상에 PIP 커패시터의 상부전극으로 사용되는 제2 폴리실리콘막(16)을 증착하고, 상기 제2 폴리실리콘막(16)에 이온 주입 공정을 실시하여 도펀트 농도를 높게 조절한다.
마지막으로, 도 1c에 도시된 바와 같이, 상기 도핑된 제2 폴리실리콘막 상에 상부전극/하부전극 마스크를 이용한 사진 및 식각공정을 수행하여, 상부전극/절연막/하부전극으로 형성된 PIP 커패시터(미도시)를 형성하고, 상기 제2 폴리실리콘막 (16)및 ONO막(14)을 제거하여 제1 폴리실리콘막(12)만이 잔존시킨다.
이어, 도 1d에 도시된 바와 같이, 상기 제1 폴리실리콘막(12)의 상에 레지스터 형성용 감광막 패턴을 형성하고, 이를 이용하여 제1 폴리실리콘막(12)에 식각하여 레지스터(20)을 형성한다.
한편, 상기 폴리실리콘막의 레지스터값은 상기 제1 폴리실리콘막에 수행되는 이온주입공정 및 상기 반도체 제조공정시 수행되는 이온주입공정시 이온주입량에 따라 구현된다.
종래기술에 따른 폴리실리콘막으로 형성된 레지스터는 도 2에 도시된 바와 같이, 각 레지스터에 형성된 콘택(18)에 의해 바 타입(bar type)으로 직렬 연결되는 데, 이 폴리실리콘막의 레지스터들 간에는 스페이스(A)가 필연적으로 발생하고 이는 소자의 사이즈를 불필요하게 증가시키는 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명은 폴리실리콘막으로 형성된 레지스터 형성공정시 레지스터들간의 스페이서 면적을 줄여 소자의 사이즈를 줄일 수 있도록 하는 반도체소자의 레지스터 형성방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 반도체 소자의 레지스터 형성방법은 반도체 기판 상에 제1 폴리실리콘막, 절연막 및 제2 폴리실리콘막을 순차적으로 형성하는 단계와, 상기 제2 폴리실리콘막 및 절연막을 패터닝하는 단계와, 상기 패터닝된 제2 폴리실리콘막이 형성된 기판 전면에 이온주입공정을 수행하여, 상기 제2 폴리실리콘막 및 상기 제1 폴리실리콘막에 이온주입하는 단계를 포함한다. 상기 제1 폴리실리콘막은 PIP 커패시터를 형성하기 위한 하부전극용 폴리실리콘막이고, 상기 제2 폴리실리콘막은 PIP 커패시터를 형성하기 위한 상부전극용 폴리실리콘막이다.
상기 이온주입된 제1 폴리실리콘막의 상부와 접촉되도록 형성된 제1 콘택과, 상기 이온주입된 제2 폴리실리콘막의 상부와 접촉되도록 형성된 제2 콘택을 연결하는 단계를 더 포함한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다. 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 레지스터 형성방법을 설명하기 위한 단면도들이다.
우선, 도 3a에 도시된 바와 같이, 기판(20) 상에 PIP 커패시터의 하부전극으로 사용되는 제 1 폴리실리콘막(22)을 증착한다.
계속하여, 도 3b에 도시된 바와 같이, 상기 제1 폴리실리콘막(22)상에 유전체막으로서 ONO(Oxide-Nitride-Oxide)막(24)을 증착한다.
이어, 도 3c에 도시된 바와 같이, 상기 ONO막(24) 상에 PIP 커패시터의 상부전극으로 사용되는 제2 폴리실리콘막(26)을 증착한다.
계속, 도 3d에 도시된 바와 같이, 상기 제2 폴리실리콘막 상에 상부전극/하부전극 마스크와 레지스터 마스크를 이용한 사진 및 식각공정을 수행하여, 상부전극/유전막/하부전극으로 형성된 PIP 커패시터 및 레지스터를 패터닝한다. 이로 인해, PIP 커패시터만 형성된다.
한편, 상기 레지스터 마스크를 이용한 식각 공정시 제2 폴리 실리콘막(26) 및 ONO막(24)만을 식각하고, 제2 폴리 실리콘막(26) 및 ONO막(24)의 식각됨으로 인해 제1 폴리 실리콘막(22)이 노출된다.
이어, 도 3e에 도시된 바와 같이, 상기 기판 전면에 이온주입공정을 수행하여, 상기 노출된 제1 폴리 실리콘막(22a) 및 상기 제2 폴리실리콘막(26)의 도펀트 농도를 높게 조절한다.
상기 이온주입공정시 상기 제2 폴리실리콘막(26)이 마스크가 되어, 노출된 제1 폴리실리콘막(22a)에만 이온이 주입된다. 상기 이온주입공정은 PIP커패시터를 포함한 반도체 소자의 제조시 사용될 수 있는 모든 이온주입공정을 일컫는다.
상기 이온주입된 제1 폴리실리콘막(22a)은 이온주입되지 않은 제1 폴리실리콘막(22b)에 비해 높은 이온농도를 가지므로 전류는 이온주입된 제1 폴리실리콘막(22a)에만 흐르게 된다.
따라서, 상기 노출된 제1 폴리실리콘막(22a) 및 제2 폴리실리콘막(26)에 이온주입되어 폴리실리콘막의 레지스터(26, 22a)형성공정이 완료된다.
도 4에 도시된 바와 같이, 본 발명에 따른 레지스터는 이온주입된 제1 폴리실리콘막(22a)으로 구현된 레지스터와 이온주입된 제2 폴리실리콘막(26)로 구현된 레지스터가 구비되고, 이들 레지스터는 단차를 두고 서로 이웃하게 형성되며, 제1 및 제2 콘택(28a, 28b)들에 의해 바 타입(bar type)으로 직렬 연결된다.
상기 제1 콘택(28a)은 제1 폴리실리콘막(22a)의 상부와 접촉되어 있고, 상기 제2 콘택(28b)는 제2 폴리실리콘막(26)의 상부와 접촉되어 있다.
따라서, 제1 폴리실리콘막으로 구현된 레지스터와 제2 폴리실리콘막으로 구현된 레지스터는 서로 이웃하여 형성되므로 이들간의 스페이스 형성은 감소되어 레지스터 형성면적을 줄일 수 있게 된다.
본 발명에 의하면, 제1 폴리실리콘막으로 구현된 레지스터와 제2 폴리실리콘막으로 구현된 레지스터는 서로 이웃하여 형성되므로 이들간의 스페이스 형성은 감소되어 레지스터 형성면적을 줄일 수 있게 되고 이로 인해 소자의 사이즈를 증가를 막을 수 있게 되는 효과가 있다.

Claims (3)

  1. 반도체 기판 상에 제1 폴리실리콘막, 절연막 및 제2 폴리실리콘막을 순차적으로 형성하는 단계와,
    상기 제2 폴리실리콘막 및 절연막을 패터닝하는 단계와,
    상기 패터닝된 제2 폴리실리콘막이 형성된 기판 전면에 이온주입공정을 수행하여, 상기 제2 폴리실리콘막 및 상기 제1 폴리실리콘막에 이온주입하는 단계를 포함하는 반도체 소자의 레지스터 형성방법.
  2. 제1 항에 있어서, 상기 제1 폴리실리콘막은
    PIP 커패시터를 형성하기 위한 하부전극용 폴리실리콘막이고, 상기 제2 폴리실리콘막은 PIP 커패시터를 형성하기 위한 상부전극용 폴리실리콘막인 것을 특징으로 반도체 소자의 레지스터 형성방법.
  3. 제1 항에 있어서,
    상기 이온주입된 제1 폴리실리콘막의 상부와 접촉되도록 형성된 제1 콘택과, 상기 이온주입된 제2 폴리실리콘막의 상부와 접촉되도록 형성된 제2 콘택을 연결하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 레지스터 형성방법.
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