WO2018211737A1 - ＳｉＣエピタキシャルウエハおよびその製造方法 - Google Patents

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wafer
epitaxial wafer
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陽一郎 三谷
泰広 木村
彰仁 大野
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三菱電機株式会社
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Definitions

  • This invention relates to a technique for increasing the device yield of a SiC epitaxial wafer.
  • Silicon carbide (SiC) has a larger band gap than silicon (Si), and has excellent physical properties such as dielectric breakdown field strength, saturation electron velocity and thermal conductivity, and is an excellent property as a semiconductor power device material.
  • SiC power device a power device using SiC (hereinafter referred to as “SiC power device”) can contribute to high performance of an electric vehicle or high performance of a solar cell system, and is a key device for realizing a low carbon society. Have the potential to become.
  • drift layer In manufacturing a SiC power device, it is necessary to previously form a drift layer of a semiconductor device on a SiC substrate.
  • the drift layer is formed by precisely controlling the film thickness and the carrier concentration in the crystal by a chemical vapor deposition (CVD) method or the like.
  • CVD chemical vapor deposition
  • the reason why the drift layer is formed by epitaxial growth in addition to the substrate is that the thickness and carrier concentration of the drift layer are almost specified by the design specifications of the device, and the carrier concentration of the drift layer is made more accurate than the substrate. This is because control is required.
  • a wafer having an epitaxially grown layer formed on a SiC substrate is hereinafter referred to as an epitaxial wafer.
  • the SiC power device is manufactured by performing various processes on the epitaxial wafer. Therefore, the proportion of devices having desired characteristics among devices manufactured from a single wafer, that is, the device yield, is strongly dependent on the uniformity of the electrical characteristics of the epitaxial growth layer.
  • the region is The electrical characteristics of the included device are inferior. For example, since the withstand voltage characteristic is deteriorated, a leak current flows even with a relatively small applied voltage.
  • the element that primarily defines the device yield is the crystal uniformity of the epitaxial wafer. As a factor that hinders the crystal uniformity of an epitaxial wafer, the existence of device killer defects such as triangular defects or downfalls observed on the surface of the epitaxial wafer due to defects during epitaxial growth is known.
  • Patent Document 1 a high quality is achieved by switching the other condition between a high setting condition and a low setting condition during film formation while fixing one of the pressure condition and the substrate temperature condition. It is described that a SiC epitaxial film is formed.
  • Patent Document 2 it is described that in a vertical hot wall CVD epitaxial apparatus, a susceptor that suppresses peeling or cracking of a coating material on the surface of the susceptor is used. With this vertical hot wall CVD epitaxial apparatus, a flat and high-purity SiC epitaxial growth layer can be formed at high speed.
  • Non-Patent Document 1 describes that when a device is manufactured using an epitaxially grown layer in which step bunching is present, non-uniformity of the gate oxide film is caused and its reliability is adversely affected.
  • triangular defect One of the device killer defects that lowers the device yield is a triangular defect.
  • the main cause of triangular defects is minute SiC grains adhering to the substrate surface before and during the formation of the epitaxial growth layer.
  • triangular defects there are also unique triangular defects that occur due to causes other than these. This peculiar triangular defect becomes noticeable when the epitaxial layer is grown under general growth conditions by increasing the thickness of the epitaxial layer. Therefore, in particular, in devices using an epitaxial layer with a film thickness of several tens of ⁇ m or more, such as a high breakdown voltage device having a breakdown voltage of 3.3 kV or more, a unique triangular defect may be a fatal cause of a decrease in device yield. .
  • the present invention has been made to solve the above-described problems, and aims to increase the device yield of SiC epitaxial wafers.
  • the SiC epitaxial wafer of the present invention includes a SiC epitaxial layer.
  • the SiC epitaxial layer has a film thickness of 18 ⁇ m or more and 350 ⁇ m or less, an arithmetic average roughness of 0.60 nm or more and 3.00 nm or less, and an impurity concentration of 1 ⁇ 10 14 / cm 3 or more and 5 ⁇ 10 15 / cm 3 or less. It is.
  • the method for producing an SiC epitaxial wafer according to the present invention is a method for producing an SiC epitaxial wafer in which a SiC substrate is placed in a reaction furnace of a CVD apparatus, and an SiC epitaxial layer having a film thickness of 18 ⁇ m or more and 350 ⁇ m or less is formed on the SiC substrate.
  • the conditions for forming the SiC epitaxial layer are: the pressure in the reactor is 3 kPa to 12 kPa, the C / Si ratio of the material gas supplied into the reactor is 1.0 to 1.5, and the growth temperature is 1500 ° C. It is 1750 degrees C or less.
  • the SiC epitaxial wafer of the present invention includes a SiC epitaxial layer.
  • the SiC epitaxial layer has a film thickness of 18 ⁇ m or more and 350 ⁇ m or less, and an average average roughness of the entire surface is 0.60 nm or more and 3.00 nm or less. Therefore, the device yield is increased.
  • the method for producing an SiC epitaxial wafer according to the present invention is a method for producing an SiC epitaxial wafer in which a SiC substrate is placed in a reaction furnace of a CVD apparatus, and an SiC epitaxial layer having a film thickness of 18 ⁇ m or more and 350 ⁇ m or less is formed on the SiC substrate.
  • the conditions for forming the SiC epitaxial layer are: the pressure in the reactor is 3 kPa to 12 kPa, the C / Si ratio of the material gas supplied into the reactor is 1.0 to 1.5, and the growth temperature is 1500 ° C. It is 1750 degrees C or less. Therefore, a SiC epitaxial wafer with a high device yield can be obtained.
  • FIG. 6 is a cross sectional view showing a structure of a SiC epitaxial wafer according to a second embodiment. 6 is a cross-sectional view showing a structure of a SiC epitaxial wafer according to a third embodiment.
  • FIG. 6 is a cross sectional view showing a structure of a SiC epitaxial wafer according to a fourth embodiment.
  • Embodiment 1 > ⁇ A-1. Configuration>
  • device killer defects called triangular defects exist in the SiC epitaxial layer. It is known that the main cause of triangular defects is minute SiC grains adhering to the substrate surface before and during the formation of the SiC epitaxial layer. However, there are also unique triangular defects that occur due to causes other than these. When the SiC epitaxial layer is grown under a general growth condition, this unique triangular defect becomes noticeable by increasing the thickness of the SiC epitaxial layer as shown in FIG. FIG. 1 shows the relationship between the thickness of the SiC epitaxial layer and the frequency of occurrence of triangular defects.
  • the SiC epitaxial layer is doped with about 1 ⁇ 10 15 / cm 3 of nitrogen impurities. According to FIG. 1, it can be seen that when the thickness of the SiC epitaxial layer is 18 ⁇ m or more, the frequency of occurrence of triangular defects increases significantly.
  • the film thickness of the SiC epitaxial layer is several tens of ⁇ m or more, such as a high breakdown voltage device having a breakdown voltage of 3.3 kV or more, frequent occurrence of triangular defects is a fatal cause of decreasing the device yield. It was.
  • the inventors have conducted intensive research on triangular defects that cause a decrease in yield in a high voltage device having a SiC epitaxial layer having a film thickness of 18 ⁇ m or more. As a result, it has been clarified that there is a clear correlation between the surface roughness of the SiC epitaxial layer and the number of triangular defects.
  • FIG. 2 is a diagram showing the correlation between the surface roughness of the SiC epitaxial layer and the number of triangular defects.
  • the vertical axis in the figure indicates the number of triangular defects [pieces / wf] per wafer seen on the surface of the SiC epitaxial layer when a SiC epitaxial layer having a thickness of 18 ⁇ m or more is formed on a 4-inch SiC substrate. ing.
  • the horizontal axis of the figure represents the average of the arithmetic average roughness (Ra) of the SiC epitaxial layer in the wafer (hereinafter simply referred to as “the entire surface of the SiC epitaxial layer”).
  • the number of triangular defects is greatly reduced as the arithmetic average roughness (Ra) of the SiC epitaxial layer is increased, and particularly when the arithmetic average roughness (Ra) is 1.0 nm or more.
  • the number of triangular defects is approximately 0 / wf. This is because the surface roughness of the epitaxial layer increases, the surface undulation increases, the microscopic off-angle changes on the surface, and the terrace width decreases, resulting in the suppression of two-dimensional nuclear growth on the surface. It is thought that.
  • the terrace is an atomically smooth surface between adjacent steps on the surface of the SiC epitaxial layer.
  • the arithmetic mean roughness (Ra) of the entire surface average of the SiC epitaxial layer is desirably 0.60 nm or more and 3.00 nm or less.
  • the entire surface of the SiC epitaxial layer in the wafer means not the entire surface of the SiC epitaxial layer in a small piece obtained by cutting the wafer but the entire growth surface of the SiC epitaxial layer in a SiC epitaxial wafer having a diameter of 100 mm or more. Of these, the area excluding 5 mm from the wafer edge. The area of the entire surface of the SiC epitaxial layer in a wafer having a diameter of 100 mm or more is 63.5 cm 2 or more. The diameter of the SiC epitaxial wafer may be 150 mm or 200 mm. In any case, the “total surface of the SiC epitaxial layer in the wafer” means from the wafer end of the total growth surface of the epitaxial layer in the SiC epitaxial wafer. It is an area excluding 5 mm.
  • FIG. 3 is a cross-sectional view showing a structure of SiC epitaxial wafer 11 of the first embodiment.
  • SiC epitaxial wafer 11 includes SiC substrate 1 and drift layer 2.
  • Drift layer 2 is formed on the upper surface of SiC substrate 1.
  • SiC substrate 1 is formed on the lower surface of drift layer 2.
  • the SiC substrate 1 is obtained, for example, by slicing an ingot grown by a sublimation method and mirror polishing.
  • Drift layer 2 is formed by epitaxial growth on SiC substrate 1. That is, the drift layer 2 is a SiC epitaxial layer.
  • the thickness of the SiC epitaxial layer is 18 ⁇ m or more
  • the above-described triangular defects due to two-dimensional nucleus growth occur on the surface at a frequency of 20 [pieces / wf] or more, and the device Adversely affect. Therefore, it is essential to reduce these defects.
  • the arithmetic average roughness (Ra) of the entire surface of the SiC epitaxial layer is set to 0.60 nm or more and 3.00 nm or less.
  • the surface roughness of the SiC epitaxial layer is evaluated on the entire surface of the SiC epitaxial layer on the wafer. This is for the purpose of reducing triangular defects on the entire surface of the SiC epitaxial layer and improving the yield. Therefore, the evaluation range of the surface roughness is expanded as much as possible. On the other hand, in Patent Document 2, the evaluation range of the surface roughness is a 10 ⁇ m square area.
  • FIG. 4 shows the dependence of the surface roughness value on the same wafer on the evaluation area.
  • the evaluation range is the entire surface (about 63.5 cm 2 ) for a SiC epitaxial wafer having a diameter of 100 mm
  • the arithmetic average roughness Ra is 0.60 nm.
  • the evaluation range is a 10 ⁇ m square region (0.000001 cm 2 )
  • the arithmetic average roughness Ra is 0.19 nm. That is, as is apparent from FIG. 4, the evaluation result of the surface roughness of the same wafer varies greatly depending on the evaluation area. Therefore, it is impossible to handle two surface roughness values having different evaluation areas in the same row.
  • drift layer 2 that is a SiC epitaxial layer is formed such that the total surface average of arithmetic average roughness (Ra) is 0.60 nm or more and 3.00 nm or less. Therefore, local unevenness such as step bunching is not noticeable in the SiC epitaxial layer, and the entire surface has a uniform surface roughness, which has no adverse effect on the reliability of the oxide film during device fabrication. Absent.
  • the SiC epitaxial layer is doped with about 1 ⁇ 10 15 / cm 3 of nitrogen impurities, but the nitrogen impurity concentration of the SiC epitaxial layer is 1 ⁇ 10 14 / cm 3 or more and 5 ⁇ 10 5 It may be 15 / cm 3 or less.
  • the impurity doped with nitrogen (N) is described.
  • the impurity is phosphorus (P), arsenic (As), antimony (Sb), aluminum (Al), boron ( B), gallium (Ga), indium (In), or the like can be used.
  • the evaluation range of the arithmetic average roughness (Ra) of the SiC epitaxial layer has been described as the entire surface.
  • the evaluation range of the arithmetic average roughness (Ra) is not necessarily the entire surface.
  • the area may be 63.5 cm 2 or more.
  • the SiC substrate 1 is prepared.
  • the SiC substrate 1 is a 4H—SiC n-type substrate doped with nitrogen, which is an impurity, at an average concentration of 1 ⁇ 10 17 cm ⁇ 3 to 1 ⁇ 10 20 cm ⁇ 3 .
  • the thickness of SiC substrate 1 is not less than 300 ⁇ m and not more than 400 ⁇ m.
  • the surface of the SiC substrate 1 has an inclination angle of about 4 degrees in the [11-20] direction from the (0001) plane.
  • the SiC substrate 1 is installed in a reaction furnace of a CVD apparatus, and the temperature is raised to a desired heating temperature. Then, hydrogen is introduced as a carrier gas and a cleaning gas for the surface of the SiC substrate, monosilane and propane are introduced as material gases, and nitrogen is introduced as a dopant gas, and the pressure in the reactor is controlled within a range of 3 kPa to 12 kPa, and SiC epitaxial growth is performed. Start. At this time, the C / Si ratio of the feed gas is set to 1.0 to 1.5, and the growth temperature is set to 1500 ° C. to 1700 ° C.
  • the nitrogen flow rate is controlled so that the impurity concentration of the drift layer 2 is 1 ⁇ 10 14 cm ⁇ 3 or more and 5 ⁇ 10 15 cm ⁇ 3 or less.
  • the film is formed at a growth rate of 9 ⁇ m / h or more, and the drift layer 2 is formed with a thickness of 18 ⁇ m or more and 350 ⁇ m or less. Note that the upper limit of the thickness of the drift layer 2 is 350 ⁇ m from the viewpoint of productivity and device specifications.
  • the basal plane dislocation (BPD) density is 1 piece / cm 2 or less on the average of the entire surface of the wafer.
  • SiC epitaxial wafer 11 of the present embodiment includes drift layer 2 that is a SiC epitaxial layer.
  • the drift layer 2 has a film thickness of 18 ⁇ m or more and 350 ⁇ m or less.
  • the thickness of the SiC epitaxial layer is increased to 18 ⁇ m or more, the number of triangular defects increases.
  • the arithmetic average roughness of the drift layer 2 in the wafer is 0.60 nm to 3.00 nm, these triangular defects It is possible to greatly reduce the number of. Therefore, device yield is improved.
  • the impurity concentration of drift layer 2 which is an SiC epitaxial layer, is 1 ⁇ 10 14 / cm 3 or more and 5 ⁇ 10 15 / cm 3 or less. Therefore, the total surface average of the arithmetic average roughness of the drift layer 2 in the wafer can be 0.60 nm or more and 3.00 nm or less, and the device yield is improved.
  • SiC substrate 1 is placed in a reaction furnace of a CVD apparatus, and a drift layer which is a SiC epitaxial layer having a film thickness of 18 ⁇ m or more and 350 ⁇ m or less on SiC substrate 1. 2 is formed.
  • the formation conditions of the drift layer 2 are as follows: the pressure in the reaction furnace is 3 kPa to 12 kPa, the C / Si ratio of the material gas supplied into the reaction furnace is 1.0 to 1.5, and the growth temperature is 1500 ° C. to 1750 It is below °C. Therefore, the number of triangular defects in the drift layer 2 can be greatly reduced, and the device yield is improved.
  • FIG. 5 is a cross-sectional view showing a configuration of SiC epitaxial wafer 12 of the second embodiment.
  • SiC epitaxial wafer 12 includes SiC substrate 1, intermediate concentration layer 3 formed on SiC substrate 1, and drift layer 2 formed on intermediate concentration layer 3.
  • drift layer 2 is formed directly on SiC substrate 1, but in SiC epitaxial wafer 12 of the second embodiment, an intermediate concentration layer is provided between SiC substrate 1 and drift layer 2. 3 is provided.
  • the intermediate concentration layer 3 and the drift layer 2 are SiC epitaxial layers.
  • the impurity concentration of intermediate concentration layer 3 is not more than the impurity concentration of SiC substrate 1 and not less than the impurity concentration of drift layer 2.
  • Conditions for forming the intermediate concentration layer 3 are as follows.
  • the C / Si ratio of the feed gas is set to 1.0 to 1.5 and the growth temperature is set to 1500 ° C. to 1700 ° C.
  • the nitrogen flow rate is controlled so that the impurity concentration is 1 ⁇ 10 17 [cm ⁇ 3 ] or more and 2 ⁇ 10 19 [cm ⁇ 3 ].
  • the film thickness of the intermediate concentration layer 3 is 0.3 ⁇ m or more and 20 ⁇ m or less, and the growth rate is 1 ⁇ m / h or more.
  • SiC epitaxial wafer 12 of the second embodiment includes intermediate concentration layer 3 between SiC substrate 1 and drift layer 2.
  • the lattice mismatch due to the impurity concentration difference between SiC substrate 1 and drift layer 2 can be relaxed, and crystal defects due to strain stress in the SiC epitaxial layer due to the lattice mismatch can be reduced.
  • the device yield is improved as compared with SiC epitaxial wafer 11 of the first embodiment.
  • Embodiment 3 In the following, the same components as those described in the above embodiment are denoted by the same reference numerals, and detailed description thereof will be omitted as appropriate.
  • FIG. 6 is a cross-sectional view showing a configuration of SiC epitaxial wafer 13 of the third embodiment.
  • SiC epitaxial wafer 13 includes SiC substrate 1, intermediate concentration layer 3 formed on SiC substrate 1, concentration gradient layer 4 formed on intermediate concentration layer 3, and drift formed on concentration gradient layer 4.
  • the SiC epitaxial wafer 13 has a configuration in which a concentration gradient layer 4 is added between the intermediate concentration layer 3 and the drift layer 2 with respect to the SiC epitaxial wafer 12 of the second embodiment.
  • the impurity concentration of the concentration gradient layer 4 is such that the impurity concentration decreases continuously or stepwise from the intermediate concentration layer 3 to the drift layer 2 when tracing from the intermediate concentration layer 3 through the concentration gradient layer 4 to the drift layer 2. In addition, it is set smaller on the lower side, that is, on the side closer to the intermediate concentration layer 3, and larger on the upper side, that is, on the side closer to the drift layer 2.
  • the concentration gradient layer 4, the intermediate concentration layer 3, and the drift layer 2 are SiC epitaxial layers.
  • the conditions for forming the concentration gradient layer 4 are as follows. For example, the C / Si ratio of the feed gas is set to 1.0 to 1.5 and the growth temperature is set to 1500 ° C. to 1700 ° C.
  • the nitrogen flow rate is controlled so that the impurity concentration of the concentration gradient layer 4 has the above-described concentration distribution.
  • SiC epitaxial wafer 13 of the third embodiment has concentration gradient layer 4 between intermediate concentration layer 3 and drift layer 2. Therefore, crystal defects due to lattice mismatch caused by the difference in impurity concentration between the intermediate concentration layer 3 and the drift layer 2 can be reduced. Therefore, the device yield is improved as compared with SiC epitaxial wafer 12 of the second embodiment.
  • Embodiment 4 In the following, the same components as those described in the above embodiment are denoted by the same reference numerals, and detailed description thereof will be omitted as appropriate.
  • FIG. 7 is a cross-sectional view showing a configuration of SiC epitaxial wafer 14 according to the fourth embodiment.
  • the SiC epitaxial wafer 14 includes a SiC epitaxial layer 5.
  • SiC epitaxial wafer 14 is obtained by removing SiC substrate 1 from SiC epitaxial wafer 11 according to the first embodiment. That is, SiC epitaxial layer 5 corresponds to drift layer 2 in SiC epitaxial wafer 11 of the first embodiment.
  • SiC epitaxial layer 5 can be used as a SiC substrate instead of a drift layer as in the first embodiment.
  • the film thickness of the SiC epitaxial layer 5 is desirably 100 ⁇ m or more.
  • SiC epitaxial layer 5 having a film thickness of 18 ⁇ m or more and 350 ⁇ m or less is formed on SiC substrate 1, and SiC substrate 1 is removed after formation of SiC epitaxial layer 5. . Then, by using the SiC epitaxial layer 5 as the SiC substrate, it is possible to form an extremely high quality SiC epitaxial layer on the SiC epitaxial layer 5. Therefore, device killer defects can be reduced and the device yield can be increased.
  • SiC substrate 1 SiC substrate, 2 drift layer, 3 intermediate concentration layer, 4 concentration gradient layer, 11, 12, 13, 14 SiC epitaxial wafer.

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Abstract

本発明は、ＳｉＣエピタキシャルウエハのデバイス歩留まりを高めることを目的とする。ＳｉＣエピタキシャルウエハ１１は、ＳｉＣエピタキシャル層であるドリフト層２を備える。ドリフト層２は、膜厚が１８μｍ以上３５０μｍ以下であり、算術平均粗さが０．６０ｎｍ以上３．００ｎｍ以下であり、不純物濃度が１×１０１４／ｃｍ３以上５×１０１５／ｃｍ３以下である。

Description

ＳｉＣエピタキシャルウエハおよびその製造方法
　この発明は、ＳｉＣエピタキシャルウエハのデバイス歩留まりを高くする技術に関する。
　炭化珪素（ＳｉＣ）は、珪素（Ｓｉ）に比べてバンドギャップが大きく、また、絶縁破壊電界強度、飽和電子速度および熱伝導度などの物性値が優れており、半導体パワーデバイス材料として優れた性質を有する。特に、このＳｉＣを用いたパワーデバイスでは、小型化および電力損失の大幅な低減が可能となり、電源電力変換時の省エネルギー化が実現できる。よって、ＳｉＣを用いたパワーデバイス（以下、「ＳｉＣパワーデバイス」と称する）は、電気自動車の高性能化または太陽電池システムの高機能化に貢献でき、低炭素社会を実現するためのキーデバイスとなる可能性を有している。
　ＳｉＣパワーデバイスを製造するにあたり、予めＳｉＣ基板上に半導体デバイスのドリフト層を形成する必要がある。ドリフト層は、化学気相堆積（ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ、ＣＶＤ）法などにより、膜厚および結晶中におけるキャリア濃度が精密に制御されて作りこまれる。基板に加えてドリフト層をエピタキシャル成長により形成する理由は、ドリフト層の膜厚およびキャリア濃度がデバイスの設計仕様によりほぼ規定されるためであり、また、ドリフト層のキャリア濃度を基板より一層高精度に制御することが求められるためである。
　ＳｉＣ基板上にエピタキシャル成長層を形成させたウエハを、以下、エピタキシャルウエハと称する。ＳｉＣパワーデバイスは、エピタキシャルウエハに対し様々な加工を施して作製される。そのため、一枚のウエハから作製されるデバイスのうち所望の特性を有するデバイスの割合、すなわちデバイス歩留まりは、エピタキシャル成長層の電気的特性の均一性に強く依存している。
　すなわち、エピタキシャルウエハの面内において、他の領域よりも絶縁破壊電界が小さかったり、一定の電圧を印加した際に相対的に大きな電流が流れたりする局所的な領域が存在すれば、当該領域を含むデバイスの電気的特性は劣ったものとなる。例えば、耐電圧特性が悪くなることで、相対的に小さな印加電圧でもリーク電流が流れてしまう。言い換えれば、デバイス歩留まりを第一義的に規定する要素は、エピタキシャルウエハの結晶均一性である。エピタキシャルウエハの結晶均一性を阻害する要因として、エピタキシャル成長時の不具合により、エピタキシャルウエハの表面に観察される三角欠陥またはダウンフォール等のデバイスキラー欠陥の存在が知られている。
　デバイス歩留まりを向上させるため、高品質のＳｉＣエピタキシャル成長層を得る手法がいくつか提案されている。
　例えば、特許文献１には、圧力条件と基板温度条件のうち一方の条件を固定したまま、成膜途中で他方の条件を高い設定条件と低い設定条件との間で切り替えることにより、高品質なＳｉＣエピタキシャル膜を形成することが記載されている。
　また、特許文献２では、縦型ホットウォールＣＶＤエピタキシャル装置において、サセプタの表面における被覆材の剥離またはクラックの発生を抑制するサセプタを用いることが記載されている。この縦型ホットウォールＣＶＤエピタキシャル装置により、平坦かつ高純度なＳｉＣエピタキシャル成長層を高速に形成することが可能である。
　また、非特許文献１では、ステップバンチングが存在するエピタキシャル成長層を用いてデバイスを作製すると、ゲート酸化膜の不均一性を引き起こし、その信頼性に悪影響を及ぼす旨が記載されている。
特許第５３５３８００号公報 特開２００５－１０９４０８号公報
「Relation between defects on 4H-SiC epitaxial surface and gate oxide reliablity」、Silicon Carbide and Related Materials 2012、Switzerland、2013、Vols. 740-742、p. 745-748
　デバイス歩留まりを低下させるデバイスキラー欠陥の一つに、三角欠陥がある。一般的に、三角欠陥の主な発生原因は、エピタキシャル成長層の形成前及び形成中に、基板表面に付着する微小なＳｉＣの粒であることが知られている。しかし、これら以外の原因で発生する特異な三角欠陥も存在する。この特異な三角欠陥は、一般的な成長条件でエピタキシャル層を成長させる場合、エピタキシャル層を厚膜化することで顕著化する。そのため、特に３．３ｋＶ以上の耐圧を有する高耐圧デバイスなど、膜厚が数十μｍ以上のエピタキシャル層を用いるデバイスでは、特異な三角欠陥がデバイス歩留まり低下の致命的な原因となる場合があった。
　本発明は、上記のような問題を解決するためになされたものであり、ＳｉＣエピタキシャルウエハのデバイス歩留まりを高めることを目的とする。
　本発明のＳｉＣエピタキシャルウエハは、ＳｉＣエピタキシャル層を備える。ＳｉＣエピタキシャル層は、膜厚が１８μｍ以上３５０μｍ以下であり、算術平均粗さが０．６０ｎｍ以上３．００ｎｍ以下であり、不純物濃度が１×１０１４／ｃｍ３以上５×１０１５／ｃｍ３以下である。
　本発明のＳｉＣエピタキシャルウエハの製造方法は、ＳｉＣ基板をＣＶＤ装置の反応炉内に設置し、ＳｉＣ基板上に膜厚が１８μｍ以上３５０μｍ以下のＳｉＣエピタキシャル層を形成するＳｉＣエピタキシャルウエハの製造方法であり、ＳｉＣエピタキシャル層の形成条件は、反応炉内の圧力が３ｋＰａ以上１２ｋＰａ以下、反応炉内に供給される材料ガスのＣ／Ｓｉ比が１．０以上１．５以下、成長温度が１５００℃以上１７５０℃以下である。
　本発明のＳｉＣエピタキシャルウエハは、ＳｉＣエピタキシャル層を備える。ＳｉＣエピタキシャル層は、膜厚が１８μｍ以上３５０μｍ以下であり、算術平均粗さの全表面平均が０．６０ｎｍ以上３．００ｎｍ以下である。従って、デバイス歩留まりが高くなる。
　本発明のＳｉＣエピタキシャルウエハの製造方法は、ＳｉＣ基板をＣＶＤ装置の反応炉内に設置し、ＳｉＣ基板上に膜厚が１８μｍ以上３５０μｍ以下のＳｉＣエピタキシャル層を形成するＳｉＣエピタキシャルウエハの製造方法であり、ＳｉＣエピタキシャル層の形成条件は、反応炉内の圧力が３ｋＰａ以上１２ｋＰａ以下、反応炉内に供給される材料ガスのＣ／Ｓｉ比が１．０以上１．５以下、成長温度が１５００℃以上１７５０℃以下である。従って、デバイス歩留まりが高いＳｉＣエピタキシャルウエハを得ることができる。
　本発明の目的、特徴、態様、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
ＳｉＣエピタキシャル層の膜厚と三角欠陥の発生頻度の関係を示す図である。 ＳｉＣエピタキシャル層の表面粗さと三角欠陥数の相関関係を示す図である。 実施の形態１のＳｉＣエピタキシャルウエハの構造を示す断面図である。 同一ウエハにおける表面粗さの値の評価面積依存性を示す図である。 実施の形態２のＳｉＣエピタキシャルウエハの構造を示す断面図である。 実施の形態３のＳｉＣエピタキシャルウエハの構造を示す断面図である。 実施の形態４のＳｉＣエピタキシャルウエハの構造を示す断面図である。
　以下、添付の図面を参照しながら実施形態について説明する。以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称および機能も同様のものとする。よって、それらについての詳細な説明を省略する場合がある。
　＜Ａ．実施の形態１＞
　＜Ａ－１．構成＞
　前述した通り、ＳｉＣエピタキシャル層には三角欠陥と呼ばれるデバイスキラー欠陥が存在する。三角欠陥の主な発生原因は、ＳｉＣエピタキシャル層の形成前及び形成中に、基板表面に付着する微小なＳｉＣの粒であることが知られている。しかし、これら以外の原因で発生する特異な三角欠陥も存在する。この特異な三角欠陥は、一般的な成長条件でＳｉＣエピタキシャル層を成長させる場合、図１に示すようにＳｉＣエピタキシャル層を厚膜化することで顕著化する。図１は、ＳｉＣエピタキシャル層の膜厚と、三角欠陥の発生頻度との関係を示している。ここで、ＳｉＣエピタキシャル層には、窒素不純物が１×１０１５／ｃｍ３程度ドープされている。図１によれば、ＳｉＣエピタキシャル層の膜厚が１８μｍ以上になると、三角欠陥の発生頻度が顕著に増加することが分かる。
　そのため、特に３．３ｋＶ以上の耐圧を有する高耐圧デバイスのように、ＳｉＣエピタキシャル層の膜厚が数十μｍ以上となる場合には、三角欠陥の多発がデバイス歩留まりを低下させる致命的な原因となっていた。
　発明者らは、膜厚が１８μｍ以上のＳｉＣエピタキシャル層を有する高耐圧デバイスにおいて、歩留まりを低下させる原因となる三角欠陥に関して鋭意研究を行った。その結果、ＳｉＣエピタキシャル層の表面粗さと三角欠陥数との間に明瞭な相関があることが明らかにした。
　図２は、ＳｉＣエピタキシャル層の表面粗さと三角欠陥数の相関関係を示す図である。図の縦軸は、４インチＳｉＣ基板の上に膜厚が１８μｍ以上のＳｉＣエピタキシャル層を形成した場合に、ＳｉＣエピタキシャル層の表面に見られる１ウエハ当たりの三角欠陥数［個／ｗｆ］を示している。図の横軸は、ウエハにおけるＳｉＣエピタキシャル層の算術平均粗さ（Ｒａ）の全表面（以下、単に「ＳｉＣエピタキシャル層の全表面」と称する）平均を示している。
　図２によれば、ＳｉＣエピタキシャル層の算術平均粗さ（Ｒａ）の全表面平均が大きくなるにつれて三角欠陥数が大幅に低減し、特に算術平均粗さ（Ｒａ）が１．０ｎｍ以上のときに三角欠陥数がほぼ０個／ｗｆとなる。これは、エピタキシャル層の表面粗さが大きくなることによって表面のうねりが大きくなり、表面において微視的なオフ角が変化し、テラス幅が小さくなる結果、表面における２次元核成長が抑制されたためであると考えられる。なお、ここでいうテラスとは、ＳｉＣエピタキシャル層の表面の隣り合うステップの間にある原子的に平滑な表面のことである。
　また、図２によれば、ＳｉＣエピタキシャル層の算術平均粗さ（Ｒａ）の全表面平均がさらに大きくなると、三角欠陥が大幅に増加する。これは、ＳｉＣエピタキシャル層の原子配列に乱れが生じるためである。４インチのＳｉＣエピタキシャルウエハにおいてデバイス歩留まりを高くするためには、三角欠陥数が１０個／ｗｆ以下であることが求められる。従って、ＳｉＣエピタキシャル層の算術平均粗さ（Ｒａ）の全表面平均は０．６０ｎｍ以上３．００ｎｍ以下であることが望ましい。
　なお、本明細書において「ウエハにおけるＳｉＣエピタキシャル層の全表面」とは、ウエハを切断した小片におけるＳｉＣエピタキシャル層の全表面ではなく、直径１００ｍｍ以上のＳｉＣエピタキシャルウエハにおいて、ＳｉＣエピタキシャル層の成長面全体のうちウエハ端から５ｍｍを除く領域のことである。直径１００ｍｍ以上のウエハにおけるＳｉＣエピタキシャル層の全表面の面積は６３．５ｃｍ２以上である。なお、ＳｉＣエピタキシャルウエハの直径は１５０ｍｍまたは２００ｍｍであってもよく、いずれの場合も「ウエハにおけるＳｉＣエピタキシャル層の全表面」とは、ＳｉＣエピタキシャルウエハにおけるエピタキシャル層の全成長面のうち、ウエハ端から５ｍｍを除く領域のことである。
　図３は、実施の形態１のＳｉＣエピタキシャルウエハ１１の構造を示す断面図である。ＳｉＣエピタキシャルウエハ１１は、ＳｉＣ基板１と、ドリフト層２とを備える。ドリフト層２は、ＳｉＣ基板１の上面に形成されており、言いかえればＳｉＣ基板１はドリフト層２の下面に形成されている。ＳｉＣ基板１は、例えば昇華法によって成長したインゴットをスライスし、鏡面研磨することによって得られる。ドリフト層２は、ＳｉＣ基板１上にエピタキシャル成長することにより形成される。すなわち、ドリフト層２はＳｉＣエピタキシャル層である。一般的に、ＳｉＣエピタキシャル層の膜厚を１８μｍ以上とした場合には、上記した２次元核成長を起因とする三角欠陥が、２０［個／ｗｆ］以上の頻度で表面に発生し、デバイスに悪影響を及ぼす。そのため、これらの欠陥を低減させることが必須である。
　図２によれば、ＳｉＣエピタキシャル層の表面全体の算術平均粗さ（Ｒａ）を０．６０ｎｍ以上３．００ｎｍ以下とすることにより、三角欠陥をデバイス歩留まりが高くなる１０個／ｗｆ以下まで低減することが可能である。従って、ドリフト層２の算術平均粗さ（Ｒａ）の全表面平均を０．６０ｎｍ以上３．００ｎｍ以下とする。
　本実施の形態では、ＳｉＣエピタキシャル層の表面粗さをウエハにおけるＳｉＣエピタキシャル層の全表面で評価している。これは、ＳｉＣエピタキシャル層の全表面において三角欠陥を低減し、歩留まりを向上させることを目的とするためであり、そのため表面粗さの評価範囲を可能な限り拡大している。これに対して、特許文献２では表面粗さの評価範囲は１０μｍ四方の領域である。
　図４は、同一ウエハにおける表面粗さの値の評価面積依存性を示している。例えば、直径１００ｍｍのＳｉＣエピタキシャルウエハに対して、評価範囲を全表面（約６３．５ｃｍ２）とすると、算術平均粗さＲａは０．６０ｎｍとなる。一方、評価範囲を１０μｍ四方の領域（０．０００００１ｃｍ２）とすると、算術平均粗さＲａは０．１９ｎｍとなる。すなわち、図４より明らかなように、同一ウエハの表面粗さの評価結果は評価面積により大きく異なる。そのため、評価面積が異なる２つの表面粗さの値を同列に扱うことは不可能である。
　さらに、特許文献２で開示されている表面平均二乗粗さが１．６０ｎｍのエピタキシャル層では、ステップバンチングが存在するため、デバイス歩留まりの低下を避けられない。一方で、本実施の形態では、ＳｉＣエピタキシャル層であるドリフト層２を、算術平均粗さ（Ｒａ）の全表面平均が０．６０ｎｍ以上３．００ｎｍ以下となるように形成する。従って、ＳｉＣエピタキシャル層にステップバンチング等の局所的な凹凸の顕著化は見られず、表面全体が一様な表面粗さを有するため、デバイス作製時の酸化膜の信頼性には何ら悪影響を及ぼさない。
　なお、ここでは、ＳｉＣエピタキシャル層には、窒素不純物が１×１０１５／ｃｍ３程度ドープされているとしたが、ＳｉＣエピタキシャル層の窒素不純物濃度は、１×１０１４／ｃｍ３以上５×１０１５／ｃｍ３以下であればよい。
　また、本実施の形態では、不純物として、窒素（Ｎ）をドープしたものを説明したが、不純物とは、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、アルミニウム（Ａｌ）、ボロン（Ｂ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）などを用いることができる。
　本実施の形態では、ＳｉＣエピタキシャル層の算術平均粗さ（Ｒａ）の評価範囲を表面全体として説明したが、ウエハサイズが大きい場合は、算術平均粗さ（Ｒａ）の評価範囲は必ずしも表面全体である必要はなく、例えば面積が６３．５ｃｍ２以上の範囲であれば良い。
　＜Ａ－２．製造方法＞
　ＳｉＣエピタキシャルウエハ１１の製造方法を以下に説明する。
　まず、ＳｉＣ基板１を準備する。ＳｉＣ基板１は、不純物である窒素が平均で１×１０１７ｃｍ－３以上１×１０２０ｃｍ－３以下の濃度でドーピングされた、４Ｈ－ＳｉＣのｎ型基板である。ＳｉＣ基板１の厚みは、３００μｍ以上４００μｍ以下である。ＳｉＣ基板１の表面は、（０００１）面から［１１－２０］方向に約４度の傾斜角を有している。
　次に、ＳｉＣ基板１をＣＶＤ装置の反応炉内に設置し、所望の加熱温度まで昇温する。そして、キャリアガスおよびＳｉＣ基板表面のクリーニングガスとして水素を、材料ガスとしてモノシランおよびプロパンを、ドーパントガスとして窒素をそれぞれ導入し、反応炉内の圧力を３ｋＰａから１２ｋＰａの範囲で制御し、ＳｉＣエピタキシャル成長を開始する。このとき、供給材料ガスのＣ／Ｓｉ比は１．０以上１．５以下とし、成長温度を１５００℃以上１７００℃以下とする。窒素流量は、ドリフト層２の不純物濃度が１×１０１４ｃｍ－３以上５×１０１５ｃｍ－３以下となるように制御する。９μｍ／ｈ以上の成長速度で成膜し、１８μｍ以上３５０μｍ以下の厚さでドリフト層２を形成する。なお、ドリフト層２の膜厚の上限を３５０μｍとするのは、生産性及びデバイス仕様の観点からである。
　上記の条件で形成されたＳｉＣエピタキシャルウエハ１１をＰＬ（Ｐｈｏｔｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）トポグラフィ法にて評価した結果、基底面転位（ＢＰＤ：Ｂａｓａｌ　Ｐｌａｎｅ　Ｄｉｓｌｏｃａｔｉｏｎ）密度がウエハの全面の平均で１個／ｃｍ２以下であった。以上の工程により、ＳｉＣエピタキシャル層を厚膜化したときに顕著化する三角欠陥が極めて少なく、ステップバンチングのような局所的凹凸が存在しないＳｉＣエピタキシャルウエハが作製される。
　＜Ａ－３．効果＞
　本実施の形態のＳｉＣエピタキシャルウエハ１１は、ＳｉＣエピタキシャル層であるドリフト層２を備える。ドリフト層２は、膜厚が１８μｍ以上３５０μｍ以下である。通常、ＳｉＣエピタキシャル層の膜厚を１８μｍ以上と大きくすると三角欠陥の数が増加するが、ウエハにおけるドリフト層２の算術平均粗さを０．６０ｎｍ以上３．００ｎｍ以下とすることにより、これら三角欠陥の数を大幅に低減することが可能となる。従って、デバイス歩留まりが向上する。
　また、ＳｉＣエピタキシャルウエハ１１では、ＳｉＣエピタキシャル層であるドリフト層２の不純物濃度が１×１０１４／ｃｍ３以上５×１０１５／ｃｍ３以下である。従って、ウエハにおけるドリフト層２の算術平均粗さの全表面平均を０．６０ｎｍ以上３．００ｎｍ以下とすることができ、デバイス歩留まりが向上する。
　また、本実施の形態のＳｉＣエピタキシャルウエハ１１の製造方法は、ＳｉＣ基板１をＣＶＤ装置の反応炉内に設置し、ＳｉＣ基板１上に膜厚が１８μｍ以上３５０μｍ以下のＳｉＣエピタキシャル層であるドリフト層２を形成する。ドリフト層２の形成条件は、反応炉内の圧力が３ｋＰａ以上１２ｋＰａ以下、反応炉内に供給される材料ガスのＣ／Ｓｉ比が１．０以上１．５以下、成長温度が１５００℃以上１７５０℃以下である。従って、ドリフト層２における三角欠陥の数を大幅に低減することが可能となり、デバイス歩留まりが向上する。
　＜Ｂ．実施の形態２＞
　以下では、上記の実施の形態で説明した構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。
　＜Ｂ－１．構成＞
　図５は、実施の形態２のＳｉＣエピタキシャルウエハ１２の構成を示す断面図である。ＳｉＣエピタキシャルウエハ１２は、ＳｉＣ基板１と、ＳｉＣ基板１上に形成された中間濃度層３と、中間濃度層３上に形成されたドリフト層２とを備える。実施の形態１のＳｉＣエピタキシャルウエハ１１では、ＳｉＣ基板１上に直接ドリフト層２が形成されたが、実施の形態２のＳｉＣエピタキシャルウエハ１２では、ＳｉＣ基板１とドリフト層２の間に中間濃度層３が設けられる。
　中間濃度層３とドリフト層２が、ＳｉＣエピタキシャル層である。中間濃度層３の不純物濃度は、ＳｉＣ基板１の不純物濃度以下、かつドリフト層２の不純物濃度以上である。
　中間濃度層３を形成する際の条件は、以下の通りである。例えば、供給材料ガスのＣ／Ｓｉ比を１．０以上１．５以下、成長温度を１５００℃以上１７００℃以下とする。窒素流量は、不純物濃度が１×１０１７［ｃｍ－３］以上２×１０１９［ｃｍ－３］となるように制御する。中間濃度層３の膜厚は０．３μｍ以上２０μｍ以下とし、成長速度は１μｍ／ｈ以上とする。
　＜Ｂ－２．効果＞
　実施の形態２のＳｉＣエピタキシャルウエハ１２は、ＳｉＣ基板１とドリフト層２との間に中間濃度層３を備えている。これにより、ＳｉＣ基板１とドリフト層２の不純物濃度差による格子不整合を緩和し、格子不整合を起因とするＳｉＣエピタキシャル層内の歪み応力に起因する結晶欠陥を低減させることができる。これにより、デバイス歩留まりが実施の形態１のＳｉＣエピタキシャルウエハ１１よりも向上する。
　＜Ｃ．実施の形態３＞
　以下では、上記実施形態で説明した構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。
　＜Ｃ－１．構成＞
　図６は、実施の形態３のＳｉＣエピタキシャルウエハ１３の構成を示す断面図である。ＳｉＣエピタキシャルウエハ１３は、ＳｉＣ基板１と、ＳｉＣ基板１上に形成された中間濃度層３と、中間濃度層３上に形成された濃度傾斜層４と、濃度傾斜層４上に形成されたドリフト層２とを備える。ＳｉＣエピタキシャルウエハ１３は、実施の形態２のＳｉＣエピタキシャルウエハ１２に対して、中間濃度層３とドリフト層２の間に濃度傾斜層４を追加した構成である。
　濃度傾斜層４の不純物濃度は、中間濃度層３から濃度傾斜層４を経てドリフト層２まで辿ったときに、不純物濃度が中間濃度層３からドリフト層２まで連続的または階段状に減少するように、下側すなわち中間濃度層３に近い側で小さく、上側すなわちドリフト層２に近い側で大きく設定される。
　濃度傾斜層４、中間濃度層３、およびドリフト層２がＳｉＣエピタキシャル層である。濃度傾斜層４を形成する際の条件は、以下の通りである。例えば、供給材料ガスのＣ／Ｓｉ比を１．０以上１．５以下、成長温度を１５００℃以上１７００℃以下とする。窒素流量は、濃度傾斜層４の不純物濃度が上述の濃度分布となるように制御される。
　＜Ｃ－２．効果＞
　実施の形態３のＳｉＣエピタキシャルウエハ１３は、中間濃度層３とドリフト層２との間に濃度傾斜層４を有する。従って、中間濃度層３とドリフト層２の不純物濃度差に起因する格子不整合による結晶欠陥を低減することができる。そのため、デバイス歩留まりが実施の形態２のＳｉＣエピタキシャルウエハ１２よりも向上する。
　＜Ｄ．実施の形態４＞
　以下では、上記実施形態で説明した構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。
　＜Ｄ－１．構成＞
　図７は、実施の形態４に係るＳｉＣエピタキシャルウエハ１４の構成を示す断面図である。ＳｉＣエピタキシャルウエハ１４は、ＳｉＣエピタキシャル層５を備えている。ＳｉＣエピタキシャルウエハ１４は、実施の形態１に係るＳｉＣエピタキシャルウエハ１１からＳｉＣ基板１を除去することにより得られる。すなわち、ＳｉＣエピタキシャル層５は、実施の形態１のＳｉＣエピタキシャルウエハ１１におけるドリフト層２に相当する。
　ＳｉＣ基板１を除去することにより、ＳｉＣエピタキシャル層５を実施の形態１のようなドリフト層ではなく、ＳｉＣ基板として用いることができる。このとき、ＳｉＣエピタキシャル層５の膜厚は１００μｍ以上が望ましい。
　＜Ｄ－２．効果＞
　実施の形態４に係るＳｉＣエピタキシャルウエハ１４の製造方法は、ＳｉＣ基板１上に、膜厚が１８μｍ以上３５０μｍ以下のＳｉＣエピタキシャル層５を形成し、ＳｉＣエピタキシャル層５の形成後にＳｉＣ基板１を除去する。そして、ＳｉＣエピタキシャル層５をＳｉＣ基板として用いることにより、ＳｉＣエピタキシャル層５上に極めて高品質なＳｉＣエピタキシャル層を形成することが可能となる。従って、デバイスキラー欠陥を低減し、デバイス歩留まりを高くすることができる。
　上記の実施の形態では、各構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件等についても記載している場合があるが、これらはすべての局面において例示であって、本発明が記載したものに限られるものではない。よって、例示されていない無数の変形例（任意の構成要素の変形または省略、さらには、異なる実施の形態間の自由な組み合わせを含む）が、本発明の範囲内において想定され得る。
　１　ＳｉＣ基板、２　ドリフト層、３　中間濃度層、４　濃度傾斜層、１１，１２，１３，１４　ＳｉＣエピタキシャルウエハ。

Claims (6)

  1. 　ＳｉＣエピタキシャル層（２）を備えるＳｉＣエピタキシャルウエハ（１１，１２，１３，１４）であって、
    　前記ＳｉＣエピタキシャル層（２）は、膜厚が１８μｍ以上３５０μｍ以下であり、算術平均粗さが０．６０ｎｍ以上３．００ｎｍ以下であり、
    　不純物濃度が１×１０１４／ｃｍ３以上５×１０１５／ｃｍ３以下である、
    ＳｉＣエピタキシャルウエハ（１１，１２，１３，１４）。
  2. 　前記ＳｉＣエピタキシャル層の算術平均粗さの評価範囲は、前記ＳｉＣエピタキシャル層（２）の全表面である、
    請求項１に記載のＳｉＣエピタキシャルウエハ（１１，１２，１３，１４）。
  3. 　前記不純物は窒素である、
    請求項１又は２に記載のＳｉＣエピタキシャルウエハ（１１，１２，１３，１４）。
  4. 　前記ＳｉＣエピタキシャル層（２）の下面に設けられたＳｉＣ基板（１）をさらに備える、
    請求項１から３のいずれか１項に記載のＳｉＣエピタキシャルウエハ（１１，１２，１３，１４）。
  5. 　ＳｉＣ基板（１）をＣＶＤ装置の反応炉内に設置し、
    　前記ＳｉＣ基板（１）上に膜厚が１８μｍ以上３５０μｍ以下のＳｉＣエピタキシャル層（２）を形成するＳｉＣエピタキシャルウエハ（１１，１２，１３，１４）の製造方法であり、
    　前記ＳｉＣエピタキシャル層（２）の形成条件は、前記反応炉内の圧力が３ｋＰａ以上１２ｋＰａ以下、前記反応炉内に供給される材料ガスのＣ／Ｓｉ比が１．０以上１．５以下、成長温度が１５００℃以上１７５０℃以下である、
    ＳｉＣエピタキシャルウエハ（１１，１２，１３，１４）の製造方法。
  6. 　前記ＳｉＣエピタキシャル層（２）の形成後に前記ＳｉＣ基板（１）を除去する、
    請求項５に記載のＳｉＣエピタキシャルウエハ（１１，１２，１３，１４）の製造方法。
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