WO2014125550A1 - ＳｉＣエピタキシャルウエハの製造方法 - Google Patents

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信之 冨田
陽一郎 三谷
貴規 田中
直之 川畑
吉彦 豊田
丈晴 黒岩
健一 浜野
彰仁 大野
越智　順二
善平 川津
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三菱電機株式会社
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Definitions

  • the present invention relates to a method of manufacturing a SiC epitaxial wafer used for a SiC (Silicon Carbide) power device or the like.
  • SiC which is silicon carbide, has a relatively large band gap, breakdown electric field strength, saturation drift velocity, and thermal conductivity, all compared to Si (Silicon). Therefore, SiC power devices can be greatly reduced in power loss, downsized, etc., and can realize energy savings during power supply power conversion, so that high performance of electric vehicles, high performance of solar cell systems, etc. It is attracting attention for the realization of a low-carbon society.
  • SiC silicon carbide
  • the SiC power device requires a high breakdown voltage specification such as several hundred V to several tens kV, it is necessary to form the SiC epitaxial layer as thick as several ⁇ m to several hundred ⁇ m. Moreover, since the defect which generate
  • step flow epitaxy is generally performed in which thermal CVD growth is performed on a SiC bulk substrate having an off angle larger than 0 °.
  • Surface defects such as polishing flaws and minute irregularities existing on the surface of the SiC bulk substrate are easily carried over to the SiC epitaxial layer.
  • it is effective to lower the growth temperature at the initial stage of SiC epitaxial growth and to reduce the growth rate.
  • the SiC epitaxial layer that requires a thick film is grown at a high temperature in order to increase the growth rate in order to improve the throughput of manufacturing the SiC epitaxial wafer.
  • a method has been proposed in which a SiC epitaxial wafer is manufactured by performing first epitaxial growth at a temperature lower than 1500 ° C. and then performing second epitaxial growth at a temperature of 1500 ° C. or higher (see, for example, Patent Document 1). .
  • the growth temperature is lowered for the purpose of suppressing the inheritance of surface defects from the SiC bulk substrate, and the second epitaxial layer is formed on the SiC epitaxial layer formed by the first epitaxial growth at a high speed.
  • the growth temperature is increased for the purpose of epitaxial growth.
  • Patent Document 1 discloses that when an epitaxial growth is performed by a conventional silicon carbide epitaxial manufacturing method on a SiC bulk substrate having an off-angle specification of 8 °, an epitaxial wafer having a good surface shape can be obtained.
  • the mainstream of the off-angle specification of the SiC bulk substrate is 4 °, but the growth mechanism differs depending on whether the off-angle specification is 8 ° or 4 °. Therefore, using a SiC bulk substrate with an off-angle specification of 4 °, Si supply, which is a source gas, is raised from the first temperature at which the first epitaxial growth is performed to the second temperature at which the second epitaxial growth is performed.
  • the present invention has been made to solve the above-described problems, and an SiC epitaxial wafer capable of suppressing the occurrence of surface defects such as step bunching during the temperature rise from the first temperature to the second temperature. It aims at providing the manufacturing method of.
  • the SiC epitaxial wafer manufacturing method supplies a Si supply gas and a C supply gas onto a SiC bulk substrate having 4H—SiC (0001) as a main surface with an off angle of less than 5 °, A first step of performing the first epitaxial growth at a first temperature of not less than 15 ° C. and not more than 1530 ° C., and supply of the Si supply gas and the C supply gas is stopped, and the SiC bulk substrate is moved from the first temperature to the first temperature. A second step of raising the temperature to a second temperature higher than the temperature of the second step, supplying an Si supply gas and a C supply gas onto the SiC bulk substrate heated in the second step, and And a third step of performing epitaxial growth.
  • the first epitaxial growth is performed at a first temperature that is not less than 1480 ° C. and not more than 1530 ° C. Since the SiC epitaxial growth layer can be formed without taking over defects, and the supply of the Si supply gas and the C supply gas is stopped during the temperature raising process from the first temperature to the second temperature, the first It is possible to suppress the occurrence of surface defects such as step bunching in the SiC epitaxial growth layer formed by this epitaxial growth.
  • a SiC epitaxial wafer having a good surface shape can be formed at a high throughput by performing the second epitaxial growth at a second temperature higher than the first temperature on the surface of the SiC epitaxial growth layer having a good surface shape after the temperature rise. The effect is obtained.
  • FIG. 1 It is a flowchart which shows the manufacturing process of SiC epitaxial growth in Embodiment 1 of this invention.
  • a microscopic structure of 4H—SiC in the case where the off angle viewed from the ⁇ 1-100> direction is 4 ° is schematically shown. It is sectional drawing.
  • a microscopic structure of 4H—SiC when the off angle viewed from the ⁇ 1-100> direction is 8 ° is schematically shown. It is sectional drawing.
  • FIG. 5 is a schematic cross-sectional view showing an example of step bunching viewed from the ⁇ 1-100> direction in order to describe the manufacturing method of SiC epitaxial growth in the first embodiment of the present invention.
  • FIG. 5 is an AFM image of a 200 ⁇ m square region obtained by AFM observation of the surface of an SiC epitaxial wafer grown at a first temperature of 1455 ° C. as a comparative example of the example using the first embodiment of the present invention.
  • FIG. 1 is a flowchart showing a step of epitaxial growth of silicon carbide in the first embodiment.
  • the main surface of the SiC bulk substrate is a 4H—SiC (0001) surface with an off-angle specification of 4 °, and SiC epitaxial growth is performed thereon.
  • the off-angle specification of the SiC bulk substrate has an error of less than 1 ° due to the accuracy of cutting out from the bulk. That is, when the off-angle specification of the SiC substrate is 4 °, the off-angle is actually in the range of more than 3 ° and less than 5 °.
  • a SiC bulk substrate is set in a reaction furnace of a CVD apparatus, and the temperature is raised to a first temperature at which first epitaxial growth is performed in a gas atmosphere using H 2 gas as a reducing gas.
  • the reducing gas is allowed to flow into the reactor from step S1 to step S5.
  • a gas containing chlorine such as HCl may be added to the reducing gas.
  • the first temperature is 1480 ° C. or higher and 1530 ° C. or lower as will be described in detail later. More preferably, the temperature is 1480 ° C. or more and 1515 ° C. or less.
  • step S2 of FIG. 1 SiH 4 and C 3 H 8 source gases are introduced into the reaction furnace, and a first epitaxial growth is performed at a first temperature.
  • the growth temperature of 1480 ° C. or more and 1530 ° C. or less is relatively low, and the growth rate is relatively slow. That is, in this step S2, by performing slow growth at a first temperature of 1480 ° C. or higher and 1530 ° C. or lower, more preferably 1480 ° C. or higher and 1515 ° C. or lower, polishing scratches and minute irregularities existing on the surface of the SiC bulk substrate.
  • the first epitaxial growth can be performed without passing the surface defects of the SiC bulk substrate to the epitaxial growth layer.
  • step S2 of FIG. 1 it is necessary to use Si supply gas and C supply gas as source gases, but Si supply gas such as SiH 3 Cl may be used other than SiH 4, and other than C 3 H 8. it may be used C feed gas such as C 2 H 4.
  • a doping gas such as nitrogen, Al, B, or Be may be supplied.
  • An N-type or P-type epitaxial growth layer can be formed by supplying these doping gases as required. These doping gases may be introduced at the start or after the start of step S2, or may be introduced before the start of step S2, that is, from step S1.
  • step S2 after the first epitaxial growth is completed, in step S3 in FIG. 1, the temperature is raised from the first temperature to the second temperature at which the second epitaxial growth is performed. During the temperature increase in step S3, the supply of SiH 4 and C 3 H 8 that are the source gases that were flowing in step S2 is stopped.
  • step S3 Since the temperature is increased in step S3, the flow rate of the source gas optimized at the first temperature in step S2 is not optimal during the temperature increase in step S3. For this reason, if the source gas flows during the temperature rise, step bunching described later tends to occur on the surface of the SiC epitaxial layer.
  • the off angle specification used in the present embodiment is an off angle such as 4 °, which is less than 5 °, if a C supply gas such as C 3 H 8 with a non-optimal flow rate is flowing, step bunching or the like The occurrence of surface defects is remarkable.
  • the surface of the epitaxial growth layer with few defects obtained by the first epitaxial growth is stopped by stopping the supply of C 3 H 8 while the temperature is raised from the first temperature to the second temperature.
  • the second epitaxial growth can be performed in the next step S4 while maintaining.
  • the surface defects generated when the Si supply gas and the C supply gas are kept flowing during the temperature rise without using this embodiment include step bunching and silicon droplets, which will be described later.
  • step S3 When the temperature rise to the second temperature is completed in step S3, the second epitaxial growth is performed at the second temperature in step S4 of FIG. That is, in step S4, a source gas having a flow rate suitable for the second temperature is introduced.
  • step S4 a source gas having a flow rate suitable for the second temperature is introduced.
  • the surface defect of the SiC bulk substrate is not inherited by the first epitaxial growth, an epitaxial layer having a good surface shape is formed, and the temperature of the source gas is increased during the temperature rising period to the second temperature. Since the gas atmosphere is such that the step bunching hardly occurs because the supply is stopped, the second epitaxial growth can be performed on a good surface after the completion of the first epitaxial growth, and the surface shape can be increased even if the growth rate is increased. Epitaxial growth can be performed while maintaining good.
  • step S4 a doping gas such as nitrogen, Al, B, or Be may be supplied.
  • An N-type or P-type epitaxial growth layer can be formed by supplying these doping gases as required. These doping gases may be introduced simultaneously with or after the start of step S3, or may be introduced before the start of step S4, that is, from step S3. Further, the doping gas supplied in step S2 may continue to flow in step S3 and step S4.
  • an SiC epitaxial wafer having a desired doping density can be formed by supplying a doping gas at a flow rate necessary for each doping density in the first epitaxial growth and the second epitaxial growth.
  • the supply of the source gas is stopped in step S5 of FIG. 1, and then the temperature is lowered to the temperature for taking out the formed SiC epitaxial wafer.
  • SiC epitaxial growth can be performed without inheriting surface defects of the SiC bulk substrate, improving the throughput, and further suppressing the occurrence of step bunching during temperature rise.
  • the number of devices having desired characteristics manufactured from one SiC epitaxial wafer is equal to the electrical characteristics of the SiC epitaxial growth layer. Defined by gender. That is, in the epitaxial wafer surface, there are surface defects and crystal defects in the growth layer, so the breakdown electric field is small compared to other regions, or a relatively large current is applied when a constant electric field is applied. If a local region that flows is present, the characteristics of the device including the region are, for example, inferior withstand voltage characteristics, and so-called leakage current flows due to a relatively small applied voltage.
  • the factor that primarily defines the device yield is the crystallographic uniformity of the SiC epitaxial wafer.
  • the existence of so-called device killer defects found in an epitaxial growth layer is known.
  • the feature common to these is that the periodicity of atomic arrangement in the crystal is locally incomplete along the crystal growth direction.
  • Device killer defects called carrot defects, comet defects and the like are known from the characteristics of the surface shape observed as a result of SiC epitaxial growth.
  • One cause of these defects is polishing scratches on the surface of the SiC bulk substrate.
  • the first epitaxial growth performed at a first temperature of 1480 ° C. or higher and 1530 ° C. or lower is used in this embodiment.
  • SiC crystals have a unique periodicity called polytype. That is, the stoichiometric composition of SiC is one-to-one between Si and C, and the crystal lattice has a hexagonal close-packed structure, and the atomic arrangement along the c-axis in this structure has a different period. Sex exists.
  • the physical properties of SiC are predetermined by the atomic scale and the symmetry of the crystal lattice. At present, the most attention from the viewpoint of device application is called 4H—SiC, and this embodiment also uses 4H—SiC.
  • this power device using 4H—SiC mainly from the viewpoint of reducing raw material costs, it is tilted from the (0001) plane in the ⁇ 11-20> direction at an angle smaller than 5 °, and Si atoms are C atoms.
  • step bunching electrical carriers induced by an electric field in the vicinity of the surface of the epitaxially grown layer move directly in the plane parallel to the surface in a direction not parallel to step bunching. It becomes a barrier.
  • the carrier mobility that is, the electric conductivity is lowered, and the device characteristics are deteriorated. Furthermore, when step bunching is present, the in-plane uniformity of electrical conductivity is reduced.
  • a device such as a MOS type that induces carriers in the vicinity of the surface of the epitaxial growth layer
  • step bunching forming a MOS interface on the step bunching degrades the device characteristics, and the design stage of the specific structure of the device and The degree of freedom in the manufacturing stage is limited.
  • this is called a pit caused by threading edge dislocations, threading screw dislocations, and complex dislocations of the substrate, and a concave region with a depth of approximately submicron scale, especially a growth film thickness of 12 ⁇ m. As described above, it may be formed when the film thickness is large. Such pits on the surface of the epitaxial growth layer are also considered to affect device characteristics.
  • Device killer defects, step bunching, pits caused by dislocations, and the like as mentioned above are listed as surface defects that cause deterioration of the characteristics of SiC power devices.
  • device killer defects and pits are surfaces that are inherited from a SiC bulk substrate.
  • Defects, step bunching are surface defects formed during SiC epitaxial growth.
  • the surface defects caused by being inherited from the SiC bulk substrate are generated in step S2 in which the first epitaxial growth is performed, and step bunching is performed in the temperature rising process in step S3. Both can be suppressed by stopping the supply.
  • the off angle is defined as an inclination angle from the (0001) plane of the silicon carbide crystal in the off direction.
  • ⁇ 11-20> direction is used as the off direction in the present embodiment, it goes without saying that the ⁇ 1-120> direction or the ⁇ 1-100> direction may be used.
  • Step flow epitaxy can provide atomic arrangement information of crystals in a substrate to atoms involved in growth.
  • epitaxial growth is performed on the (0001) plane only by two-dimensional nucleus growth, so that an epitaxial growth layer in which different polytypes are mixed is formed.
  • the polytype is defined by the periodicity in the ⁇ 0001> direction, so that it is difficult to carry out the growth taking over the information in the ⁇ 0001> direction in the two-dimensional nuclear growth. For this reason, a SiC epitaxial wafer having regions of different polytypes in the epitaxial growth layer and the SiC bulk substrate is manufactured, and it becomes virtually impossible to manufacture a device having good characteristics. Therefore, the existence of an off angle is extremely important for epitaxial growth of the same polytype as the SiC bulk substrate.
  • the so-called terrace width on the substrate surface that is, the local (0001) plane width is defined in principle by the size of the off angle. Assuming that the so-called step heights at the crystal surface are the same, the terrace width is given by the ratio of the tangent with respect to the off angle to the step height.
  • the SiC bulk substrate with an off-angle specification of 4 ° has been widely used in recent years, replacing the conventional SiC bulk substrate with an off-angle specification of 8 °.
  • a technique for increasing the diameter of a substrate has been rapidly extended, and a bulk substrate having a diameter of 4 inches or more is currently mainstream.
  • the fact that the effective yield for the same off angle decreases as the diameter of the SiC bulk substrate increases is also a factor that accelerates the flow of lowering the off angle.
  • FIG. 2 and 3 are cross-sectional views schematically showing a microscopic structure of 4H—SiC as viewed from the ⁇ 1-100> direction.
  • FIG. 2 shows an off angle of 4 °
  • FIG. 3 shows an off state. This is the case when the angle is 8 °.
  • 4H—SiC one period in the ⁇ 0001> direction of the crystal lattice is 1 nm. Therefore, in an ideal state, it is considered that a 1 nm step 1 is formed on the surface.
  • the terrace width of the flat portion called the terrace 2 is formed according to the off-angle of the substrate and is geometrically defined.
  • the terrace width L (nm) is calculated by (1 / tan ⁇ ), which is 14 nm at the 4 ° off angle and 7 nm at the 8 ° off angle.
  • the terrace width is 14 nm, which is twice that of the case where the off angle is 8 °. It is known that this difference in off-angle greatly affects the flatness, which is the surface shape of the epitaxial growth layer.
  • step bunching that was not found in the epitaxial growth layer formed on the SiC bulk substrate with the 8 ° off-angle specification was formed on the SiC bulk substrate with the 4 ° off-angle specification. Often found in epitaxially grown layers.
  • step bunching mainly depends strongly on the surface motion of attached atoms, and the growth temperature range in which step bunching does not occur on an SiC bulk substrate having a 4 ° off-angle specification with a large terrace width is 8 ° Narrower than on SiC bulk substrate with off-angle specification.
  • crystallinity means various physical characteristics defined according to the structural integrity related to the arrangement of atoms, and the growth conditions for obtaining an epitaxially grown layer with good crystallinity including surface flatness are as follows. Strongly dependent on off angle.
  • source atoms supplied from source gas adhere to a terrace having a relatively large area with respect to the side surface of the step, and perform a movement called migration while adhering to the terrace surface. After this migration, the idea that atoms are taken into a step with a certain probability and crystal growth proceeds is step flow epitaxy.
  • the actual crystal growth process is thought to depend on various phenomena and conditions such as decomposition of raw material molecules and re-evaporation from the crystal surface in addition to step flow epitaxy, and extremely complicated physicochemical processes proceed simultaneously.
  • Step bunching has been described as a phenomenon in which the surface shape of the SiC epitaxial growth layer deteriorates.
  • step bunching causes the terrace width to become non-uniform as the growth proceeds, and at the same time, the steps are concentrated, and the step difference in the ⁇ 0001> direction is 1 nm. That's it.
  • FIG. 4 is a schematic cross-sectional view seen from the ⁇ 1-100> direction for showing an example of step bunching.
  • One of the step bunchings formed by gathering the steps is called a bunching step 3.
  • the step of the bunching step 3 When the step of the bunching step 3 is increased, it becomes an effective potential barrier for carriers flowing in a direction perpendicular to the step, and thus mobility is lowered and device resistance is increased. For this reason, step bunching must be suppressed.
  • Step bunching is a result of physicochemical processes in which epitaxial growth is complicated as described above.
  • Step flow epitaxy is realized by the source atoms migrating on the terrace and taken into the step.
  • the source atoms attached to the terrace surface are taken into the step by migration on the terrace, it can be said that the closer the source atom is to the step (step), the easier it is to take in.
  • the terrace width is wide, the probability that the source atoms migrate through a position close to the step in the terrace when the source atoms migrate on the terrace is reduced. For this reason, it can be said that the raw material atoms are less likely to be taken into the step on the SiC bulk substrate having a wide terrace width of 4 ° off-angle specifications than in the case of 8 ° off-angle specifications.
  • the epitaxial layer is grown while maintaining an optimal balance between the attachment of the source atoms on the terrace by the source gas supply and the desorption (etching) of the source atoms on the terrace by the reducing gas. If the etching is insufficient, excessive source atoms are attached too much, or if the etching is excessive, the source atoms to be taken in as an epitaxial layer are etched.
  • the terrace width is larger than that in the case of 8 °, so the time for the source atoms to migrate on the terrace becomes longer, and the etching tends to be excessive.
  • An epitaxial growth layer having a uniform terrace width cannot be formed, and step bunching is likely to occur.
  • step S3 which is a temperature raising process between the first temperature and the second temperature.
  • Generation of step bunching by growing under non-optimal conditions at each temperature during temperature rise between the first temperature and the second temperature by raising the temperature in a state where introduction of the source gas is stopped Can be suppressed.
  • the off-angle specification is 8 °
  • the off-angle specification is 4 °
  • when only the Si supply gas is stopped and the supply of C 3 H 8 is continued for example, when step S3 is performed to raise the temperature from the first temperature to the second temperature, step bunching is performed. The problem arises that this easily occurs in a short time. Further, if only the C supply gas is stopped and only the Si supply gas is continuously supplied during the temperature rise, surface defects such as silicon droplets described later occur.
  • step S3 in order to raise the temperature while maintaining a surface with good flatness, at the time of this temperature rise, it is necessary to stop the source gas and continue to supply only the H 2 gas that is a reducing gas. .
  • the temperature is raised from the first temperature to the second temperature while supplying only the H 2 gas in step S4, and after reaching the second temperature, SiH It is extremely important to start supplying 4 and C 3 H 8 simultaneously in order to obtain an epitaxial growth layer having a good surface shape in which surface defects such as step bunching are not formed.
  • HCl gas other than the source gas and doping gas may be supplied in addition to the reducing gas H 2 as described above.
  • the growth conditions differ depending on the off-angle of the SiC bulk substrate.
  • the formation of device killer defects due to pits caused by dislocations or polishing scratches on the SiC bulk substrate It is also important to suppress this.
  • SiC epitaxial growth is a process that is continuously performed on the surface through adsorption of source gas, migration, etc., so the conditions that the surface defects of the SiC bulk substrate are not inherited are also when the off-angle specification is 8 ° and 4 °. Different.
  • the first epitaxial growth at a first temperature that is not less than 1480 ° C. and not more than 1530 ° C.
  • the first temperature is more preferably 1480 ° C. or more and 1515 ° C. or less.
  • Crystal defects other than surface defects of the SiC epitaxial layer will be described. Crystal defects are roughly classified into point defects, line defects, and surface defects. These defects will be described below including the relationship with surface defects.
  • 4H-SiC has a larger band gap than, for example, AlGaInAsP (Alminum Gallium Arsenide Phosphide) systems on GaAs (Gallium Arsenide) and InP (Indium Phosphide) substrates. Therefore, the level formed by a point defect composed of vacancies, interstitial atoms, interstitial substitution atoms, and impurities has higher energy from the band edge than a conventional semiconductor. That is, traps due to point defects are formed at deep levels.
  • AlGaInAsP Alminum Gallium Arsenide Phosphide
  • GaAs GaAs
  • InP Indium Phosphide
  • SiC is known to have a low probability of formation of these point defects because its growth temperature is several hundred degrees C. higher than that of the conventional semiconductor.
  • threading edge dislocations and threading screw dislocations having small Burgers vectors existing in the SiC bulk substrate are inherited as they are even in epitaxial growth, and it is difficult to reduce the density at this stage.
  • these line defects may form small regions called concave or convex pits whose height difference usually exceeds 10 nm on the surface of the epitaxial layer.
  • the height difference is, for example, a submicron scale, it can be an effective device killer defect.
  • the plane defects are in the form of stacking faults locally distributed in the SiC epitaxial wafer surface.
  • Typical device killer defects after epitaxial growth for example, surface defects such as carrot defects, comet defects, triangular defects, and basal plane dislocations all include stacking faults.
  • a surface defect containing a stacking fault can be a device killer defect.
  • the effective band gap is different between stacking faults and other regions.
  • the area is also large in principle. From this, the so-called photoluminescence topography method (PL-TOPO method), in which a millimeter-scale region is uniformly excited at a specific excitation wavelength and the emission region is observed through an optical filter, almost eliminates stacking faults. Effective because it can be evaluated non-destructively.
  • PL-TOPO method photoluminescence topography method
  • defects in 4H—SiC are broadly divided into surface defects and crystal defects.
  • surface defects there are step bunching appearing on the surface during epitaxial growth, device killer defects such as carrot defects, and surface pits due to line defects among crystal defects.
  • the crystal defect include a plane defect containing a stacking fault that generates a device killer defect, a point defect that becomes a deep level trap, and a line defect that generates a pit on the surface.
  • the defect density is defined by an abnormal emission region observed in the PL-TOPO method.
  • AFM Anamic Force Microscopy
  • step S1 a 4-inch SiC bulk substrate, which is 4H—SiC, is subjected to planarization by mechanical mechanical polishing and chemical mechanical polishing using a chemical solution exhibiting acidity or alkalinity.
  • a 4-inch SiC bulk substrate which is 4H—SiC
  • a chemical solution exhibiting acidity or alkalinity As the main surface of the SiC bulk substrate, an Si surface having an off direction of ⁇ 11-20> direction and an off angle specification of 4 ° was used.
  • the SiC bulk substrate was immersed in a mixed solution (1: 9) of ammonia water and hydrogen peroxide water heated to 75 ° C. ( ⁇ 5 ° C.) for 10 minutes, and then heated to 75 ° C. ( ⁇ 5 ° C.). And soak in hydrogen peroxide (1: 9). Furthermore, after immersing in an aqueous solution containing about 5% hydrofluoric acid by volume ratio, the SiC bulk substrate is subjected to surface cleaning by subjecting pure water to a substitution treatment.
  • this SiC substrate is set in a reaction furnace of a CVD apparatus which is an epitaxial growth apparatus, and evacuation is performed to about 1 ⁇ 10 ⁇ 7 kPa.
  • the temperature is raised to the first temperature in a reducing gas atmosphere.
  • five conditions of 1455 ° C., 1480 ° C., 1505 ° C., 1530 ° C., and 1555 ° C. were used.
  • the 1st temperature of the present Example using this embodiment is 1480 ° C, 1505 ° C, and 1530 ° C
  • the 1st temperature of a comparative example is 1455 ° C and 1555 ° C.
  • H 2 gas was used as the reducing gas
  • a chlorine-based gas such as HCl may be added as described above.
  • a source gas is introduced in step S2 of FIG. 1 to start the first epitaxial growth.
  • the flow rate of the raw material gas is determined by the structure or pressure of the reactor, and varies greatly depending on the growth rate.
  • SiH 4 is set to 120 sccm as a Si supply gas
  • C 3 H 8 is set to 50 sccm as a C supply gas
  • SiH 4 and C 3 H 8 are simultaneously supplied into the reaction furnace, whereby the first epitaxial growth is performed. went.
  • N-type doping was performed by introducing N 2 gas as a doping gas.
  • an organometallic material containing Al, B, or Be may be supplied for P-type doping as necessary.
  • a gas containing chlorine may be added to the reducing gas and used in combination.
  • the growth film thickness was 300 nm.
  • the growth rate in the first epitaxial growth hardly depended on the first temperature under the above five conditions, and was about 1.5 ⁇ m / h.
  • the supply of the source gases SiH 4 and C 3 H 8 is stopped, and then the process proceeds to step S3 in FIG. 1, and the SiC bulk substrate temperature is set to the first temperature.
  • the temperature was raised from this temperature to the second temperature.
  • the second temperature was set to 1655 ° C.
  • step S4 the process proceeds to step S4 in FIG. 1, and in order to perform the second epitaxial growth, a flow rate of 890 sccm of SiH 4 gas and a flow rate of 390 sccm of C 3 H 8 gas was introduced at the same time.
  • the flow rates of the source gases SiH 4 and C 3 H 8 are optimum flow rates at which a growth rate of 9 ⁇ m / h can be obtained at the second temperature of 1655 ° C. with the CVD apparatus used in this example. It is said.
  • the second growth temperature was set high so that the growth rate was 9 ⁇ m / h in consideration of productivity.
  • step S4 After performing high-speed growth by high-temperature growth in step S4, the temperature was lowered to the SiC epitaxial wafer removal temperature in step S5 of FIG.
  • the comparative example was performed from step S1 to step S5 in the same manner as the present example except for the first temperature.
  • FIG. 5 shows the first temperature dependence of the defect density obtained by observing the SiC epitaxial wafers obtained in this example and the comparative example by the PL-TOPO method.
  • the SiC epitaxial wafer having a first temperature of 1455 ° C. was inferior at a level at which the surface shape could be observed as uneven with an optical microscope, and it was found that normal epitaxial growth was not performed.
  • the sample was evaluated by AFM.
  • FIG. 6 is an AFM image of a 200 ⁇ m square region obtained as a result of AFM observation of the surface of the SiC epitaxial growth layer that was epitaxially grown at a first temperature of 1455 ° C.
  • the concave region is the actual state of abnormal growth, and this shows a concave shape rather than a convex shape, which strongly suggests that non-growth abnormal growth nuclei were attached in the early stage of growth.
  • the reason why such abnormal growth nuclei are generated at a high density is that the decomposition of SiH 4 gas is insufficient in the vicinity of the surface of the SiC bulk substrate. It is thought that a droplet is formed and this adheres.
  • the first layer has a growth temperature of 1480 ° C.
  • the defect density is the lowest of about 1 piece / cm 2
  • the first layer has a growth temperature higher than 1480 ° C. It can be seen that the defect density tends to increase as the temperature increases.
  • FIG. 5 shows that when the first temperature is 1515 ° C., the defect density is about 9 / cm 2 , and when the first temperature is 1530 ° C., the defect density is 28 / cm 2 .
  • a first epitaxial growth is performed on a conventional SiC bulk substrate having an off-angle specification of 8 ° at a first temperature of less than 1500 ° C. at a growth rate of 1 ⁇ m / h or less, and then 3 ⁇ m / second at a second temperature of 1500 ° C. or more.
  • the surface defect density as viewed with an optical microscope is 30 / cm 2 or less.
  • the SiC epitaxial wafer of the present embodiment is evaluated by the PL-TOPO method, defects in the crystal that cannot be seen with an optical microscope are detected.
  • the optical microscope only defects generated on the surface are detected.
  • the surface defects are triangular defects, downfalls (falling objects), carrot defects, etc.
  • the density of those surface defects that cause fatal damage to the surface was 3 / cm 2 or less. That is, when the first temperature is set to 1480 ° C. or higher and 1530 ° C.
  • the surface defect density by optical microscope evaluation is 30 pieces / cm 2 or less, which is sufficiently smaller than the SiC epitaxial wafer by the conventional manufacturing method. A SiC epitaxial wafer having a surface defect density is obtained. Further, when the first temperature is 1480 ° C. or more and 1515 ° C. or less, the surface defect density can be reduced to 10 pieces / cm 2 or less.
  • the defect density detected by the PL-TOPO method is 28 pieces / cm 2 or less using this embodiment, A high quality SiC epitaxial wafer with a low defect density was obtained.
  • the surface defects and crystal defects affecting the device characteristics could be combined to be less than 28 / cm 2 .
  • the defect density of the SiC bulk substrate is 300 / cm 2 or more, and in this embodiment, the defects of the SiC bulk substrate can be sufficiently reduced. Therefore, it can be said that the yield of the SiC power device is sufficiently improved.
  • the off-angle is less than 5 °
  • the first temperature is 1480 ° C. or higher and 1530 ° C. or lower, more preferably 1480 ° C. or higher and 1515 ° C. or lower, the inheritance of surface defects of the SiC bulk substrate is suppressed. It has been found that a high-quality SiC epitaxial wafer with a low defect density can be obtained. If the temperature is lower than 1480 ° C., for example, 1455 ° C., the growth gas is not sufficiently decomposed, and thus silicon droplets are formed, so that it is considered that epitaxial growth is not normally performed.
  • the off angle is less than 5 °, it becomes easy to inherit the surface defects of the SiC bulk substrate at a temperature higher than 1530 ° C., and it is considered that ideal epitaxial growth does not occur from the viewpoint of crystal integrity for the purpose of device application. It is done.
  • step bunching is not formed on the surface of the SiC epitaxial wafer grown by using the present embodiment at the first temperature of 1480 ° C. or higher and 1530 ° C. or lower, and the surface flatness is excellent.
  • the first temperature is set to 1505 ° C.
  • the second temperature is changed to three conditions of 1630 ° C., 1655 ° C., and 1680 ° C. to produce a similar SiC epitaxial wafer, and the second temperature on the surface of the SiC epitaxial wafer is changed. Dependency was examined.
  • the defect density was 5 pieces / cm 2 or less.
  • FIG. 7 is an AFM image of a 10 ⁇ m square region obtained by AFM observation of the surface of the SiC epitaxial wafer grown at the second temperature of 1680 ° C. It was found that the surface shape of the epitaxial layer was not noticeably uneven, and Ra was 0.3 nm or less and good flatness was obtained. In the AFM observation, when Ra is 0.3 nm or less, it has been experimentally confirmed that step bunching has not occurred, and it can be said that there is no step bunching in FIG. 7 obtained in this example. This good flatness was the same at 1630 ° C. and 1655 ° C.
  • the growth rate of the second epitaxial growth was set to about 9 ⁇ m / h.
  • the defect density did not change even at approximately 9 ⁇ m / h or at the device limit of 80 ⁇ m / h.
  • the speed can be increased and the throughput can be improved.
  • the second temperature at which the second epitaxial growth is performed is higher than the first temperature.
  • the density of point defects generated in the SiC epitaxial growth layer can be reduced as the growth conditions are higher, the second epitaxial growth is performed. The effect of reducing the point defect density can also be obtained.
  • a SiC epitaxial wafer having a low point defect density can be formed at a high speed of about 9 ⁇ m / h or higher.
  • a buffer layer is formed on the SiC bulk substrate, and first epitaxial growth is performed on the buffer layer at a first temperature of 1505 ° C., and the second temperature is the first temperature. Even when the second epitaxial growth is performed at a higher temperature, it is possible to obtain a high-quality SiC epitaxial wafer having a good surface flatness with a defect density of 5 pieces / cm 2 or less and an Ra of 0.3 nm or less. did it. That is, this embodiment can be applied to the case where the present embodiment is performed on the buffer layer on the SiC bulk substrate.
  • the first temperature is 1480 ° C. or higher and 1530 ° C. or lower, more preferably 1480 ° C. or higher and 1515 ° C. or lower.
  • the SiC epitaxial growth layer can be formed without taking over the defects of the SiC bulk substrate.
  • the Si supply gas and the C supply gas during the temperature raising period are stopped. Even when the off-angle is less than 5 ° where surface defects such as step bunching are likely to occur in a SiC epitaxial growth layer having a good surface shape formed without inheriting surface defects of the SiC bulk substrate by epitaxial growth of step bunching, etc. Generation of surface defects can be suppressed.
  • the second epitaxial growth is performed at a second temperature higher than the first temperature on the surface of the SiC epitaxial growth layer having a good surface shape, thereby increasing the SiC epitaxial wafer having a good surface shape. The effect that it can be formed with a throughput is obtained.
  • the defect density is 30 pieces / cm 2 or less.
  • a low SiC epitaxial wafer can be manufactured. If the first temperature is more preferably 1480 ° C. or more and 1515 ° C. or less, a SiC epitaxial wafer having a defect density of 10 / cm 2 or less can be produced.
  • a SiC epitaxial wafer with reduced point defects can be manufactured by performing the second epitaxial growth at a second temperature that is higher than the first temperature.
  • the main surface of the SiC bulk substrate is the Si surface, but it may be a C surface.
  • an SiC bulk substrate with an off-angle specification of 4 ° is used.
  • the off-angle is actually 3 It is a result using the SiC bulk substrate which is in the range larger than 5 ° and smaller than 5 °.
  • the SiC bulk substrate having an off-angle specification of 4 ° is used.
  • the step 1 is performed.
  • the terrace width is larger. For this reason, since the terrace width is increased, surface defects such as step bunching are more likely to occur than when the off-angle specification is 4 °. Therefore, the present embodiment is used to supply the source gas during the temperature rise. The effect of stopping and suppressing the occurrence of step bunching is obtained.
  • the effect of the present embodiment can be obtained when the off angle is greater than 0 ° and less than 5 °.

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Abstract

　ＳｉＣエピタキシャル成長を第１の温度と第２の温度で行う際に、昇温中のステップバンチング等の表面欠陥の発生を抑制できるＳｉＣエピタキシャルウエハの製造方法を提供する。　５°未満のオフ角が付いた４Ｈ－ＳｉＣ（０００１）を主面とするＳｉＣバルク基板上に、Ｓｉ供給ガスとＣ供給ガスを供給し、１４８０℃以上１５３０℃以下である第１の温度で第１のエピタキシャル成長を行う第１の工程と、Ｓｉ供給ガスとＣ供給ガスの供給を停止し、ＳｉＣバルク基板を、第１の温度から第２の温度に昇温する第２の工程と、第２の工程で昇温されたＳｉＣバルク基板上にＳｉ供給ガスとＣ供給ガスを供給し、第２の温度で第２のエピタキシャル成長を行う第３の工程とを備える。

Description

ＳｉＣエピタキシャルウエハの製造方法
　この発明はＳｉＣ（Ｓｉｌｉｃｏｎ　Ｃａｒｂｉｄｅ）パワーデバイス等に用いられるＳｉＣエピタキシャルウエハの製造方法に関するものである。
　炭化珪素であるＳｉＣは、バンドギャップ、絶縁破壊電界強度、飽和ドリフト速度、熱伝導度がＳｉ（Ｓｉｌｉｃｏｎ）に比べていずれも相対的に大きい。そのため、ＳｉＣパワーデバイスは電力損失の大幅な低減、小型化などが可能であり、電源電力変換時の省エネ化が実現できることから、電気自動車の高性能化、太陽電池システム等の高機能化等、低炭素社会実現のために注目されている。
　ＳｉＣパワーデバイスを作製するには、ＳｉＣバルク基板上に、デバイスの活性領域となるＳｉＣエピタキシャル層を予め熱ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法（熱化学気相堆積法）等によりエピタキシャル成長する必要がある。ここでいう活性領域とは、結晶中におけるドーピング密度及び膜厚が、所望のデバイス仕様に合わせて精密に制御された成長方向軸を含む断面領域のことである。このようなＳｉＣエピタキシャル層が形成されたＳｉＣバルク基板をＳｉＣ（炭化珪素）エピタキシャルウエハと呼ぶ。ＳｉＣパワーデバイスでは、数百Ｖ～数十ｋＶなどの高耐圧仕様が要求されるため、ＳｉＣエピタキシャル層の膜厚は数μｍ～数百μｍと厚く形成する必要がある。また、活性領域となるＳｉＣエピタキシャル層の表面に発生する欠陥はデバイス特性を劣化させるため、ＳｉＣバルク基板よりも欠陥密度を低減することが望まれる。
　ＳｉＣのエピタキシャル成長では、０°より大きいオフ角度を設けたＳｉＣバルク基板に熱ＣＶＤ成長するステップフローエピタキシーが一般的に行われる。ＳｉＣバルク基板表面に存在する研磨傷や微小な凹凸等の表面欠陥はＳｉＣエピタキシャル層に引き継がれやすい。ＳｉＣバルク基板の表面欠陥の引き継ぎを抑制するために、ＳｉＣエピタキシャル成長初期の成長温度を低くして、成長速度を遅くすることが効果的である。しかし、厚膜が必要なＳｉＣエピタキシャル層では、ＳｉＣエピタキシャルウエハの製造のスループット向上のために成長速度を速くするために高温で成長することが望まれる。
　そこで、１５００℃未満の温度で第１のエピタキシャル成長を行った後、１５００℃以上の温度で第２のエピタキシャル成長を行ってＳｉＣエピタキシャルウエハを製造する方法が提案されている（例えば、特許文献１参照）。従来方法によれば、第１のエピタキシャル成長では、ＳｉＣバルク基板からの表面欠陥の引き継ぎを抑制する目的で成長温度を低くし、第１のエピタキシャル成長で形成したＳｉＣエピタキシャル層の上に高速で第２のエピタキシャル成長を行う目的で成長温度を高くしている。
特開２００７－２８４２９８号公報
　特許文献１では、８°のオフ角仕様を有するＳｉＣバルク基板上に、従来の炭化珪素エピタキシャル製造方法によるエピタキシャル成長を行うと、表面形状の良好なエピタキシャルウエハが得られることが開示されている。近年、ＳｉＣバルク基板のオフ角仕様の主流は４°であるが、オフ角仕様が８°の場合と、４°の場合とでは、成長機構が異なる。そのため、オフ角仕様が４°のＳｉＣバルク基板を用いて、第１のエピタキシャル成長を行う第１の温度から、第２のエピタキシャル成長を行う第２の温度まで昇温する間、原料ガスであるＳｉ供給ガスとＣ供給ガスを供給し続けると、ＳｉＣデバイスの特性を劣化させるステップバンチング等の表面欠陥が昇温中に発生し、その上に第２のエピタキシャル成長を行うと、最終的に得られるＳｉＣエピタキシャルウエハの表面にステップバンチング等の表面欠陥が形成されてしまうという問題があった。
　この発明は、上記のような問題点を解決するためになされたものであり、第１の温度から第２の温度までの昇温中、ステップバンチング等の表面欠陥の発生を抑制できるＳｉＣエピタキシャルウエハの製造方法を提供することを目的とする。
　この発明に係るＳｉＣエピタキシャルウエハの製造方法は、５°未満のオフ角が付いた４Ｈ－ＳｉＣ（０００１）を主面とするＳｉＣバルク基板上に、Ｓｉ供給ガスとＣ供給ガスを供給し、１４８０℃以上１５３０℃以下である第１の温度で第１のエピタキシャル成長を行う第１の工程と、Ｓｉ供給ガスと前記Ｃ供給ガスの供給を停止し、ＳｉＣバルク基板を、第１の温度から第１の温度より高い第２の温度に昇温する第２の工程と、第２の工程で昇温されたＳｉＣバルク基板上にＳｉ供給ガスとＣ供給ガスを供給し、第２の温度で第２のエピタキシャル成長を行う第３の工程とを備える。
　この発明によれば、オフ角が５°未満のＳｉＣバルク基板上にＳｉＣエピタキシャル成長する際に、１４８０℃以上１５３０℃以下である第１の温度で第１のエピタキシャル成長を行うことによって、ＳｉＣバルク基板の欠陥を引き継がずにＳｉＣエピタキシャル成長層を形成でき、かつ、第１の温度から第２の温度への昇温処理を行う間、Ｓｉ供給ガスとＣ供給ガスの供給を停止しているため、第１のエピタキシャル成長によって形成したＳｉＣエピタキシャル成長層にステップバンチング等の表面欠陥が発生することを抑制することができる。さらに、昇温後、表面形状の良好なＳｉＣエピタキシャル成長層の表面に第１の温度より高い第２の温度で第２のエピタキシャル成長を行うことにより表面形状の良好なＳｉＣエピタキシャルウエハが高スループットで形成できるという効果が得られる。
この発明の実施の形態１におけるＳｉＣエピタキシャル成長の製造工程を示すフロー図である。 この発明の実施の形態１におけるＳｉＣエピタキシャル成長の製造方法を説明するために、＜１－１００＞方向から見たオフ角が４°の場合の４Ｈ－ＳｉＣの微視的構造を模式的に示した断面図である。 この発明の実施の形態１におけるＳｉＣエピタキシャル成長の製造方法を説明するために、＜１－１００＞方向から見たオフ角が８°の場合の４Ｈ－ＳｉＣの微視的構造を模式的に示した断面図である。 この発明の実施の形態１におけるＳｉＣエピタキシャル成長の製造方法を説明するために、＜１－１００＞方向から見たステップバンチングの一例を示した模式断面図である。 この発明の実施の形態１におけるＳｉＣエピタキシャル成長の製造工程を説明するために、本実施例及び比較例で得られたＳｉＣエピタキシャルウエハをＰＬ－ＴＯＰＯ法により観察して得られた、欠陥密度の第１の温度に対する依存性を示す図である。 この発明の実施の形態１を用いた実施例の比較例として、第１の温度を１４５５℃として成長したＳｉＣエピタキシャルウエハの表面をＡＦＭ観察して得られた２００μｍ角正方領域のＡＦＭ像である。 この発明の実施の形態１におけるＳｉＣエピタキシャル成長の製造方法において、第２の温度を１６８０℃として成長したＳｉＣエピタキシャルウエハの表面をＡＦＭ観察して得られた１０μｍ角正方領域のＡＦＭ像である。
実施の形態１．
　まず、この発明の実施の形態１における炭化珪素エピタキシャル成長の工程を説明する。図１は、実施の形態１における炭化珪素エピタキシャル成長の工程を示すフロー図である。本実施の形態では、ＳｉＣバルク基板の主面を４°のオフ角仕様が付いた４Ｈ－ＳｉＣ（０００１）面とし、その上にＳｉＣエピタキシャル成長を行う。
　ＳｉＣバルク基板のオフ角仕様は、バルクからの切り出し加工の精度上、１°未満の誤差がついてしまう。つまり、ＳｉＣ基板のオフ角仕様が４°の場合、実際には３°より大きく、５°未満の範囲内でオフ角がついている。
　図１のステップＳ１において、ＣＶＤ装置の反応炉内にＳｉＣバルク基板をセットし、還元性ガスとしてＨ２ガスを用いたガス雰囲気中で第１のエピタキシャル成長を行う第１の温度まで昇温する。還元性ガスはステップＳ１からステップＳ５まで反応炉内に流したままとする。また、還元性ガスにはＨＣｌなど塩素を含むガスを添加しても良い。第１の温度は、後で詳述する様に１４８０℃以上１５３０℃以下とする。更に好ましくは１４８０℃以上１５１５℃以下とする。
　図１のステップＳ２において、反応炉内にＳｉＨ４及びＣ３Ｈ8の原料ガスを導入し、第１の温度で第１のエピタキシャル成長を行う。ＳｉＣのエピタキシャル成長において、１４８０℃以上１５３０℃以下という成長温度は比較的低温であり、成長速度は比較的遅い。つまり、このステップＳ２では、１４８０℃以上１５３０℃以下、より好ましくは１４８０℃以上１５１５℃以下の第１の温度でゆっくり成長を行うことにより、ＳｉＣバルク基板の表面に存在する研磨傷や微小な凹凸等の、ＳｉＣバルク基板の表面欠陥をエピタキシャル成長層に引き継がずに第１のエピタキシャル成長を行うことができる。
　図１のステップＳ２において、原料ガスとしてはＳｉ供給ガス及びＣ供給ガスを用いる必要があるが、ＳｉＨ４以外でもＳｉＨ３ＣｌなどのＳｉ供給ガスを用いても良いし、Ｃ３Ｈ８以外でもＣ２Ｈ４などのＣ供給ガスを用いても良い。
　図１のステップＳ２において、窒素やＡｌ、Ｂ、Ｂｅ等のドーピングガスを供給しても良い。これらドーピングガスを必要に応じて供給することにより、Ｎ型もしくはＰ型のエピタキシャル成長層が形成できる。これらドーピングガスは、ステップＳ２の開始時または開始後に導入し始めても良いし、ステップＳ２の開始前、つまりステップＳ１から導入していても良い。
　ステップＳ２において、第１のエピタキシャル成長が終了した後、図１のステップＳ３において、第１の温度から第２のエピタキシャル成長を行う第２の温度まで昇温する。ステップＳ３の昇温中は、ステップＳ２で流していた原料ガスであるＳｉＨ４及びＣ３Ｈ8の供給は停止する。
　ステップＳ３は昇温を行うため、ステップＳ２の第１の温度で最適化された原料ガスの流量はステップＳ３の昇温中においては最適ではない。そのため、昇温中に原料ガスが流れているとＳｉＣエピタキシャル層の表面に後述するステップバンチングが発生しやすい。特に、本実施の形態で用いたオフ角度仕様が４°などのオフ角度が５°未満である場合、最適でない流量のＣ３Ｈ８などのＣ供給ガスが流れていると、ステップバンチングなどの表面欠陥の発生が顕著である。そのため、本実施の形態では、第１の温度から第２の温度まで昇温する間、Ｃ３Ｈ８の供給を停止することで、第１のエピタキシャル成長で得られた欠陥の少ないエピタキシャル成長層表面を維持したまま、次のステップＳ４で第２のエピタキシャル成長を行うことができる。
　本実施の形態を用いずに、昇温中にＳｉ供給ガスやＣ供給ガスを流し続けていた場合に発生する表面欠陥には、後で詳述するステップバンチングやシリコンドロップレット等が挙げられる。
　ステップＳ３で第２の温度まで昇温が完了したら、図１のステップＳ４において、第２の温度で第２のエピタキシャル成長を行う。つまり、ステップＳ４において、第２の温度に適した流量の原料ガスを導入する。第２の温度は第１の温度より高い温度とし、第１のエピタキシャル成長より高い温度で成長を行うことによって、第２のエピタキシャル成長の成長速度が大きくなり、ＳｉＣエピタキシャルウエハの製造方法のスループットが大きくなる。
　本実施の形態を用いれば、第１のエピタキシャル成長でＳｉＣバルク基板の表面欠陥を引き継がず、表面形状の良好なエピタキシャル層を形成し、また、第２の温度への昇温期間中に原料ガスの供給を停止してステップバンチングの発生しにくいガス雰囲気にしているため、第２のエピタキシャル成長は第１のエピタキシャル成長終了後の良好な表面に成長を行うことができ、成長速度を大きくしても表面形状を良好に維持したままエピタキシャル成長を行うことができる。
　ステップＳ４においても、窒素やＡｌ、Ｂ、Ｂｅ等のドーピングガスを供給しても良い。これらドーピングガスを必要に応じて供給することにより、Ｎ型もしくはＰ型のエピタキシャル成長層が形成できる。これらドーピングガスは、ステップＳ３の開始と同時または開始後に導入し始めても良いし、ステップＳ４の開始前、つまりステップＳ３から導入していても良い。また、ステップＳ２で供給していたドーピングガスをステップＳ３、ステップＳ４と流し続けていても良い。
　このように、第１のエピタキシャル成長と第２のエピタキシャル成長でドーピングガスをそれぞれのドーピング密度に必要な流量で供給することにより、所望のドーピング密度のＳｉＣエピタキシャルウエハを形成することができる。
　第２のエピタキシャル成長により所望の膜厚のエピタキシャル層を形成した後、図１のステップＳ５において、原料ガスの供給を停止した後、形成したＳｉＣエピタキシャルウエハの取り出し温度まで降温する。
　本実施の形態を用いれば、ＳｉＣバルク基板の表面欠陥を引き継がず、スループットを向上し、さらに、昇温中のステップバンチングの発生を抑制したＳｉＣエピタキシャル成長を行うことができる。
　ＳｉＣデバイスはＳｉＣエピタキシャルウエハに対して様々な加工を施す事により作製されるため、一枚のＳｉＣエピタキシャルウエハから所望の特性を有するデバイスが作製される個数は、ＳｉＣエピタキシャル成長層の電気的特性の均一性により規定される。即ち、エピタキシャルウエハ面内において、表面欠陥や成長層内の結晶欠陥が存在するために他の領域に比べて絶縁破壊電界が小さいか、或いは一定の電界を印加した際に相対的に大きな電流が流れるような局所的な領域が存在すれば、その領域を含むデバイスの特性は、例えば耐電圧特性が劣り、相対的に小さな印加電圧によりいわゆるリーク電流が流れる。
　言い換えれば、デバイス歩留を第一義的に既定する要素はＳｉＣエピタキシャルウエハの結晶学的均一性である。この均一性を阻害する実体として、エピタキシャル成長層に見られる、いわゆるデバイスキラー欠陥の存在が知られている。
　これらに共通する特徴は、結晶における原子配列の周期性が結晶成長方向に沿って局所的に不完全となっていることである。ＳｉＣエピタキシャル成長の結果見られる表面形状の特徴から、キャロット欠陥、コメット欠陥等と呼称されるデバイスキラー欠陥が知られている。これらの欠陥の原因の一つに、ＳｉＣバルク基板表面の研磨傷が挙げられる。これらの欠陥の発生を抑制する方法として、本実施の形態では１４８０℃以上１５３０℃以下の第１の温度で行う第１のエピタキシャル成長を用いている。
　ＳｉＣ結晶には良く知られているようにポリタイプと呼ばれる特有の周期性が存在する。即ち、ＳｉＣの化学量論比的組成はＳｉとＣとで一対一であり、かつ、結晶格子が六方最密充填構造であって、本構造におけるｃ軸に沿って、原子配列に別種の周期性が存在する。この原子スケールでの周期及び結晶格子の対称性によって、ＳｉＣの物性は既定される。現在デバイス応用の観点から最も注目を集めているのは、４Ｈ－ＳｉＣと呼ばれるものであり、本実施の形態でも４Ｈ－ＳｉＣを用いている。
　この４Ｈ－ＳｉＣを用いたパワーデバイスでは、主に原材料費を低減するという観点から、（０００１）面から＜１１－２０＞方向に５°よりも小さな角度で傾け、かつ、Ｓｉ原子がＣ原子に比べ、より安定に配置し得る面であるＳｉ面を表面とするＳｉＣエピタキシャルウエハを用いる事が主流となっている。つまり、ＳｉＣバルク基板の主面をオフ方向が＜１１－２０＞方向であり、オフ角度が５°未満のＳｉ面とすることが主流となっている。
　このようなＳｉＣエピタキシャルウエハでは、通常、その表面に数ナノメートルの高低差を有する凹凸がオフ方向に垂直な線状である、＜１－１００＞方向に平行な線状の形で現れやすい。この表面形状の凹凸はステップバンチングと呼ばれる。ステップバンチングが存在する場合、エピタキシャル成長層の表面近傍に電界等によって誘起される電気的キャリアは、表面に平行な面内で、ステップバンチングに対して平行ではない向きに移動する場合、直接的な電位障壁となる。
　ステップバンチングの存在するＳｉＣエピタキシャルウエハ上ではキャリアの移動度、つまり、電気伝導率が低下し、素子特性が悪化する。さらに、ステップバンチングが存在する場合、電気伝導度の面内一様性が低下する。特に、エピタキシャル成長層表面近傍にキャリアを誘起するＭＯＳ型等のデバイスでは、ステップバンチングが存在する場合、ステップバンチング上にＭＯＳ界面を形成するとデバイス特性が劣化したり、デバイスの具体的構造の設計段階及び製造段階での自由度が制限されたりする。
　また、ステップバンチング以外にも、基板の貫通刃状転位、貫通螺旋転位、及びこれらの複合転位に起因するピットと呼ばれ、深さがおおよそサブミクロンスケールの凹領域が、特に成長膜厚が１２μｍ以上と、膜厚が大きい場合に形成される事がある。この様なエピタキシャル成長層表面のピットも、デバイス特性に影響を及ぼすものと考えられている。
　以上のようなデバイスキラー欠陥、ステップバンチング、転位に起因するピット等が、ＳｉＣパワーデバイスの特性劣化を引き起こす表面欠陥として挙げられるが、デバイスキラー欠陥及びピットは、ＳｉＣバルク基板から引き継がれて生じる表面欠陥であり、ステップバンチングはＳｉＣエピタキシャル成長中に形成される表面欠陥である。本実施の形態では、図１で説明したフローを用いることにより、ＳｉＣバルク基板から引き継がれて生じる表面欠陥は第１のエピタキシャル成長を行うステップＳ２により、ステップバンチングはステップＳ３の昇温工程で原料ガスの供給を停止することにより、いずれも抑制することができる。
　次に、オフ角について述べる。オフ角は、炭化珪素結晶の（０００１）面からオフ方向への傾斜角で定義される。本実施の形態ではオフ方向として＜１１－２０＞方向を用いたが、＜－１－１２０＞方向や＜１－１００＞方向であっても良いのは言うまでも無い。
　ＳｉＣではステップフローエピタキシーを行うため、オフ角がエピタキシャル成長において重要な要素となる。ステップフローエピタキシーは、基板における結晶の原子配列情報を、成長に関わる原子に与えることができる。
　オフ角がない場合、つまりオフ角が設けられていなければ、（０００１）ジャスト面上への結晶成長では、基板の有する炭化珪素のいわゆるポリタイプの情報が成長に関わる原子に明確に伝えられず、例えばＳｉＣバルク基板のポリタイプが４Ｈであっても、４Ｈ以外の例えば６Ｈなどのポリタイプがエピタキシャル成長されることになり、理想的なエピタキシャル成長が実現しない。
　つまり、オフ角がない場合、（０００１）面上に２次元核成長のみによってエピタキシャル成長が行われるため、異種のポリタイプが混在したエピタキシャル成長層が形成されてしまう。
　これは、ポリタイプは＜０００１＞方向の周期性で規定されるため、２次元核成長では＜０００１＞方向の情報を引き継いだ成長が困難であるからである。このため、エピタキシャル成長層とＳｉＣバルク基板とで異なるポリタイプである領域を有するＳｉＣエピタキシャルウエハが製造され、良好な特性を有するデバイスを作製する事が事実上不可能となる。従って、ＳｉＣバルク基板と同一のポリタイプをエピタキシャル成長するには、オフ角の存在が極めて重要である。
　オフ角が設けられている場合、その大きさも、エピタキシャル成長において極めて重要である。オフ角の大きさによって、基板表面でのいわゆるテラス幅、すなわち、局所的な（０００１）面の幅が原理的に規定される。結晶表面でのいわゆるステップ高さが同一であると仮定すると、テラス幅はステップ高さに対するオフ角に関する正接の比で与えられる。
　オフ角仕様が４°のＳｉＣバルク基板は、従来の８°のオフ角仕様であるＳｉＣバルク基板に変わり、近年多用されているものである。これは、一定の長さを有するインゴットから、バルク基板に使用可能な有効収率がオフ角に依存しているためである。即ち、オフ角が小さいほど、この収率が増加する。また、低コスト化を実現するために、基板の大口径化技術が急速に伸展し、４インチ以上の口径を有するバルク基板が現在主流となっている。ＳｉＣバルク基板の口径が大きくなるほど、同じオフ角に対する有効収率が下がることも、低オフ角度化の流れを加速する要因といえる。
　図２及び図３は、＜１－１００＞方向から見た４Ｈ－ＳｉＣの微視的構造を模式的に示した断面図であり、図２はオフ角が４°の場合、図３はオフ角が８°の場合である。４Ｈ－ＳｉＣでは、結晶格子の＜０００１＞方向の１周期は１ｎｍである。従って、理想的状態では、１ｎｍの段差１が表面に形成されると考えられる。一方、テラス２と呼ばれる平坦部のテラス幅は、基板のオフ角に応じて形成され、幾何学的に規定される。オフ角をθとすると、テラス幅Ｌ（ｎｍ）は（１／ｔａｎθ）にて計算され、４°オフ角では１４ｎｍ、８°オフ角では７ｎｍとなる。
　このように、オフ角が８°の場合に比べ、４°の場合、理想的な状態では、テラス幅はオフ角が８°の場合の２倍である１４ｎｍとなる。このオフ角度の違いは、エピタキシャル成長層の表面形状である平坦性に大きな影響を及ぼすことが知られている。
　具体的には、成長条件が同一である場合、８°オフ角仕様のＳｉＣバルク基板上に形成したエピタキシャル成長層には見られなかったステップバンチングが４°オフ角仕様のＳｉＣバルク基板上に形成したエピタキシャル成長層に見られることが多い。
　ステップバンチングは主に付着原子の表面運動に強く依存する事が知られており、テラス幅の大きい４°オフ角仕様であるＳｉＣバルク基板上で、ステップバンチングが生じない成長温度の範囲は、８°オフ角仕様であるＳｉＣバルク基板上の場合に比べ狭い。
　いわゆる結晶性とは、原子の配列に関する構造の完全性に従って規定される種々の物理的特性を意味するが、表面平坦性を含めた、この結晶性の良好なエピタキシャル成長層が得られる成長条件は、オフ角度に強く依存する。
　ＳｉＣエピタキシャル成長では、原料ガスから供給される原料原子は、ステップの側面に対して相対的に面積が広いテラス上に付着し、テラス表面に付着したままマイグレーションといわれる運動を行うものとされている。このマイグレーションの後、ある確率で原子はステップに取り込まれ、結晶成長が進行するという考えがステップフローエピタキシーである。
　実際の結晶成長過程は、ステップフローエピタキシーに加え、原料分子の分解、結晶表面からの再蒸発等の様々な現象や条件に依存すると考えられ、極めて複雑な物理化学的過程が同時に進行する。
　ＳｉＣエピタキシャル成長層の表面形状が悪化する現象として、ステップバンチングについて述べたが、ステップバンチングは、成長が進行するに従ってテラス幅が不均一となると同時にステップが集結し、＜０００１＞方向のステップ段差が１ｎｍ以上となるものである。
　図４にステップバンチングの一例を示すための、＜１－１００＞方向から見た模式断面図を示す。ステップが集結して形成されたステップバンチングの１つをバンチングステップ３と呼ぶ。バンチングステップ３の段差が増大すると、ステップに垂直な方向に流れるキャリアにとって実効的な電位障壁となるため、移動度が低下し、デバイス抵抗が増加する。このため、ステップバンチングは抑制されなければならない。
　上述したように、ステップバンチングが生じず、平坦な表面が得られる成長条件は、ＳｉＣバルク基板のオフ角仕様が４°の場合は８°の場合に比べて狭いことが知られている。ステップバンチングは上記の様にエピタキシャル成長が複雑な物理化学的過程の結果生じるものである。
　しかし、簡単には次のように説明できる。ステップフローエピタキシーは、原料原子がテラス上をマイグレーションしてステップに取り込まれることによって実現される。テラス表面に付着した原料原子が、テラス上のマイグレーションによってステップに取り込まれるとき、原料原子がステップ（段差）に近いほど取り込まれやすいと言える。テラス幅が広いと、原料原子がテラス上をマイグレーションする際に、テラス内においてステップまでの距離が近い位置を通過する確率が小さくなる。このため、テラス幅の広い４°オフ角仕様であるＳｉＣバルク基板上では８°オフ角仕様の場合に比べて原料原子がステップに取り込まれ難いと言える。
　さらに、ステップに取り込まれるまでの間にテラス上でマイグレーションしている原子は、成長中の還元性ガスによってエッチングされやすい。この結果、ステップフローエピタキシーによる成長進行と、還元性ガスによるエッチングとのバランスが取りにくくなると言える。つまり、原料ガス供給による原料原子のテラス上への付着と、還元性ガスによるテラス上の原料原子の脱離（エッチング）が最適なバランスを保って、エピタキシャル層の成長が行われている。エッチングが不足すると、余分な原料原子が付着しすぎたり、エッチングが過剰であるとエピタキシャル層として取り込まれるべき原料原子までエッチングされたりする。ＳｉＣバルク基板のオフ角仕様が４°の場合は８°の場合に比べてテラス幅が大きいために、原料原子がテラス上をマイグレーションする時間が長くなり、エッチングが過剰になりやすく、その結果、均一なテラス幅のエピタキシャル成長層が形成できなくなってステップバンチングが発生しやすくなる。
　以上の理由により、４°のオフ角仕様の場合は８°の場合に比べて、均一なテラス幅を形成して良好なステップフローエピタキシーを行うことが難しく、ステップバンチングが生じる成長条件が狭くなると考えられる。そのため、オフ角仕様が４°などオフ角が５°未満の場合には、第１の温度から第２の温度へ昇温する際に、昇温時に変化するそれぞれの温度において最適化された流量でない原料ガスを流したままにしておくと、原料原子の付着と脱離のバランスが崩れ、ステップバンチングが発生しやすくなる。
　従って、本実施の形態では第１の温度と第２の温度との間の昇温工程であるステップＳ３においては、原料ガスであるＳｉ供給ガスとＣ供給ガスの供給を停止する必要がある。原料ガスの導入を停止した状態で昇温することによって、第１の温度と第２の温度との間の昇温中に、それぞれの温度で最適でない条件で成長されることによるステップバンチングの発生を抑制することができる。
　さらに、オフ角仕様が４°の場合、Ｃ３Ｈ８の導入がステップバンチング発生を促進することが知られている。
　オフ角仕様が８°である場合、少なくともＣ供給ガスであるＣ３Ｈ８は供給し続けることが、エピタキシャル成長層の表面からの炭素原子の脱離防止の為に必要であると言われている。そのため、オフ角仕様が８°である場合には、昇温期間中もＣ３Ｈ８を供給し続けることが望ましい。しかし、オフ角仕様が４°の場合、Ｓｉ供給ガスのみ停止し、Ｃ３Ｈ８の供給を続けながら、たとえば第１の温度から第２の温度に昇温するステップＳ３を行うと、ステップバンチングが短時間で容易に生じるという問題が生じる。さらに、昇温中にＣ供給ガスのみ停止してＳｉ供給ガスのみ供給し続けると、後述するシリコンドロップレット等の表面欠陥が発生する。
　従って、ステップＳ３において、平坦性が良好な表面を維持しつつ温度を上昇するために、この昇温時には、原料ガスを停止し、還元性ガスであるＨ２ガスのみを供給し続けなければならない。これは、オフ角度が５°未満、具体的にはオフ角仕様が４°で顕著に見られ、オフ角仕様が８°の場合には見られない特徴的な事項である。
　すなわち、本実施の形態において、第１のエピタキシャル成長を終了後、ステップＳ４においてＨ２ガスのみを供給しながら第１の温度から第２の温度に昇温し、第２の温度に到達後、ＳｉＨ４とＣ３Ｈ８を同時に供給し始めることが、ステップバンチング等の表面欠陥の形成されない良好な表面形状を有するエピタキシャル成長層を得るために、極めて重要である。
　なお、ステップＳ３の昇温中は、還元性ガスであるＨ２の他に、上述したように原料ガス以外のＨＣｌガスやドーピングガスは供給されていてもよい。
　このように、ステップバンチングを抑制するためは、ＳｉＣバルク基板のオフ角度によって成長条件が異なることを述べたが、転位などによるピットやＳｉＣバルク基板上の研磨傷などに起因するデバイスキラー欠陥の形成を抑制することも重要である。ＳｉＣエピタキシャル成長は、表面で連続的に原料ガスの吸着、マイグレーションなどを経てなされる過程であるため、ＳｉＣバルク基板の表面欠陥を引き継がない条件も、オフ角仕様が８°と４°の場合とで異なる。
　本実施の形態では、後で詳述するように、１４８０℃以上１５３０℃以下である第１の温度で第１のエピタキシャル成長を行うことにより、オフ角仕様が４°のＳｉＣバルク基板の表面欠陥の引き継ぎを抑制し、良好な表面形状を有するエピタキシャル層を形成することができる。第１の温度は、１４８０℃以上１５１５℃以下であれば、より好ましい。
　次に、ＳｉＣエピタキシャル層の表面欠陥以外の結晶欠陥について述べる。結晶欠陥は、点欠陥、線欠陥、面欠陥に大別される。これらの欠陥について表面欠陥との関係も含めて以下に説明する。
　まず、点欠陥について述べる。４Ｈ－ＳｉＣでは、例えばＧａＡｓ（Ｇａｌｌｉｕｍ　Ａｒｓｅｎｉｄｅ）及びＩｎＰ（Ｉｎｄｉｕｍ　Ｐｈｏｓｐｈｉｄｅ）基板上のＡｌＧａＩｎＡｓＰ（Ａｌｍｉｎｕｍ　Ｇａｌｌｉｕｍ　Ｉｎｄｉｕｍ　Ａｒｓｅｎｉｄｅ　Ｐｈｏｓｐｈｉｄｅ）系に比べてバンドギャップが大きい。従って、空孔、格子間原子、格子間置換原子、不純物により構成される点欠陥が形成する準位は、従来の半導体にくらべ、バンド端からのエネルギが大きい。つまり、深い準位に点欠陥によるトラップが形成される。
　これらの点欠陥は成長温度が高いと形成されにくい。ＳｉＣは、上記従来の半導体に比べて成長温度が数百℃以上高いため、これらの点欠陥の形成確率が小さいことが知られている。
　次に、線欠陥について述べる。通常、４Ｈ－ＳｉＣにおいては、貫通刃状転位及び貫通螺旋転位及びこれらの複合転位が存在する。これらのうち、転位の結晶学的大きさを示すバーガースベクトルが大きな貫通螺旋転位は、マイクロパイプと呼ばれる代表的なデバイスキラー欠陥であるが、ＳｉＣバルク結晶成長技術の進展に伴い、現在ではその密度は極めて小さく、現状では深刻な問題ではなくなってきている。
　なお、ＳｉＣバルク基板に存在するバーガースベクトルが小さな貫通刃状転位及び貫通螺旋転位は、エピタキシャル成長においてもそのまま引き継がれ、これを低密度化する事は、現段階では困難である。しかも、これらの線欠陥は、エピタキシャル層の表面において、通常高低差が１０ｎｍを超える凹型ないし凸型のピットと呼ばれる小領域を形成する場合がある。特にその高低差が例えばサブミクロンスケールである場合、実効的なデバイスキラー欠陥となり得る。
　次に、面欠陥について述べる。通常、面欠陥は、４Ｈ－ＳｉＣにおいては、ＳｉＣエピタキシャルウエハ面内に局所的に分布する積層欠陥の形態となる。エピタキシャル成長後の代表的なデバイスキラー欠陥、例えば、表面欠陥であるキャロット欠陥、コメット欠陥、三角欠陥、基底面転位は全て積層欠陥を包含する。逆に言えば、積層欠陥を含有する面欠陥は、デバイスキラー欠陥となり得るものと考えられる。
　また、実効的なバンドギャップは、積層欠陥とそれ以外の領域とでは異なる。また、その面積も原理的に広い。このことから、特定の励起波長でミリメータースケールの領域を一様に励起し、その発光領域を、光学フィルターを通して観測する、いわゆる、フォトルミネッセンストポグラフィー法（ＰＬ－ＴＯＰＯ法）が積層欠陥をほぼ非破壊で評価可能なため有効である。
　ここまで述べたとおり、４Ｈ－ＳｉＣにおける欠陥とは、広義には、表面欠陥と結晶欠陥に分けられる。表面欠陥については、エピタキシャル成長中に表面に表れるステップバンチング、キャロット欠陥などのデバイスキラー欠陥、結晶欠陥のうちの線欠陥に起因する表面のピットがある。結晶欠陥については、デバイスキラー欠陥を発生させる積層欠陥を含有する面欠陥、深い準位のトラップとなる点欠陥、表面のピットを発生させる線欠陥が挙げられる。
　これらの結晶性を評価するには、光学顕微鏡ないし原子間力顕微鏡で表面の物理的な凹凸を観察する事と、ＰＬ－ＴＯＰＯ法による積層欠陥の観察が有効である。本実施の形態の後述する実施例では、欠陥密度を、ＰＬ－ＴＯＰＯ法において観察される発光異常領域で定義する。また、ステップバンチングの有無をＡＦＭ（Ａｔｏｍｉｃ　Ｆｏｒｃｅ　Ｍｉｃｒｏｓｃｏｐｙ）評価で判断する。
　本実施の形態１を用いたエピタキシャル成長の実施例及び比較例について説明する。
　まず、図１に示す通り、ステップＳ１において、４Ｈ－ＳｉＣである４インチのＳｉＣバルク基板に対し、機械研磨及び酸性又はアルカリ性を呈する薬液を用いて、化学機械研磨により平坦化処理を行う。ＳｉＣバルク基板の主面には、オフ方向が＜１１－２０＞方向で、オフ角仕様が４°であるＳｉ面を用いた。
　さらに、アセトンを用いて超音波洗浄を施し有機物を除去する。次に、この基板に対して、いわゆるＲＣＡ洗浄を行う。すなわち、ＳｉＣバルク基板を７５℃（±５℃）に加熱したアンモニア水と過酸化水素水の混合液（１：９）に１０分間浸し、次に、７５℃（±５℃）に加熱した塩酸と過酸化水素水（１：９）に浸す。さらに、体積比率で５％程度のフッ酸を含む水溶液に浸した後、純水に置換処理を施す事により、ＳｉＣバルク基板に対する表面洗浄を行う。
　次に、このＳｉＣ基板をエピタキシャル成長装置であるＣＶＤ装置の反応炉内にセットし、約１×１０－７ｋＰａ程度にまで真空引きを行う。
　次に、還元性ガス雰囲気中で第１の温度まで昇温を行う。ここでは、１４５５℃、１４８０℃、１５０５℃、１５３０℃、１５５５℃の５条件とした。このうち、本実施の形態を用いた本実施例の第１の温度は１４８０℃、１５０５℃、１５３０℃であり、比較例の第１の温度は１４５５℃及び１５５５℃である。
　還元性ガスにはＨ２ガスを用いたが、上述したようにＨＣｌ等の塩素系のガスを添加していても良い。
　第１の温度まで昇温が完了したら、図１のステップＳ２において、原料ガスを導入し、第１のエピタキシャル成長を開始する。原料ガスの流量は、反応炉の構造あるいは圧力によって好適な量が決まるものであり、また成長速度によって、大きく変化するものであるため、一概に既定する事はできないが、本実施例で用いたＣＶＤ装置においては、Ｓｉ供給ガスとしてＳｉＨ４を１２０ｓｃｃｍ、Ｃ供給ガスとしてＣ３Ｈ８を５０ｓｃｃｍとし、ＳｉＨ４とＣ３Ｈ８を同時に反応炉内に供給し始める事によって、第１のエピタキシャル成長を行った。
　また、本実施例ではドーピングガスとしてＮ２ガスを導入し、Ｎ型ドーピングを行った。
　なお、ここでは、必要に応じてＰ型ドーピング用にＡｌ、Ｂ、Ｂｅを含む有機金属材料を供給しても良い。
　さらには、成長の高速化を図るため、塩素を含むガスを還元性ガスに添加して併用しても良い。
　成長膜厚は３００ｎｍとした。この第１のエピタキシャル成長における成長速度は上記の５条件の第１の温度には殆ど依存せず、ほぼ１．５μｍ／ｈであった。
　第１のエピタキシャル成長において３００ｎｍのエピタキシャル成長層が形成できた時点で、原料ガスであるＳｉＨ４とＣ３Ｈ８の供給を停止した後、図１のステップＳ３に移行し、ＳｉＣバルク基板温度を第１の温度から第２の温度へ昇温した。本実施例では第２の温度を１６５５℃とした。
　ＳｉＣバルク基板温度が第２の温度である１６５５℃へ到達した後、図１のステップＳ４に移行し、第２のエピタキシャル成長を行うために、流量が８９０ｓｃｃｍのＳｉＨ４ガスと、流量が３９０ｓｃｃｍのＣ３Ｈ８ガスとを同時に導入した。
　ここで、原料ガスであるＳｉＨ４とＣ３Ｈ８の流量は、本実施例で用いたＣＶＤ装置で、第２の温度である１６５５℃の温度で９μｍ／ｈの成長速度が得られる最適流量としている。第２のエピタキシャル成長では、生産性を考慮して成長速度が９μｍ／ｈとなるよう第２の成長温度を高温にした。
　ステップＳ４において高温成長による高速成長を行った後、図１のステップＳ５においてＳｉＣエピタキシャルウエハの取り出し温度まで降温した。
　第１の温度以外については、比較例も本実施例と同じようにステップＳ１からステップＳ５まで行った。
　図５は、本実施例および比較例で得られたＳｉＣエピタキシャルウエハをＰＬ－ＴＯＰＯ法により観察して得られた、欠陥密度の第１の温度依存性を示す。
　第１の温度が１４５５℃であったＳｉＣエピタキシャルウエハは、表面形状が光学顕微鏡で凸凹と観察できるレベルで劣悪であり、正常なエピタキシャル成長が行われていない事が判明した。凹凸が異常に発生した表面が表れる原因を調査する為に、この試料に対してＡＦＭによる評価を行った。
　図６は、第１の温度を１４５５℃としてエピタキシャル成長を行ったＳｉＣエピタキシャル成長層表面をＡＦＭ観察した結果得られた２００μｍ角正方領域のＡＦＭ像である。この図から明らかな通り、この像の矢印で示した箇所には凹領域が存在し、その数は２００μｍ角正方領域に１０個見られた。凹領域は異常成長の実態であり、これが凸ではなく凹型を呈することから、成長初期の段階において、非成長性の異常成長核が付着したことを強く示唆するものである。
　このことから、第１の温度が１４５５℃の場合にこの様な異常成長核が高密度で発生した理由は、ＳｉＣバルク基板表面の近傍でＳｉＨ４ガスの分解が不十分となる結果、いわゆるシリコンドロプレットが形成され、これが付着するためと考えられる。
　図５から明らかな通り、第１層の成長温度が１４８０℃で欠陥密度が約１個／ｃｍ２と最も低く、第１層の成長温度が１４８０℃よりも高温の領域においては、第１の温度が高くなるにつれて、欠陥密度が増加する傾向にあることが分かる。
　図５から、第１の温度が１５１５℃の場合は欠陥密度が約９個／ｃｍ２であり、第１の温度が１５３０℃の場合は欠陥密度が２８個／ｃｍ２であることが分かる。
　従来のオフ角仕様が８°のＳｉＣバルク基板に１５００℃未満の第１の温度で１μｍ／ｈ以下の成長速度で第１のエピタキシャル成長を行った後、１５００℃以上の第２の温度で３μｍ／ｈ以上の成長速度で第２のエピタキシャル成長を行う方法では、光学顕微鏡で見た表面欠陥密度が３０個／ｃｍ２以下であると報告されている。
　一方、本実施の形態のＳｉＣエピタキシャルウエハはＰＬ－ＴＯＰＯ法で評価しているため、光学顕微鏡で見えない結晶中の欠陥なども検出している。一方、光学顕微鏡では表面に発生した欠陥のみが検出される。本実施の形態を用いて、第１の温度を１５３０℃として成長したＳｉＣエピタキシャルウエハを光学顕微鏡で評価した結果、表面欠陥は三角欠陥、ダウンフォール（落下物）、キャロット欠陥等であり、デバイス特性に致命的ダメージを与えるようなそれらの表面欠陥の密度は３個／ｃｍ２以下であった。つまり、本実施の形態を用いて第１の温度を１４８０℃以上１５３０℃以下とすると、光学顕微鏡評価による表面欠陥密度は３０個／ｃｍ２以下となり、従来の製造法によるＳｉＣエピタキシャルウエハより十分少ない表面欠陥密度のＳｉＣエピタキシャルウエハが得られる。また、第１の温度を１４８０℃以上１５１５℃以下とすると表面欠陥密度は１０個／ｃｍ２以下とより少なくすることが出来る。
　さらに、光学顕微鏡で見える欠陥より多いことが知られている結晶中の欠陥を含めても、本実施の形態を用いればＰＬ－ＴＯＰＯ法で検出した欠陥密度が２８個／ｃｍ２以下であり、欠陥密度の少ない高品質なＳｉＣエピタキシャルウエハが得られた。
　本実施例により、第１の温度を１４８０℃以上１５３０℃以下とすれば、デバイスの特性に影響を与える表面欠陥と結晶欠陥を合わせて２８個／ｃｍ２未満とできることを確認した。
　ＳｉＣバルク基板の欠陥密度は３００個／ｃｍ２以上であり、本実施例ではＳｉＣバルク基板の欠陥を十分に低減できていることから、ＳｉＣパワーデバイスの歩留まりが十分に向上できていると言える。
　以上のように、オフ角度が５°未満の場合、第１の温度を１４８０℃以上１５３０℃以下、更に好ましくは１４８０℃以上１５１５℃以下とすれば、ＳｉＣバルク基板の表面欠陥の引継ぎを抑制し、欠陥密度の小さい高品質なＳｉＣエピタキシャルウエハが得られる事が判明した。１４８０℃未満、例えば１４５５℃では、成長ガスが十分に分解せず、従ってシリコンドロプレットなどが形成されるため、エピタキシャル成長が正常に行われないものと考えられる。また、オフ角度が５°未満の場合、１５３０℃より高温ではＳｉＣバルク基板の表面欠陥を引き継ぎやすくなり、デバイス応用を目的とした結晶の完全性という観点では、理想的なエピタキシャル成長が生じないと考えられる。
　また、第１の温度を１４８０℃以上１５３０℃以下として本実施の形態を用いて成長したＳｉＣエピタキシャルウエハの表面には、この後詳述するようにステップバンチングは形成されず、表面平坦性も優れていることを確認している。
　次に、第１の温度を１５０５℃とし、第２の温度を１６３０℃、１６５５℃、１６８０℃の３条件に変化して同様のＳｉＣエピタキシャルウエハを作製し、ＳｉＣエピタキシャルウエハ表面の第２の温度依存性を調べた。
　成長後のＳｉＣエピタキシャルウエハをＰＬ－ＴＯＰＯ法により観察した結果、欠陥密度は５個／ｃｍ２以下であった。
　尚、第１のエピタキシャル成長における成長膜厚を１μｍ、２μｍ、５μｍ、１０μｍとしても成長後のＳｉＣエピタキシャルウエハの欠陥密度はいずれも５個／ｃｍ2以下であった。
　図７は、第２の温度を１６８０℃として成長したＳｉＣエピタキシャルウエハの表面をＡＦＭ観察して得られた１０μｍ角正方領域のＡＦＭ像である。エピタキシャル層の表面形状には顕著な凹凸はみられず、Ｒａが０．３ｎｍ以下と良好な平坦性が得られる事がわかった。ＡＦＭ観察で、Ｒａが０．３ｎｍ以下である場合、ステップバンチングが発生していないことを実験的に確認しており、本実施例で得られた図７でも、ステップバンチングがないと言える。この良好な平坦性は１６３０℃及び１６５５℃の場合も同様であった。
　尚、本実施例では、第２のエピタキシャル成長の成長速度を約９μｍ／ｈとしたが、これまで種々の実験を鋭意繰り返し実施した結果、欠陥密度の第２のエピタキシャル成長における成長速度依存性はなく、おおよそ９μｍ／ｈであっても、装置限界である８０μｍ／ｈでも、欠陥密度は変化しない事を確認した。
　このように、第２のエピタキシャル成長では高速化が可能であり、スループットの向上を実現できる。
　さらに、第２のエピタキシャル成長を行う第２の温度は、第１の温度より高い温度であるが、ＳｉＣエピタキシャル成長層中に発生する点欠陥密度は、成長条件が高いほど低減できるため、第２のエピタキシャル成長を行うことにより点欠陥密度を低減する効果も得られる。
　つまり、本実施例で示したように第２の温度を１６３０℃以上とすることによって、約９μｍ／ｈ以上の高速で点欠陥密度の低いＳｉＣエピタキシャルウエハが形成できる。
　また、本実施の形態を用いる前に、ＳｉＣバルク基板上にバッファ層を形成し、その上に第１の温度が１５０５℃である第１のエピタキシャル成長を行い、第２の温度が第１の温度より高い温度で第２のエピタキシャル成長を行った場合でも、欠陥密度は５個／ｃｍ２以下であり、Ｒａが０．３ｎｍ以下の良好な表面平坦性を有する高品質なＳｉＣエピタキシャルウエハを得る事ができた。つまり、本実施の形態はＳｉＣバルク基板上のバッファ層上に行った場合にも適用できる。
　以上のように、本実施の形態を用いれば、ＳｉＣバルク基板の表面欠陥を引き継がず、欠陥密度の低いＳｉＣエピタキシャルウエハを製造することができる。
　本実施の形態によれば、オフ角が５°未満のＳｉＣバルク基板上にＳｉＣエピタキシャル成長する際に、１４８０℃以上１５３０℃以下、より好ましくは、１４８０℃以上１５１５℃以下である第１の温度で第１のエピタキシャル成長を行うことによって、ＳｉＣバルク基板の欠陥を引き継がずにＳｉＣエピタキシャル成長層を形成できる。
　また、本実施の形態によれば、第１の温度から第２の温度への昇温処理を行う際に、昇温期間中のＳｉ供給ガスとＣ供給ガスを停止しているため、第１のエピタキシャル成長によってＳｉＣバルク基板の表面欠陥を引き継がずに形成した、表面形状の良好なＳｉＣエピタキシャル成長層にステップバンチング等の表面欠陥が発生しやすいオフ角が５°未満の場合にも、ステップバンチング等の表面欠陥の発生を抑制することができる。
　さらに、本実施の形態によれば、表面形状の良好なＳｉＣエピタキシャル成長層の表面に第１の温度より高い第２の温度で第２のエピタキシャル成長を行うことにより表面形状の良好なＳｉＣエピタキシャルウエハが高スループットで形成できるという効果が得られる。
　また、本実施の形態では、第１の温度が１４８０℃以上１５３０℃以下であり、基板の欠陥を最も引き継ぎにくい温度範囲で第１のエピタキシャル成長を行うため、３０個／ｃｍ２以下と欠陥密度の低いＳｉＣエピタキシャルウエハを製造することができる。第１の温度が更に好ましくは、１４８０℃以上１５１５℃以下とすれば、１０個／ｃｍ２以下と欠陥密度のさらに低いＳｉＣエピタキシャルウエハを製造することができる。
　本実施の形態によれば、第１の温度より高い温度である第２の温度で第２のエピタキシャル成長を行うことにより、点欠陥を低減したＳｉＣエピタキシャルウエハを製造することができる。
　本実施の形態では、ＳｉＣバルク基板の主面はＳｉ面としたが、Ｃ面であっても良い。
　また、本実施の形態を用いた実施例では、オフ角仕様が４°であるＳｉＣバルク基板を用いたが、バルクからの切り出し加工精度が１°未満であるため、実際にはオフ角が３°より大きく５°未満の範囲内であるＳｉＣバルク基板を用いた結果である。
　さらに、本実施の形態を用いた実施例では、オフ角仕様が４°であるＳｉＣバルク基板を用いたが、オフ角仕様が４°より小さいＳｉＣバルク基板を用いた場合には、ステップ１のテラス幅はより大きくなる。そのため、テラス幅が大きくなることにより、ステップバンチング等の表面欠陥はオフ角仕様が４°の場合より一層発生しやすくなるため、本実施の形態を用いて、昇温中に原料ガスの供給を停止してステップバンチングの発生を抑制することの効果が得られる。
　すなわち、オフ角が０°より大きく、５°未満の場合に本実施の形態の効果が得られる。
　以上、実施例を用いて本実施の形態を詳細に開示し記述したが、以上の実施例の記述は本実施の形態の適用可能な局面を例示したものであって、本実施の形態はこれに限定されるものではない。すなわち、記述した局面に対する様々な修正や変形例を、本実施の形態の範囲から逸脱することの無い範囲内で考えることが可能である。
　１　ステップ、２　テラス、３　バンチングステップ。

Claims (6)

  1. 　５°未満のオフ角が付いた４Ｈ－ＳｉＣ（０００１）を主面とするＳｉＣバルク基板上に、Ｓｉ供給ガスとＣ供給ガスを供給し、１４８０℃以上１５３０℃以下である第１の温度で第１のエピタキシャル成長を行う第１の工程と、
    　前記Ｓｉ供給ガスと前記Ｃ供給ガスの供給を停止し、前記ＳｉＣバルク基板を、前記第１の温度から前記第１の温度より高い第２の温度に昇温する第２の工程と、
    　前記第２の工程で昇温された前記ＳｉＣバルク基板上に前記Ｓｉ供給ガスと前記Ｃ供給ガスを供給し、前記第２の温度で第２のエピタキシャル成長を行う第３の工程と、
    　を備えたＳｉＣエピタキシャルウエハの製造方法。
  2. 　前記第２の工程を、還元性ガス雰囲気中で行うこと
    　を特徴とする請求項１に記載のＳｉＣエピタキシャルウエハの製造方法。
  3. 　前記第２の工程を、塩素系ガスが添加された還元性ガス雰囲気中で行うこと
    　を特徴とする請求項１に記載のＳｉＣエピタキシャルウエハの製造方法。
  4. 　前記第２の温度が１６３０℃以上であること
    　を特徴とする請求項１乃至３のいずれか１項に記載のＳｉＣエピタキシャルウエハの製造方法。
  5. 　前記第１の工程は、さらにＮ型ドーピングガスが供給されること
    　を特徴とする請求項１乃至４のいずれか１項に記載のＳｉＣエピタキシャルウエハの製造方法。
  6. 　前記第３の工程は、さらにＮ型ドーピングガスが供給されること
    　を特徴とする請求項１乃至５のいずれか１項に記載のＳｉＣエピタキシャルウエハの製造方法。
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