WO2020095872A1 - ＳｉＣ半導体基板及びその製造方法及びその製造装置 - Google Patents

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layer
sic semiconductor
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忠昭 金子
晃嗣 芦田
知也 井原
大地 堂島
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学校法人関西学院
豊田通商株式会社
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Definitions

  • the present invention relates to a SiC semiconductor substrate, a method for manufacturing the same, and a manufacturing apparatus for the same.
  • the basal plane dislocation (BPD) in the epitaxially grown layer expands to a stacking fault when the SiC semiconductor device is bipolar-operated. Since this stacking fault raises the on-voltage of the SiC semiconductor device and leads to the occurrence of bipolar deterioration, there is a strong demand for a technique for reducing BPD in the epi layer.
  • BPDs are usually present in a SiC substrate at a density of hundreds to thousands / cm 2 . It is known that many of these BPDs are converted into threading edge dislocations (TED) during epitaxial growth. However, there is a problem that a part of the BPD is carried over to the epi layer (for example, with a density of 0.1 to several pieces / cm 2 ).
  • Patent Documents 1 and 2 pits corresponding to dislocations contained in a SiC substrate are formed, and then the surface on which the pits are formed is subjected to epitaxial growth, whereby the density of BPD in the epi layer is increased. Techniques that can be reduced are described.
  • Non-Patent Document 1 points out a problem that when epitaxial growth is performed on the surface where pits are formed, the shape of the pits is inherited during the epitaxial growth, and the surface of the epi layer is roughened. Furthermore, in Non-Patent Document 2, in the pn junction diode formed in such an epi layer, the reliability of the on-state characteristic is certainly improved by the decrease of the BPD density, but the off-state characteristic is On the contrary, it is reported that the situation worsens.
  • a method for manufacturing a SiC semiconductor substrate includes a strained layer removing step of removing a strained layer introduced on a surface of a SiC substrate, and a condition for increasing a terrace width of the SiC substrate. And an epitaxial growth step of growing with.
  • the epitaxial growth step of epitaxially growing the SiC substrate from which the strained layer is removed under the condition that the terrace width is increased the BPD density in the growth layer can be reduced.
  • the epitaxial growth step is performed under a SiC-C equilibrium vapor pressure environment.
  • the BPD density in the growth layer can be reduced by including the epitaxial growth step of growing the SiC substrate under the SiC-C equilibrium vapor pressure environment.
  • the Si atom supply source and the C atom supply source are arranged and grown so that the atomic number ratio Si / C in the raw material supply space becomes 1 or less.
  • the SiC substrate is grown in a C-rich environment by using a CVD method.
  • the BPD density in the growth layer can be reduced by including the epitaxial growth step of growing the SiC substrate in the C-rich environment by using the CVD method.
  • the SiC substrate on which the macro step bunching is not formed is grown.
  • the BPD conversion rate in the growth layer can be made higher than 99.95%.
  • epitaxial growth is performed under growth conditions such that macro step bunching with step end shapes in a zigzag shape is formed when the growth is performed on a SiC substrate having an off direction of ⁇ 11-20>. ..
  • the epitaxial growth step is performed at a temperature of 1600 ° C. or higher.
  • a growth layer can be formed with high quality and at high speed.
  • a bunching decomposition step of decomposing the macro step bunching is further included after the epitaxial growth step.
  • the inclusion of a bunching decomposition step of decomposing the MSB on the growth layer can provide a preferable surface for the SiC semiconductor device.
  • the invention also relates to a SiC semiconductor substrate. That is, the SiC semiconductor substrate according to one aspect of the present invention includes a bulk layer having basal plane dislocations and a growth layer for converting the basal plane dislocations into other than basal plane dislocations.
  • the conversion rate is greater than 99.95%. In this way, the conversion rate of the basal plane dislocations in the growth layer is higher than 99.95%, so that the occurrence of stacking faults due to BPD can be suppressed.
  • the surface of the bulk layer is arranged with steps of one unit cell height.
  • the conversion of the basal plane dislocations in the growth layer is higher than 99.95% by arranging the steps of one unit cell height on the surface of the bulk layer. That is, it is possible to suppress the occurrence of stacking faults due to BPD.
  • an apparatus for manufacturing a SiC semiconductor substrate includes a raw material supply space for supplying Si atoms and C atoms to the SiC substrate for growth, and a high-temperature vacuum furnace capable of heating the raw material supply space.
  • the raw material supply space has a Si atom supply source and a C atom supply source, and the Si atom supply source and the C atom supply source have an atomic ratio Si / C of 1 in the raw material supply space. It is arranged as follows. With such a structure, a SiC-C equilibrium vapor pressure environment can be formed in the raw material supply space to grow the SiC substrate. As a result, BPD in the growth layer can be reduced.
  • a Si vapor pressure space in which a Si vapor pressure environment is formed is further provided, and the raw material supply space is exhausted through the Si vapor pressure space.
  • the raw material supply space is evacuated (evacuated) through the Si vapor pressure space, so that the SiC-C equilibrium vapor pressure environment in the raw material supply space can be maintained for a long time.
  • a raw material container having the raw material supply space and a carburizing container having the Si vapor pressure space are provided.
  • a temperature gradient is provided in the raw material supply space such that the temperature decreases toward the SiC substrate.
  • the high-temperature vacuum furnace has a main heating chamber capable of heating the raw material supply space, a preheating chamber connected to the main heating chamber, and a moving means for moving the raw material supply space,
  • the moving means is configured to be movable between the main heating chamber and the preheating chamber. In this way, by making the raw material supply space movable from the main heating chamber to the preheating chamber, it is possible to rapidly raise and lower the temperature of the SiC substrate.
  • the present invention also relates to a method for reducing basal plane dislocations in a SiC semiconductor substrate. That is, a method for reducing basal plane dislocations in a SiC semiconductor substrate according to one embodiment of the present invention is a method for manufacturing a SiC semiconductor substrate that includes an epitaxial growth step of growing single crystal SiC on the SiC substrate, thereby increasing the terrace width of the SiC substrate. It is a method of reducing basal plane dislocations of a SiC semiconductor substrate, including an epitaxial growth step of growing under conditions.
  • a method for reducing basal plane dislocations of a SiC semiconductor substrate is a method for manufacturing a SiC semiconductor substrate, which includes an epitaxial growth step of growing single crystal SiC on the SiC substrate, wherein the SiC substrate is a SiC-C equilibrium vapor pressure. This is a method of reducing basal plane dislocations of a SiC semiconductor substrate by performing epitaxial growth in an environment.
  • epitaxial growth is performed on the SiC substrate having a terrace width of less than 40 nm.
  • the Si atom supply source and the C atom supply source are arranged and grown so that the atomic number ratio Si / C in the raw material supply space becomes 1 or less.
  • the SiC substrate on which the macro step bunching is not formed is grown.
  • the present invention also relates to a method for manufacturing a SiC semiconductor substrate. That is, the method for manufacturing a SiC semiconductor substrate according to one aspect of the present invention includes an epitaxial growth step of growing the SiC substrate under a SiC-C equilibrium vapor pressure environment.
  • epitaxial growth is performed on the SiC substrate having a terrace width of less than 40 nm.
  • the Si atom supply source and the C atom supply source are arranged and grown so that the atomic number ratio Si / C in the raw material supply space becomes 1 or less.
  • the SiC substrate on which the macro step bunching is not formed is grown.
  • the SiC semiconductor substrate according to one aspect of the present invention includes a bulk layer having basal plane dislocations and a growth layer for converting the basal plane dislocations into a basal plane dislocation, and the basal plane dislocations on the surface of the bulk layer. Is 2000 or more / cm 2 and the density of basal plane dislocations on the surface of the growth layer is 100 / cm 2 or less.
  • the SiC semiconductor substrate according to one aspect of the present invention includes a bulk layer having basal plane dislocations and a growth layer for converting the basal plane dislocations into a basal plane dislocation, and the basal plane dislocations on the surface of the bulk layer. Is 2000 or more / cm 2 and the density of basal plane dislocations on the surface of the growth layer is less than 1 / cm 2 .
  • the SiC semiconductor substrate according to one aspect of the present invention includes a bulk layer having basal plane dislocations and a growth layer for converting the basal plane dislocations into a basal plane dislocation, and the basal plane dislocations on the surface of the bulk layer. Is 2000 / cm 2 or more, and the density of basal plane dislocations on the surface of the growth layer is 0 / cm 2 .
  • the present invention can provide a SiC semiconductor substrate having a growth layer having a BPD conversion rate higher than 99.95%, a method for manufacturing the same, and a manufacturing apparatus for the same.
  • FIG. 6 is a schematic diagram showing a manufacturing step of the SiC semiconductor substrate of the one embodiment. It is explanatory drawing which shows the strained layer removal process to the bunching decomposition process in the manufacturing process of the SiC semiconductor substrate of one embodiment. It is explanatory drawing of the strained layer removal process of the manufacturing process of the SiC semiconductor substrate of one embodiment. It is explanatory drawing of the strained layer removal process of the manufacturing process of the SiC semiconductor substrate of one embodiment. It is explanatory drawing of the strained layer removal process of the manufacturing process of the SiC semiconductor substrate of one embodiment. It is explanatory drawing of the strained layer removal process of the manufacturing process of the SiC semiconductor substrate of one embodiment.
  • FIG. 7 is an explanatory diagram of an epitaxial growth step in the manufacturing process of the SiC semiconductor substrate of the one embodiment.
  • FIG. 7 is an explanatory diagram of an epitaxial growth step in the manufacturing process of the SiC semiconductor substrate of the one embodiment.
  • FIG. 7 is an explanatory diagram of an epitaxial growth step in the manufacturing process of the SiC semiconductor substrate of the one embodiment. It is explanatory drawing of the method of calculating
  • a method for manufacturing a SiC semiconductor substrate includes a strained layer removing step (step S10) of removing a strained layer 11 introduced on a surface of a SiC substrate 10, and a SiC substrate.
  • MSB Macro Step Bunching
  • the conversion rate (BPD conversion rate) of converting BPD into other defects / dislocations is improved.
  • the BPD density in the growth layer 13 can be reduced.
  • the condition for increasing the terrace width W is a condition for increasing the terrace width W2 after the growth as compared with the terrace width W1 before the growth.
  • the growth is performed in a SiC-C equilibrium vapor pressure environment or a C-rich environment. It can be realized.
  • a bunching decomposition step S11 for decomposing the MSB may be additionally included (see FIG. 1).
  • SiC substrate 10 Any poly type may be used as the SiC substrate 10.
  • a SiC substrate 10 processed from a bulk crystal produced by a sublimation method or the like is used as a substrate of a SiC semiconductor device.
  • the SiC substrate 10 that has undergone mechanical processing as shown in FIG. 2, has a strain layer 11 in which processing damage such as strain 111, scratch 112, and latent scratch 113 is introduced, and the strain layer 11. And the bulk layer 12 to which such processing damage is not introduced.
  • the presence or absence of the strained layer 11 can be confirmed by SEM-EBSD, TEM, ⁇ XRD, or the like.
  • the surface of the SiC substrate 10 on which a semiconductor element is formed (specifically, the surface on which the growth layer 13 is deposited) is called the main surface, and the surface opposite to this main surface is called the back surface.
  • the main surface and the back surface are collectively referred to as the front surface.
  • ⁇ means the bar immediately following the index
  • a step-terrace structure is confirmed on the surface of the atomically leveled SiC substrate 10 and the SiC semiconductor substrate 14 on which the growth layer 13 is deposited.
  • the step-terrace structure has a step structure in which step 15 which is a step portion of one molecular layer or more and terrace 16 which is a flat portion with the ⁇ 0001 ⁇ plane exposed are alternately arranged.
  • step 15 one molecular layer (0.25 nm) has the minimum height (minimum unit), and various ones of the one molecular layer overlap to form various step heights.
  • the step 15 is bundled (bunched) to become huge and has a height exceeding one unit cell of each polytype is called macro step bunching (MSB: Macro Step Bunching).
  • MSB is step 15 in which 4H-SiC is bunched over 4 molecular layers (5 molecular layers or more), and 6H-SiC is over 6 molecular layers (7 molecular layers or more). ) Step 15 of bunching.
  • the strained layer removing step S10 is a step of removing the strained layer 11 existing on the surface of the SiC substrate 10.
  • the strained layer removing step S10 can be naturally adopted as long as the strained layer 11 can be removed, and the Si vapor pressure etching method, the H 2 etching method and the like can be exemplified. Hereinafter, an embodiment of this step will be described.
  • Si vapor pressure etching method (SiVE: Si-Vapor Etching) heats the surface of the SiC substrate 10 by heating the temperature of the SiC substrate 10 to about 1400 to 2300 ° C. in a Si atmosphere. This is a method of etching.
  • the SiC substrate 10 is housed and heated in a carburizing container 20 having a C atom storage function (carburizing function).
  • C atoms in the container can be taken into the carburizing container 20 from the inner wall surface, and the Si vapor pressure space S1 can be formed in the carburizing container 20.
  • the SiC substrate 10 is arranged in the Si vapor pressure space S1, and etching of the surface of the SiC substrate 10 is achieved.
  • the carburizing container 20 only needs to have a structure capable of containing the SiC substrate 10 in the Si vapor pressure space S1, and includes, for example, an upper container 21 and a lower container 22 that can be fitted into the upper container 21. ..
  • a minute gap 23 is formed at the fitting portion of the upper container 21 and the lower container 22, and the inside of the carburizing container 20 is exhausted from this gap 23.
  • the inner wall surface of the carburizing container 20 is composed of a plurality of layers, and the tantalum silicide layer 24 (TaSi 2 or Ta 5 Si 3 or the like) and the tantalum carbide layer 25 are arranged in this order from the Si vapor pressure space S1 side toward the outer side. (TaC and Ta 2 C) and the tantalum layer 26 (Ta).
  • the tantalum silicide layer 24 is heated to supply Si atoms into the Si vapor pressure space S1 of the carburizing container 20. Further, since the tantalum silicide layer 24, the tantalum carbide layer 25, and the tantalum layer 26 are formed from the inside of the carburizing container 20, the C atoms existing in the Si vapor pressure space S1 are taken into (carburizing) the container itself. be able to. As a result, the inside of the Si vapor pressure space S1 can be made into a high-purity Si atmosphere. In this way, if it is possible to take in C atoms and form a Si vapor pressure environment in the Si vapor pressure space S1, it can be adopted as the carburizing container 20.
  • a Si atom supply source such as a Si substrate may be arranged in the Si vapor pressure space S1. In this case, by sublimating Si atoms during heating, the inside of the Si vapor pressure space S1 can be made into a high-purity Si atmosphere.
  • the atomic ratio Si / C in the Si vapor pressure space S1 in this method can be controlled by selecting the composition of the tantalum silicide layer 24. That is, the amount of Si supplied to the Si vapor pressure space S1 of the carburizing container 20 varies depending on the composition of the tantalum silicide layer 24. For example, Ta 5 Si 3 has a larger amount of Si supplied during heating than TaSi 2 . Therefore, by selecting Ta 5 Si 3 , the atomic number ratio Si / C in the Si vapor pressure space S1 can be increased and the etching rate of the SiC substrate 10 can be improved.
  • the amount of Si supplied to the Si vapor pressure space S1 varies depending on the heating temperature of the carburizing container 20. Specifically, since the amount of Si supplied increases as the temperature is increased, the etching rate of the SiC substrate 10 can be improved.
  • the Si vapor pressure amount of the Si vapor pressure space S1 is adjusted to obtain the SiC substrate.
  • the etching rate of 10 can be controlled.
  • the heating temperature in this method is preferably set in the range of 1400 to 2200 ° C, and more preferably set in the range of 1400 to 2000 ° C.
  • the composition of the tantalum silicide layer 24 in this method is preferably TaSi 2 , Ta 5 Si 3 or the like, and more preferably Ta 5 Si 3 is selected.
  • the etching rate in this method can be controlled by the heating temperature and the composition of the tantalum silicide layer 24, and can be set in the range of 1 to 10000 nm / min (see FIG. 4).
  • the etching amount in this method is set to a range in which the strained layer 11 introduced into the SiC substrate 10 can be removed.
  • the etching amount may be, for example, 1 to 5 ⁇ m as the thickness of the strained layer 11 introduced into a commercially available SiC wafer after CMP.
  • the etching time can be set to any time so that the desired etching amount can be obtained. For example, when the etching rate is 1 ⁇ m / min and the etching amount is 3 ⁇ m, the etching time is 3 minutes.
  • the vacuum degree of the high-temperature vacuum furnace 40 (main heating chamber 41) used in this method is 10 ⁇ 5 to 10 Pa, and more preferably 10 ⁇ 4 to 10 ⁇ 2 Pa. In this method, it is also possible to introduce an inert gas during etching. Argon or the like can be selected as the inert gas, and the degree of vacuum of the high temperature vacuum furnace 40 (main heating chamber 41) can be adjusted by introducing the inert gas in the range of 10 ⁇ 5 to 10000 Pa. You can
  • FIG. 3B is an explanatory diagram showing an outline of the etching mechanism.
  • FIG. 4 is a graph showing the relationship between the heating temperature and the etching rate in the Si vapor pressure etching method.
  • the horizontal axis of this graph represents the reciprocal of temperature, and the vertical axis of this graph represents the etching rate in logarithmic form.
  • the results of performing Si vapor pressure etching using the carburizing container 20 having the Ta 5 Si 3 tantalum silicide layer 24 are indicated by ⁇ marks and ⁇ marks, and the carburizing container having the TaSi 2 tantalum silicide layer 24 is shown.
  • the results of Si vapor pressure etching using No. 20 are shown by ⁇ and ⁇ respectively. Further, the conditions in which the MSBs are not formed are indicated by ⁇ and ⁇ , and the conditions in which the MSBs are formed are indicated by ⁇ and ⁇ . Further, the broken line in FIG.
  • FIG. 5 (a) is an example of the part marked with a circle in FIG. 4, and the 4H—SiC (0001) surface side is heat treated at 1800 ° C. using the carburizing container 20 having the Ta 5 Si 3 tantalum silicide layer 24. It is an SEM image of. On this surface, a step-terrace structure having a terrace width of 14 nm and a step height of 1.0 nm (full unit cell) is formed, and no MSB is formed.
  • FIG. 5 (b) is an example of the ⁇ mark in FIG. 4, in which the 4H—SiC (0001) surface is heat treated at 1800 ° C. using the carburizing container 20 having the TaSi 2 tantalum silicide layer 24.
  • a step-terrace structure having a terrace width of 40 to 200 nm and a step height of 3 to 14 nm is formed, and an MSB is formed.
  • the SiC substrate 10 having different terrace widths can be obtained by appropriately changing the conditions such as the heating temperature and the heating time, the type of the tantalum silicide layer, the presence or absence of the introduction of Ar gas.
  • the step height and the terrace width can be confirmed by an atomic force microscope (AFM) or a scanning electron microscope (SEM) image contrast evaluation method described in JP-A-2005-179082.
  • the composition of the tantalum silicide layer 24 formed in the carburizing container 20 and the heating temperature are appropriately selected to adjust the Si vapor pressure amount in the Si vapor pressure space S1 to obtain the MSB. It is possible to control the formation and decomposition of Further, even at the same heating temperature, the terrace width and the formation / decomposition of MSB can be controlled.
  • the MSB by reducing the etching rate by introducing Ar gas even under the Si vapor pressure amount condition in which the MSB can be decomposed.
  • the strained layer 11 can be removed from the SiC substrate 10 by adopting the Si vapor pressure etching method.
  • Si vapor pressure etching method since no mechanical processing is performed, a new strained layer 11 is not introduced. As a result, the SiC substrate 10 from which the strained layer 11 is removed can be obtained.
  • the strained layer 11 can be removed and MSB existing on the surface of the SiC substrate 10 can be decomposed.
  • the H 2 etching method is a method of etching the surface of the SiC substrate 10 by heating the temperature of the SiC substrate 10 to 1400 to 1700 ° C. in a hydrogen atmosphere.
  • the strained layer 11 may be removed using this H 2 etching method.
  • a bunching decomposition step S11 capable of decomposing the MSB may be separately performed before the epitaxial growth step S20 (see FIG. 1).
  • a method similar to the bunching decomposition step S30 described later can be adopted.
  • the epitaxial growth step S20 is a step of epitaxially growing the growth layer 13 on the SiC substrate 10 from which the strained layer 11 has been removed (see FIG. 2).
  • This epitaxial growth step S20 can naturally be adopted as long as it is a method capable of growing the SiC substrate 10 under a SiC-C equilibrium vapor pressure environment or a C-rich environment, and includes a sublimation method and a chemical vapor deposition method (CVD: Chemical Vapor). Deposition) etc. can be illustrated.
  • CVD chemical Vapor
  • the terrace width W1 of the SiC substrate 10 on which the epitaxial growth step S20 is performed is preferably less than 40 nm, more preferably less than 30 nm, even more preferably less than 20 nm, and further preferably less than 15 nm.
  • the sublimation method is a method in which a raw material and the SiC substrate 10 are placed in a growth space and heated to transport the raw material gas sublimated from the raw material onto the SiC substrate 10 to recrystallize and grow. ..
  • the SiC substrate 10 is arranged in the raw material supply space S2 exhausted through the Si vapor pressure space S1. That is, as shown in FIG. 6A, a raw material container 30 having a raw material supply space S2 is arranged in a carburizing container 20 having a Si vapor pressure space S1, and the SiC substrate 10 is further arranged in the raw material container 30. To be done.
  • a Si atom supply source and a C atom supply source are arranged in the raw material supply space S2.
  • the Si atom and the C atom which are the raw materials of the SiC substrate 10 are supplied in the raw material supply space S2.
  • the Si atoms and C atoms are transported to the surface of the SiC substrate 10 and recrystallized, whereby epitaxial growth proceeds.
  • the same carburizing container 20 used in the strained layer removing step S10 can be adopted. That is, the upper container 21 and the lower container 22 that can be fitted to the upper container 21 are provided, and the tantalum silicide layer 24 (TaSi 2 or Ta 5 Si 3 or the like) and tantalum are sequentially arranged from the inner side to the outer side. It has a carbide layer 25 (TaC or Ta 2 C) and a tantalum layer 26 (Ta). Therefore, the Si vapor pressure space S1 can be formed in the carburizing container 20 by heating.
  • the raw material container 30 includes an upper container 31 and a lower container 32 that can be fitted into the upper container 31, and a raw material supply space S2 for growing the SiC substrate 10 in the container. have. At this time, a minute gap 33 is formed in the fitting portion of the upper container 31 and the lower container 32, and the air is exhausted from this gap 33.
  • Examples of the Si atom supply source and the C atom supply source include a material capable of supplying Si atoms such as a Si substrate, a material capable of supplying C atoms such as graphite, and a material capable of supplying Si atoms and C atoms such as a SiC substrate. Can be adopted. Further, by forming at least a part of the raw material container 30 from polycrystalline SiC (Poly-SiC), the raw material container 30 itself can be used as the Si atom supply source and the C atom supply source.
  • Poly-SiC polycrystalline SiC
  • a raw material container 30 made of polycrystalline SiC is adopted, and the raw material container 30 supplies Si atoms and C atoms into the raw material supply space S2.
  • the arrangement of the Si atom supply source and the C atom supply source is not limited to this form, and may be any form capable of supplying Si atom and C atom into the raw material supply space S2.
  • the raw material container 30 may be made of a material other than polycrystalline SiC, or the raw material supply space S2 may be made of a Si material, a C material, or a SiC material.
  • the vapor pressure difference chemical potential difference between the polycrystalline SiC (raw material) and the single crystal SiC (SiC substrate 10) can be used as the growth driving force.
  • a temperature gradient is provided in the raw material supply space S2 so that the temperature decreases toward the SiC substrate 10. Since the Si atoms and C atoms are transported to the SiC substrate 10 using this temperature gradient as a growth driving force, the growth rate of the growth layer 13 increases.
  • the raw material container 30 and the carburizing container 20 a small amount of heat escapes from the pedestal portion (moving means 43) supporting the carburizing container 20 and the contact portion (near the bottom surface) of the carburizing container 20 in the bottom direction (upward).
  • a slight temperature gradient is provided such that the temperature decreases from (to downward).
  • the raw material is transported from the upper container 31 to the SiC substrate 10 to allow epitaxial growth to proceed.
  • the temperature gradient is not limited to this, and the high temperature vacuum furnace 40 may be designed to have the temperature gradient in an arbitrary direction.
  • the Si atom supply source and the C atom supply source may be close to the SiC substrate 10.
  • the distance L between the main surface of the SiC substrate 10 and the top surface of the upper container 31 is preferably set in the range of 0.5 to 20 mm, more preferably 0.7 to 10 mm.
  • this distance L is 0.5 mm or more, the temperature difference between the main surface of SiC substrate 10 and the top surface of upper container 31 becomes large. As a result, the growth driving force increases and the growth rate increases.
  • the distance L is 20 mm or less, the distance between the raw material and the substrate becomes short, the raw material gas is efficiently transported, and the growth rate increases.
  • the heating temperature in this method is preferably set in the range of 1400 to 2200 ° C, more preferably 1600 to 2000 ° C.
  • the growth rate in this method can be controlled by the temperature range and the growth environment, and can be selected in the range of 0.001 to 1 ⁇ m / min.
  • the growth amount in this method is preferably 5 to 15 ⁇ m, more preferably 8 to 10 ⁇ m.
  • the growth time in this method can be set to an arbitrary time so as to obtain a desired growth amount. For example, when the growth rate is 10 nm / min and the growth amount is desired to be 10 ⁇ m, the growth time may be 100 minutes.
  • the degree of vacuum (main heating chamber 41) in this method is 10 ⁇ 5 to 10 Pa, and more preferably 10 ⁇ 3 to 1 Pa.
  • an inert gas during the growth.
  • Argon or the like can be selected as the inert gas, and the degree of vacuum of the high temperature vacuum furnace 40 (main heating chamber 41) can be adjusted by introducing the inert gas in the range of 10 ⁇ 5 to 10000 Pa. You can
  • FIG. 6B is an explanatory diagram showing an outline of the growth mechanism. It is considered that by heating the raw material supply space S2 in which the SiC substrate 10 is arranged in a temperature range of 1400 ° C. or higher and 2200 ° C. or lower, the following reactions 1) to 5) are continuously performed, and as a result, the growth proceeds. ..
  • the growth environment in the growth process according to the embodiment of the present invention is characterized by being a SiC-C equilibrium vapor pressure environment.
  • SiC-C equilibrium vapor pressure environment and the SiC-Si equilibrium vapor pressure environment will be described in detail.
  • the SiC-C equilibrium vapor pressure environment and the SiC-Si equilibrium vapor pressure environment in this specification include a near-heat equilibrium vapor pressure environment that satisfies the relationship between the growth rate and the growth temperature derived from the theoretical thermal equilibrium environment.
  • the SiC-Si equilibrium vapor pressure environment refers to an environment of vapor pressure when three phases of SiC (solid phase), Si (liquid phase) and gas phase are in equilibrium.
  • the “SiC—Si vapor pressure environment” in this specification refers to an environment of vapor pressure when SiC (solid) and Si (liquid phase) are in a phase equilibrium state via a gas phase. ..
  • the SiC-Si equilibrium vapor pressure environment is formed, for example, by heat-treating a quasi-closed space having an atomic ratio Si / C of more than 1.
  • a SiC substrate 10 satisfying a stoichiometric ratio of 1: 1 and a Si vapor supply source (Si substrate, Si pellets, etc.) are provided in a raw material container 30 made of SiC satisfying a stoichiometric ratio of 1: 1.
  • the atomic ratio Si / C in the raw material container 30 exceeds 1.
  • the "quasi-closed space" in the present specification refers to a space in which at least a part of the vapor generated in the container can be confined, although the inside of the container can be evacuated. This semi-closed space can be formed in the raw material container 30 or the carburizing container 20.
  • the SiC-C equilibrium vapor pressure environment refers to an environment of vapor pressure when three phases of SiC (solid phase), C (solid phase), and gas phase are in equilibrium.
  • the "SiC-C equilibrium vapor pressure environment" in this specification means an environment of vapor pressure when SiC (solid phase) and C (solid phase) are in a phase equilibrium state via a gas phase.
  • the SiC-C equilibrium vapor pressure environment is formed, for example, by heat-treating a quasi-closed space having an atomic ratio Si / C of 1 or less.
  • the SiC substrate 10 satisfying the stoichiometric ratio 1: 1 is arranged in the SiC raw material container 30 satisfying the stoichiometric ratio 1: 1, the atomic number ratio in the raw material container 30 is set. Si / C becomes 1. Further, a C vapor supply source (C pellet or the like) may be arranged so that the atomic ratio Si / C is 1 or less.
  • the atomic number ratio Si / C in the vapor phase of the SiC-C equilibrium vapor pressure environment is smaller than the atomic number ratio Si / C in the vapor phase of the SiC-Si equilibrium vapor pressure environment.
  • the vapor pressure difference between the polycrystalline SiC (SiC raw material) and the single crystal SiC (SiC substrate 10) (chemical The SiC substrate 10 is grown using the potential difference) and the temperature gradient as the growth driving force.
  • the growth rate of SiC can be calculated by the following mathematical formula 1.
  • T is the temperature of the SiC raw material side
  • k is Boltzmann's constant.
  • the P source material i 1 -P substrate i is a growth amount in which the source material gas is in a supersaturated state and is deposited as SiC, and the source material gas is assumed to be SiC, Si 2 C, or SiC 2 .
  • the SiC-C equilibrium vapor pressure environment is formed by arranging the Si atom supply source and the C atom supply source so that the atomic ratio Si / C in the raw material supply space S2 is 1 or less. You can On the other hand, the SiC-Si equilibrium vapor pressure environment is formed by arranging so that the atomic number ratio Si / C in the raw material supply space S2 exceeds 1.
  • FIG. 7 is a graph showing the relationship between the heating temperature and the growth rate grown by the method for manufacturing a SiC semiconductor substrate according to the present invention.
  • the horizontal axis of this graph is the reciprocal of temperature, and the vertical axis of this graph represents the growth rate logarithmically.
  • the result of growing by arranging so that the atomic number ratio Si / C in the raw material supply space S2 is 1 or less than 1 is shown by a circle, and the atomic number ratio Si / C in the raw material supply space S2 exceeds 1
  • the result obtained by arranging and growing it is shown by x.
  • the broken line indicates heat generated when single crystal SiC is grown from polycrystalline SiC in a vapor pressure environment in which three phases of SiC (solid phase), Si (liquid phase) and gas phase are in equilibrium.
  • thermodynamic calculation was performed under the following conditions (i) to (iv).
  • (ii) Growth driving force is the temperature gradient in the raw material supply space S2, and the vapor pressure difference (chemical potential difference) between polycrystalline SiC and single crystal SiC.
  • the source gas is SiC, Si 2 C, or SiC 2
  • the adsorption coefficient at which the source is adsorbed in step 15 is 0.001.
  • thermodynamic calculation was performed under the following conditions (i) to (iv).
  • (ii) Growth driving force is the temperature gradient in the raw material supply space S2, and the vapor pressure difference (chemical potential difference) between polycrystalline SiC and single crystal SiC.
  • the source gas is SiC, Si 2 C, or SiC 2
  • the adsorption coefficient at which the source is adsorbed in step 15 is 0.001.
  • FIG. 8A is a SEM image of the 4H—SiC (0001) plane side where the SiC substrate 10 is arranged so that the atomic ratio Si / C in the raw material supply space S2 is 1 or less and epitaxial growth is performed at 1800 ° C. Is. That is, it is an example of the portion marked with ⁇ in FIG. 7, and is an example of the surface on which the SiC substrate 10 is grown under the SiC-C equilibrium vapor pressure environment. On this surface, for example, a step-terrace structure having a terrace width of 40 to 200 nm and a step height of 3 to 14 nm is formed, and an MSB having a zigzag step end shape is formed. On the other hand, FIG.
  • FIG. 8B shows the 4H—SiC (0001) surface side where the SiC substrate 10 is arranged so that the atomic ratio Si / C in the raw material supply space S2 exceeds 1 and epitaxially grown at 1800 ° C. It is an SEM image of. That is, it is an example of the portion marked with X in FIG. 7, and is an example of the surface grown under the SiC-Si equilibrium vapor pressure environment. On this surface, a step-terrace structure having a terrace width of 14 nm and a step height of 1.0 nm (full unit cell) is formed, and no MSB is formed. The step height and the terrace width can be confirmed by AFM and the method for evaluating the SEM image contrast described in JP-A-2005-179082.
  • the temperature of the SiC substrate 10 is heated to 1400 to 1700 ° C., and hydrogen gas is used as a carrier gas to supply SiH 4 gas and C 3 H 8 gas.
  • the atomic number ratio Si / C in the growth environment can be controlled by the supply amounts of SiH 4 gas and C 3 H 8 gas. Therefore, the SiC substrate 10 can be grown in the C-rich environment.
  • the C-rich environment in this specification means that the atomic number ratio Si / C of the raw material gas during growth is 1 or less.
  • the MSB-formed surface as shown in FIG. 8A can be obtained.
  • the bunching decomposition step S30 is a step of decomposing the MSB formed on the surface of the SiC semiconductor substrate 14 (see FIG. 2).
  • the Si vapor pressure etching method or the sublimation method described above can be adopted as the bunching decomposition step S30. Further, other than these methods, any method capable of decomposing the MSB can be naturally adopted.
  • the MSB formed in the epitaxial growth step S20 can be decomposed by performing the etching by the Si vapor pressure etching method under the conditions shown by the circles and the circles in FIG. 5 (a)).
  • the MSB formed in the epitaxial growth step S20 can be decomposed by performing the epitaxial growth by the sublimation method under the conditions shown by X in FIG. 8 (see FIG. 8B).
  • the bunching decomposition step S30 can decompose the MSB formed in the epitaxial growth step S20 by adopting the proximity sublimation method or the Si vapor pressure etching method.
  • the bunching decomposition step S30 can be performed using the same manufacturing apparatus as the strained layer removing step S10 and the epitaxial growth step S20, and the SiC semiconductor substrate 14 from which the MSB has been removed can be manufactured.
  • FIG. 9 is an explanatory diagram of a method of obtaining the conversion rate of converting BPD into another defect / dislocation (TED or the like) during the epitaxial growth step S20.
  • FIG. 9A shows the SiC substrate 10 having the strained layer 11. At this stage, BPD exists from the bulk layer 12 to the strained layer 11.
  • FIG. 9B shows the SiC substrate 10 from which the strained layer 11 has been removed in the strained layer removal step S10. At this stage, BPD is present in the bulk layer 12.
  • FIG. 9C shows the SiC semiconductor substrate 14 on which the growth layer 13 has been grown by the epitaxial growth step S20. In this step, the BPD existing in the bulk layer 12 is converted into TED with a certain probability.
  • FIG. 9D shows a state in which defects in the growth layer 13 are confirmed on the SiC semiconductor substrate 14 after the epitaxial growth step S20 by using the KOH dissolution etching method.
  • KOH dissolution etching method the SiC substrate is immersed in a dissolved salt (KOH, etc.) heated to about 500 ° C to form etch pits in dislocations and defects, and the type of dislocations is determined by the size and shape of the etch pits. It is a method to do. By this method, the number of BPDs propagated in the growth layer 13 after the epitaxial growth step S20 is obtained.
  • KOH dissolved salt
  • FIG. 9E shows how the growth layer 13 is removed after the KOH dissolution etching method.
  • the bulk layer 12 is exposed by planarizing the etch pit depth by mechanical polishing, CMP, or the like, and then removing the growth layer 13 by the Si vapor pressure etching method.
  • FIG. 9F shows a state in which defects are confirmed in the bulk layer 12 by removing the growth layer 13 using the KOH dissolution etching method. By this method, the number of BPDs existing in the bulk layer 12 immediately below the growth layer 13 is obtained.
  • the strained layer removing step S10 of removing the strained layer 11 introduced on the surface of the SiC substrate 10 and the growth of the SiC substrate 10 under the SiC-C equilibrium vapor pressure environment By including the epitaxial growth step S20, the BPD conversion rate in the growth layer 13 can be improved.
  • the BPD conversion rate in the growth layer 13 is set to about 100% by epitaxially growing the SiC substrate 10 on which the MSB is not formed. can do.
  • a bunching decomposition step S30 for decomposing the MSB is further included.
  • the SiC semiconductor substrate 14 that suppresses generation of defects due to step bunching on the surface of the epi layer serving as the breakdown voltage layer.
  • the SiC semiconductor substrate 14 from which the MSB that has a fatal influence on the operating performance and reliability of the MOSFET is removed.
  • the BPD conversion rate in the growth layer 13 is improved by including the epitaxial growth step S20 of growing the SiC substrate 10 under the SiC-C equilibrium vapor pressure environment.
  • the epitaxial growth step epitaxial growth is performed on the SiC substrate having a terrace width of less than 40 nm.
  • the SiC substrate having a terrace width of less than 40 nm under the SiC-C equilibrium vapor pressure environment, it is possible to grow while increasing the terrace width of the SiC substrate.
  • the present invention is a method of manufacturing an SiC semiconductor substrate including an epitaxial growth step S20 of growing single crystal SiC on SiC substrate 10, and includes an epitaxial growth step of growing under a condition that terrace width W of SiC substrate 10 increases. This is a method of reducing basal plane dislocations of the substrate.
  • the present invention is a method for manufacturing a SiC semiconductor substrate including an epitaxial growth step S20 of growing single crystal SiC on the SiC substrate 10, including an epitaxial growth step of epitaxially growing the SiC substrate 10 under a SiC-C equilibrium vapor pressure environment. This is a method for reducing basal plane dislocations in a SiC semiconductor substrate.
  • a SiC semiconductor substrate 14 according to an embodiment of the present invention includes a bulk layer 12 having BPD and a growth layer 13 for converting BPD into dislocations / defects other than BPD, and the growth layer 13 has a conversion rate of BPD of substantially the same. It is 100%. Specifically, the conversion rate is greater than 99.95%, preferably 99.96% or more, more preferably 99.97% or more, and preferably 99.98% or more, and also preferably. Is 99.99% or more. That is, the SiC semiconductor substrate 14 has the growth layer 13 on the surface of which the BPD does not exist because the BPD existing in the bulk layer 12 is converted into other dislocations / defects during the epitaxial growth step S20. There is.
  • the SiC semiconductor substrate 14 has the BPD density of the bulk layer 12 of 2000 pieces / cm 2 or more and the BPD density of the surface of the growth layer 13 of less than 1 piece / cm 2 .
  • the number of BPDs on the surface of the bulk layer 12 is 1200 or more and the number of BPDs on the surface of the growth layer 13 is 0 in an area of 10 mm ⁇ 5 mm. That is, in the SiC semiconductor substrate 14, the BPD density of the bulk layer 12 is 2400 pieces / cm 2 or more, and the BPD density of the surface of the growth layer 13 is 0 pieces / cm 2 .
  • An SiC semiconductor substrate 14 according to another embodiment of the present invention includes a bulk layer 12 having BPD and a growth layer 13 for converting BPD into other than BPD, and the BPD conversion rate in this growth layer 13 is 99.5%. Greater than
  • the SiC semiconductor substrate 14 has the BPD density of the bulk layer 12 of 1000 pieces / cm 2 or more and the BPD density of the surface of the growth layer 13 of less than 5 pieces / cm 2 .
  • the number of BPDs on the surface of the bulk layer 12 is 669 or more and the number of BPDs on the surface of the growth layer 13 is 2 or less in an area of 10 mm ⁇ 5 mm.
  • the bulk layer 12 has a BPD density of 1338 pieces / cm 2 or more, and the BPD density of the surface of the growth layer 13 is 4 pieces / cm 2 or less.
  • An SiC semiconductor substrate 14 according to another embodiment of the present invention includes a bulk layer 12 having BPD and a growth layer 13 for converting BPD into other than BPD, and the BPD conversion rate in this growth layer 13 is larger than 95%. ..
  • the SiC semiconductor substrate 14 has the BPD density of the bulk layer 12 of 2000 pieces / cm 2 or more and the BPD density of the surface of the growth layer 13 of 100 pieces / cm 2 or less.
  • the BPD density of the bulk layer 12 is 1000 pieces / cm 2 or more, and the BPD density of the surface of the growth layer 13 is 50 pieces / cm 2 or less in the SiC semiconductor substrate 14.
  • the BPD density of the bulk layer 12 is 500 pieces / cm 2 or more, and the BPD density of the surface of the growth layer 13 is 25 pieces / cm 2 or less in the SiC semiconductor substrate 14.
  • the BPD density of the bulk layer 12 is 100 pieces / cm 2 or more, and the BPD density of the surface of the growth layer 13 is 5 pieces / cm 2 or less in the SiC semiconductor substrate 14.
  • the number of BPDs on the surface of the bulk layer 12 is 1200 or more and the number of BPDs on the surface of the growth layer 13 is 0 in an area of 10 mm ⁇ 5 mm. is there. That is, in the SiC semiconductor substrate 14, the BPD density of the bulk layer 12 is 2400 pieces / cm 2 or more, and the BPD density of the surface of the growth layer 13 is 0 pieces / cm 2 . In the SiC semiconductor substrate 14 according to another embodiment of the present invention, the number of BPDs on the surface of the bulk layer 12 is 669 or more and the number of BPDs on the surface of the growth layer 13 is 2 in an area of 10 mm ⁇ 5 mm.
  • the bulk layer 12 has a BPD density of 1338 pieces / cm 2 or more, and the BPD density of the surface of the growth layer 13 is 4 pieces / cm 2 or less.
  • the number of BPDs on the surface of the bulk layer 12 is 276 or more and the number of BPDs on the surface of the growth layer 13 is 12 in an area of 10 mm ⁇ 5 mm. is there. That is, in the SiC semiconductor substrate 14, the BPD density of the bulk layer 12 is 552 / cm 2 or more, and the BPD density of the surface of the growth layer 13 is 24 / cm 2 or less.
  • the number of BPDs on the surface of the bulk layer 12 is 62 or more and the number of BPDs on the surface of the growth layer 13 is 2 in an area of 10 mm ⁇ 5 mm. is there. That is, in the SiC semiconductor substrate 14, the BPD density of the bulk layer 12 is 124 pieces / cm 2 or more, and the BPD density of the surface of the growth layer 13 is 4 pieces / cm 2 or less.
  • the steps of 1 unit cell height are arranged on the surface of the bulk layer 12. That is, as shown in FIG. 5A, it is characterized in that epitaxial growth is performed on the surface on which the steps 15 having a height of 1 nm (1 unit cell) are arranged.
  • the step height and the terrace width of the bulk layer 12 can be confirmed by a cross-sectional SEM image of the SiC semiconductor substrate 14. Since the steps 15 having the same height are arranged on the surface of the bulk layer 12 in this manner, the conversion rate of BPD in the growth layer 13 can be made higher than 99.95%.
  • the step 15 having a unit cell height is arranged on the surface of the growth layer 13.
  • the step height and the terrace width can be confirmed by AFM and the method for evaluating the SEM image contrast described in JP-A-2005-179082.
  • an epi layer serving as a breakdown voltage layer may be further formed on the growth layer 13 by using a sublimation method, a CVD method, or the like.
  • the manufacturing apparatus includes a carburizing container 20 having a Si vapor pressure space S1, a raw material container 30 having a raw material supply space S2, and a high temperature vacuum furnace 40 capable of heating the raw material supply space S2.
  • a carburizing container 20 having a Si vapor pressure space S1
  • a raw material container 30 having a raw material supply space S2
  • a high temperature vacuum furnace 40 capable of heating the raw material supply space S2.
  • the same reference numerals are given to the same constituent elements as those of the above-described SiC semiconductor substrate and the manufacturing method thereof, and the description thereof will be simplified.
  • the raw material supply space S2 has a Si atom supply source and a C atom supply source, and the Si atom supply source and the C atom supply source have an atomic ratio Si / C of 1 in the raw material supply space S2. It is arranged as follows. Thereby, the SiC-C equilibrium vapor pressure environment can be formed in the raw material supply space S2 to grow the SiC substrate 10.
  • the high temperature vacuum furnace 40 includes a main heating chamber 41, a preheating chamber 42, and a moving unit 43 (moving table) that can move the carburizing container 20 from the preheating chamber 42 to the main heating chamber 41.
  • Main heating chamber 41 can heat SiC substrate 10 to a temperature of 1000 ° C. or higher and 2300 ° C. or lower.
  • Preheating chamber 42 is a space for performing preheating before heating SiC substrate 10 in main heating chamber 41.
  • a vacuum forming valve 44, an inert gas injection valve 45, and a vacuum gauge 46 are connected to the main heating chamber 41.
  • the vacuum forming valve 44 is connected to a vacuum pump that evacuates and evacuates the main heating chamber 41, and can adjust the degree of vacuum in the main heating chamber 41.
  • the inert gas injection valve 45 can introduce an inert gas (for example, Ar) into the main heating chamber 41 to adjust the pressure.
  • the vacuum gauge 46 can measure the degree of vacuum in the main heating chamber 41.
  • a heater 47 is provided inside the main heating chamber 41. Further, a heat-reflecting metal plate is fixed to the side wall and the ceiling of the main heating chamber 41 (not shown). The heat-reflecting metal plate directs the heat of the heater 47 toward the substantially central portion of the main heating chamber 41. It is configured to reflect. Thereby, SiC substrate 10 can be heated to a temperature of 1000 ° C. or higher and 2300 ° C. or lower.
  • the heater 47 for example, a resistance heating type heater or a high frequency induction heating type heater can be used.
  • the preheating chamber 42 is connected to the main heating chamber 41, and the carburizing container 20 can be moved by the moving means 43. As a result, the raw material supply space S2 is transported from the main heating chamber 41 to the preheating chamber 42 or from the preheating chamber 42 to the main heating chamber 41.
  • the preheating chamber 42 is not provided with a heater 47 like the main heating chamber 41, and is heated by the residual heat of the main heating chamber 41. For example, when the main heating chamber 41 is at 2000 ° C., the preheating chamber 42 is heated up to about 1000 ° C. so that the decarburizing treatment of the carburizing container 20 and the like can be performed.
  • the transfer between the main heating chamber 41 and the preheating chamber 42 is completed by the moving means 43 in a minimum of about 1 minute, it is possible to realize the temperature rise / fall at 1 to 1000 ° C./min. Since rapid temperature increase and temperature decrease can be performed in this manner, it is possible to observe a surface shape having no low temperature growth history during temperature increase and temperature decrease, which was difficult with the conventional apparatus.
  • the preheating chamber 42 is arranged below the main heating chamber 41, but the present invention is not limited to this, and the preheating chamber 42 can be installed in any direction.
  • the moving means 43 is a table on which the carburizing container 20 is placed, and releases a small amount of heat from the contact portion with the carburizing container 20. As a result, a temperature gradient is generated in the carburizing container 20 or the raw material supply space S2, which serves as a growth driving force for the SiC substrate 10. As shown in FIG. 5, when supporting the carburizing container 20 from below, a temperature gradient is provided so that the temperature decreases toward the bottom surface of the carburizing container 20 (from top to bottom).
  • this temperature gradient can be provided in any direction by changing the design of the moving means 43.
  • a hanging type is adopted for the moving means 43, heat escapes upward.
  • a slight temperature gradient is provided so that the temperature decreases in the direction of the top surface of the carburizing container 20 (from bottom to top).
  • the raw material container 30 is arranged in the Si vapor pressure space S1 in which the Si vapor pressure environment is formed.
  • the raw material supply space S2 is arranged in the Si vapor pressure space S1, and the raw material supply space S2 is evacuated (evacuated) through the Si vapor pressure space S1.
  • the number of atoms can be suppressed from decreasing.
  • the atomic ratio Si / C which is preferable for growth, can be maintained in the raw material supply space S2 for a long time.
  • Example 2 the strained layer 11 was removed under the condition that the MSB was formed by using the Si vapor pressure etching method (strained layer removing step S10), and the same conditions as in Example 1 (under the SiC-C equilibrium vapor pressure environment) were used. )) (Epitaxial growth step S20).
  • the BPD conversion rate of the growth layer 13 was 99.7%.
  • the terrace width W1 before the epitaxial growth step S20 was 26 nm
  • Example 3 was grown under the same conditions (under a SiC-C equilibrium vapor pressure environment) as Example 1 and Example 2 without performing the strained layer removing step S10 for removing the strained layer 11 (epitaxial growth step S20). ).
  • the BPD conversion rate of the growth layer 13 was 95.65%.
  • the terrace width W1 before the epitaxial growth step S20 was 7 nm
  • the BPD conversion rate of the growth layer 13 becomes 95% or more by including the epitaxial growth step S20 of growing the SiC substrate 10 under the SiC-C equilibrium vapor pressure environment. Further, in the epitaxial growth step S20, it can be seen that the BPD conversion rate is lower than in Examples 1 and 2 when the SiC substrate is not grown under the condition that the terrace width increases.
  • the number of BPDs on the surface of the bulk layer 12 is 1200 and the number of BPDs on the surface of the growth layer 13 is 0, and the SiC semiconductor substrate 14 is manufactured.
  • the SiC semiconductor substrate 14 in which the BPD density on the surface of the bulk layer 12 is 2400 / cm 2 and the BPD density on the surface of the growth layer 13 is 0 / cm 2 is manufactured. be able to.
  • the BPD density on the surface of the bulk layer 12 is 2000 pieces / cm 2 or more, and the BPD density on the surface of the growth layer 13 is less than 1 piece / cm 2 , the SiC semiconductor substrate 14. Can be manufactured.
  • the number of BPDs on the surface of the bulk layer 12 is 669 and the number of BPDs on the surface of the growth layer 13 is 2, and the SiC semiconductor substrate 14 is manufactured.
  • the SiC semiconductor substrate 14 having the BPD density on the surface of the bulk layer 12 of 1338 / cm 2 and the BPD density on the surface of the growth layer 13 of 4 / cm 2 is manufactured. be able to.
  • the BPD density on the surface of the bulk layer 12 is 1000 pieces / cm 2 or more, and the BPD density on the surface of the growth layer 13 is less than 5 pieces / cm 2 , the SiC semiconductor substrate 14. Can be manufactured.
  • the SiC semiconductor substrate 14 in which the number of BPDs on the surface of the bulk layer 12 is 276 and the number of BPDs on the surface of the growth layer 13 is 12 is manufactured.
  • the SiC semiconductor substrate 14 in which the BPD density on the surface of the bulk layer 12 is 552 / cm 2 and the BPD density on the surface of the growth layer 13 is 24 / cm 2 is manufactured. be able to.
  • the BPD density on the surface of the bulk layer 12 is 500 pieces / cm 2 or more, and the BPD density on the surface of the growth layer 13 is 25 pieces / cm 2 or less. Can be manufactured.
  • the number of BPDs on the surface of the bulk layer 12 is 62 and the number of BPDs on the surface of the growth layer 13 is 2, and the SiC semiconductor substrate 14 is manufactured.
  • the SiC semiconductor substrate 14 in which the BPD density on the surface of the bulk layer 12 is 552 / cm 2 and the BPD density on the surface of the growth layer 13 is 4 / cm 2 is manufactured. be able to.
  • the BPD density on the surface of the bulk layer 12 is 100 / cm 2 or more, and the BPD density on the surface of the growth layer 13 is 5 / cm 2 or less. Can be manufactured.
  • the MSB is formed by introducing Ar gas at 10000 Pa, whereas in the strained layer removing step S10 of Comparative Example 2, TaSi 2 is used for the tantalum silicide layer. By doing so, the MSB is formed.
  • Example 1 similarly to Example 1, the strained layer 11 was removed under the condition that the MSB was not formed (strained layer removal step S10), and the sublimation method was used to grow the SiC-Si equilibrium vapor pressure environment (epitaxial growth. Step S20).
  • the SiC-Si equilibrium vapor pressure environment is formed by disposing a Si substrate in the raw material supply space S2.
  • the BPD conversion rate of the growth layer 13 was 93.24%. From these results, it can be seen that the BPD conversion rate is lower when grown in an SiC-Si equilibrium vapor pressure environment as compared with Examples 1 to 4.
  • the inventors of the present invention have made earnest studies and experiments to see if the BPD conversion rate has a law, and as shown in FIG. 11, the BPD conversion rate shows that the rate of increase / decrease of the terrace width W before and after the epitaxial growth It has been found that it is largely related to the rate of increase.
  • FIG. 11 is a graph in which the abscissa plots the terrace width increase rate ((terrace width W2 before growth ⁇ terrace width W1 after growth) / terrace width W1 after growth) and the BPD conversion rate on the ordinate.
  • the plot shown in FIG. 11 shows that, for a plurality of SiC substrates 10 having different terrace widths W1 from which the strained layer 11 is removed, the growth temperature is any of 1700 ° C., 1800 ° C., and 1900 ° C., and the SiC-Si 7 shows a plurality of experimental results obtained by growing 3 ⁇ m under an equilibrium vapor pressure environment or a SiC—C equilibrium vapor pressure environment.
  • the terrace width increase rate is larger than 0, that is, when the SiC substrate 10 from which the strained layer 11 is removed is grown under the condition that the terrace width W is increased during the epitaxial growth, the BPD is increased.
  • the conversion rate was 99.00% or more.
  • the BPD density in the growth layer 13 can be reduced.
  • the BPD conversion rate can be set to 100% by performing the epitaxial growth in the C-rich environment on the SiC substrate 10 on which the MSB is not formed.
  • the terrace width W1 of the SiC substrate 10 before the epitaxial growth step S20 is preferably less than 40 nm, more preferably less than 30 nm, still more preferably less than 20 nm, further preferably less than 15 nm, and further preferably It is 14 nm.

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Abstract

本発明は、成長層中の基底面転位（ＢＰＤ）の密度を低減可能なＳｉＣ半導体基板及びその製造方法及びその製造装置を提供することを課題とする。　ＳｉＣ基板１０の表面に導入された歪層１１を除去する歪層除去工程Ｓ１０と、ＳｉＣ基板１０のテラス幅Ｗを増大させる条件で成長させるエピタキシャル成長工程Ｓ２０と、を含むことを特徴とする。このような工程でＳｉＣ半導体基板１４を製造することにより、成長層１３中の基底面転位ＢＰＤを低減することができ、ＳｉＣ半導体デバイスの歩留まりを向上させることができる。

Description

ＳｉＣ半導体基板及びその製造方法及びその製造装置
　本発明は、ＳｉＣ半導体基板及びその製造方法及びその製造装置に関するものである。
　ＳｉＣ（炭化珪素）基板上にＳｉＣをエピタキシャル成長させたエピタキシャルウェハには、多くの結晶欠陥・転位が存在しており、これらがＳｉＣ半導体デバイスの特性に悪影響を与えている。
　特に、エピタキシャル成長させた層（以下、エピ層という。）中の基底面転位（ＢＰＤ：Ｂａｓａｌ　Ｐｌａｎｅ　Ｄｉｓｌｏｃａｔｉｏｎ）は、ＳｉＣ半導体デバイスをバイポーラ動作させた際に積層欠陥に拡張する。この積層欠陥は、ＳｉＣ半導体デバイスのオン電圧を上昇させ、バイポーラ劣化の発生につながるため、エピ層中のＢＰＤを低減する技術が強く求められている。
　ＢＰＤは、通常、ＳｉＣ基板中に数百～数千個／ｃｍ２の密度で存在している。これらＢＰＤの多くは、エピタキシャル成長中に貫通刃状転位（ＴＥＤ：Ｔｈｒｅａｄｉｎｇ　Ｅｄｇｅ　Ｄｉｓｌｏｃａｔｉｏｎ）に変換されることが知られている。しかしながら、ＢＰＤの一部は、（例えば、０．１～数個／ｃｍ２の密度で）エピ層へ引き継がれてしまうという問題あった。
　このような問題に対し、ＴＥＤへの変換率を向上させる技術が種々提案されている。例えば、特許文献１や特許文献２には、ＳｉＣ基板に含まれる転位に対応するピットを形成し、その後ピットが形成された表面に対してエピタキシャル成長を施すことで、エピ層内のＢＰＤの密度を低減することが可能な技術が記載されている。
　しかしながら、非特許文献１には、ピットが形成された表面にエピタキシャル成長を行う際、エピタキシャル成長時にピットの形状が引き継がれてしまい、エピ層の表面が荒れてしまうという問題が指摘されている。
　さらに、非特許文献２には、このようなエピ層に作りこまれたｐｎ接合ダイオードでは、オン状態の特性の信頼性はＢＰＤ密度の減少によって確かに向上しているものの、オフ状態の特性は逆に悪化することが報告されている。
特表２００７－５０６２８９号公報 特開２０１７－７１５２５号公報
Ａｐｐｌ.Ｐｈｙｓ.Ｌｅｔｔ.２００６，８９（８），Ｎｏ.０８１９１０． Ｍａｔｅｒ．Ｓｃｉ．Ｆｏｒｕｍ．５２７－５２９，（２００６）ｐｐ．１３２９－１３３４
　本発明は、エピ層中のＢＰＤ密度を低減可能なＳｉＣ半導体基板の製造方法及びその製造装置を提供することを課題とする。
　また、本発明は、ＢＰＤの変換率が９９．９５％より大きい成長層を有するＳｉＣ半導体基板及びその製造方法及びその製造装置を提供することを課題とする。
　上記課題を解決するため、本発明の一態様のＳｉＣ半導体基板の製造方法は、ＳｉＣ基板の表面に導入された歪層を除去する歪層除去工程と、前記ＳｉＣ基板のテラス幅が増大する条件で成長させるエピタキシャル成長工程と、を含む。
　このように、歪層を除去したＳｉＣ基板に対し、テラス幅を増大させる条件でエピタキシャル成長させるエピタキシャル成長工程を含むことにより、成長層中のＢＰＤ密度を低減させることができる。
　この態様において、前記エピタキシャル成長工程は、ＳｉＣ-Ｃ平衡蒸気圧環境下で成長させる。
　このように、ＳｉＣ基板をＳｉＣ-Ｃ平衡蒸気圧環境下で成長させるエピタキシャル成長工程を含むことにより、成長層中のＢＰＤ密度を低減させることができる。
　この態様において、前記エピタキシャル成長工程は、原料供給空間内の原子数比Ｓｉ／Ｃが１以下となるよう、Ｓｉ原子供給源及びＣ原子供給源を配置して成長させる。
　このように、Ｓｉ原子供給源及びＣ原子供給源を配置することにより、原料供給空間内にＳｉＣ-Ｃ平衡蒸気圧環境を形成することができる。
　この態様において、前記エピタキシャル成長工程は、ＣＶＤ法を用いて前記ＳｉＣ基板をＣリッチ環境下で成長させる。
　このように、ＣＶＤ法を用いてＳｉＣ基板をＣリッチ環境下で成長させるエピタキシャル成長工程を含むことにより、成長層中のＢＰＤ密度を低減させることができる。
　この態様において、前記エピタキシャル成長工程は、マクロステップバンチングが形成されていないＳｉＣ基板に対して成長させる。
　このように、マクロステップバンチングが形成されていない表面に対して成長させるエピタキシャル成長工程を含むことにより、成長層中のＢＰＤ変換率を９９．９５％より大きくすることができる。
　この態様において、前記エピタキシャル成長工程は、オフ方向が＜１１－２０＞であるＳｉＣ基板に対して成長させた際に、ステップ端形状がジグザグ形状のマクロステップバンチングが形成される成長条件でエピタキシャル成長を行う。
　この態様において、前記エピタキシャル成長工程は、１６００℃以上の温度で行う。
　このような温度領域でエピタキシャル成長を行うことにより、高品質かつ高速に成長層を形成することができる。
　この態様において、前記エピタキシャル成長工程後に、マクロステップバンチングを分解させるバンチング分解工程をさらに含む。
　このように、成長層上のＭＳＢを分解するバンチング分解工程を含むことにより、ＳｉＣ半導体デバイスに好ましい表面を提供することができる。
　また、本発明はＳｉＣ半導体基板にも関する。すなわち、本発明の一態様のＳｉＣ半導体基板は、基底面転位を有するバルク層と、前記基底面転位を基底面転位以外に変換させる成長層と、を備え、前記成長層における前記基底面転位の変換率は９９．９５％より大きい。
　このように、成長層における前記基底面転位の変換率が９９．９５％より大きいことにより、ＢＰＤ起因の積層欠陥の発生を抑制することができる。
　この態様において、前記バルク層の表面は、１ユニットセル高さのステップが配列している。
　このように、バルク層の表面が１ユニットセル高さのステップが配列していることにより、成長層における前記基底面転位の変換率が９９．９５％より大きくなる。すなわち、ＢＰＤ起因の積層欠陥の発生を抑制することができる。
　また、本発明は、上述したＳｉＣ半導体基板の製造装置にも関する。すなわち、本発明の一態様のＳｉＣ半導体基板の製造装置は、ＳｉＣ基板にＳｉ原子及びＣ原子を供給して成長させる原料供給空間と、前記原料供給空間を加熱可能な高温真空炉と、を備え、前記原料供給空間は、Ｓｉ原子供給源と、Ｃ原子供給源と、を有し、前記Ｓｉ原子供給源及び前記Ｃ原子供給源は、前記原料供給空間内の原子数比Ｓｉ／Ｃが１以下となるよう配置される。
　このような構成とすることにより、原料供給空間内にＳｉＣ-Ｃ平衡蒸気圧環境を形成してＳｉＣ基板を成長させることができる。その結果、成長層中のＢＰＤを低減することができる。
　この態様において、Ｓｉ蒸気圧環境が形成されるＳｉ蒸気圧空間をさらに備え、前記原料供給空間は、前記Ｓｉ蒸気圧空間を介して排気される。
　このように、原料供給空間は、Ｓｉ蒸気圧空間を介して排気（真空引き）されることにより、原料供給空間内のＳｉＣ-Ｃ平衡蒸気圧環境を長時間維持することができる。
　この態様において、前記原料供給空間を有する原料容器と、前記Ｓｉ蒸気圧空間を有する浸炭容器と、を備える。
　この態様において、前記原料供給空間内には、前記ＳｉＣ基板に向かって温度が下がるような温度勾配が設けられている。
　このような温度勾配が設けられていることにより、効率よく原料をＳｉＣ基板へ輸送することができる。
　この態様において、前記高温真空炉は、前記原料供給空間を加熱可能な本加熱室と、前記本加熱室に接続する予備加熱室と、前記原料供給空間を移動させる移動手段と、を有し、前記移動手段は、前記本加熱室と前記予備加熱室の間を移動可能に構成されている。
　このように、原料供給空間を本加熱室から予備加熱室へ移動可能な構成とすることにより、ＳｉＣ基板を急速に昇温及び降温させることが可能である。
　また、本発明は、ＳｉＣ半導体基板の基底面転位を低減する方法にも関する。すなわち、本発明の一態様のＳｉＣ半導体基板の基底面転位を低減する方法は、ＳｉＣ基板に単結晶ＳｉＣを成長させるエピタキシャル成長工程を含むＳｉＣ半導体基板の製造方法において、ＳｉＣ基板のテラス幅が増大する条件で成長させるエピタキシャル成長工程を含む、ＳｉＣ半導体基板の基底面転位を低減する方法である。
　本発明の一態様のＳｉＣ半導体基板の基底面転位を低減する方法は、ＳｉＣ基板に単結晶ＳｉＣを成長させるエピタキシャル成長工程を含むＳｉＣ半導体基板の製造方法において、前記ＳｉＣ基板をＳｉＣ-Ｃ平衡蒸気圧環境下でエピタキシャル成長させることにより、ＳｉＣ半導体基板の基底面転位を低減する方法である。
　この態様において、前記エピタキシャル成長工程は、テラス幅が４０ｎｍ未満である前記ＳｉＣ基板にエピタキシャル成長させる。
　この態様において、前記エピタキシャル成長工程は、原料供給空間内の原子数比Ｓｉ／Ｃが１以下となるよう、Ｓｉ原子供給源及びＣ原子供給源を配置して成長させる。
　この態様において、前記エピタキシャル成長工程は、マクロステップバンチングが形成されていないＳｉＣ基板に対して成長させる。
　また、本発明はＳｉＣ半導体基板の製造方法にも関する。すなわち、本発明の一態様のＳｉＣ半導体基板の製造方法は、ＳｉＣ基板をＳｉＣ-Ｃ平衡蒸気圧環境下で成長させるエピタキシャル成長工程を含む。
　この態様において、前記エピタキシャル成長工程は、テラス幅が４０ｎｍ未満である前記ＳｉＣ基板にエピタキシャル成長させる。
　この態様において、前記エピタキシャル成長工程は、原料供給空間内の原子数比Ｓｉ／Ｃが１以下となるよう、Ｓｉ原子供給源及びＣ原子供給源を配置して成長させる。
　この態様において、前記エピタキシャル成長工程は、マクロステップバンチングが形成されていないＳｉＣ基板に対して成長させる。
　また、本発明の一態様のＳｉＣ半導体基板は、基底面転位を有するバルク層と、前記基底面転位を基底面転位以外に変換させる成長層と、を備え、前記バルク層の表面の基底面転位の密度は、２０００個／ｃｍ２以上であり、前記成長層の表面の基底面転位の密度は、１００個／ｃｍ２以下である。
　また、本発明の一態様のＳｉＣ半導体基板は、基底面転位を有するバルク層と、前記基底面転位を基底面転位以外に変換させる成長層と、を備え、前記バルク層の表面の基底面転位の密度は、２０００個／ｃｍ２以上であり、前記成長層の表面の基底面転位の密度は、１個／ｃｍ２未満である。
　また、本発明の一態様のＳｉＣ半導体基板は、基底面転位を有するバルク層と、前記基底面転位を基底面転位以外に変換させる成長層と、を備え、前記バルク層の表面の基底面転位の密度は、２０００個／ｃｍ２以上であり、前記成長層の表面の基底面転位の密度は、０個／ｃｍ２である。
　開示した技術によれば、成長層中の基底面転位（ＢＰＤ）の密度を低減可能なＳｉＣ半導体基板の製造方法及びその装置を提供することができる。
　また、本発明は、ＢＰＤの変換率が９９．９５％より大きい成長層を有するＳｉＣ半導体基板及びその製造方法及びその製造装置を提供することができる。
　他の課題、特徴及び利点は、図面及び特許請求の範囲とともに取り上げられる際に、以下に記載される発明を実施するための形態を読むことにより明らかになるであろう。
一実施の形態のＳｉＣ半導体基板の製造工程を示す概略図である。 一実施の形態のＳｉＣ半導体基板の製造工程における歪層除去工程からバンチング分解工程までを示す説明図である。 一実施の形態のＳｉＣ半導体基板の製造工程の歪層除去工程の説明図である。 一実施の形態のＳｉＣ半導体基板の製造工程の歪層除去工程の説明図である。 一実施の形態のＳｉＣ半導体基板の製造工程の歪層除去工程の説明図である。 一実施の形態のＳｉＣ半導体基板の製造工程のエピタキシャル成長工程の説明図である。 一実施の形態のＳｉＣ半導体基板の製造工程のエピタキシャル成長工程の説明図である。 一実施の形態のＳｉＣ半導体基板の製造工程のエピタキシャル成長工程の説明図である。 一実施の形態のＳｉＣ半導体基板の製造工程のＢＰＤ変換率を求める手法の説明図である。 一実施の形態のＳｉＣ半導体基板の製造工程で用いる高温真空炉の概略図である。 一実施の形態のＳｉＣ半導体基板の製造工程のＢＰＤ変換率とテラス幅増大率の関係を示すグラフである。
　以下、本発明を図面に示した好ましい一実施形態について、図１～図１１を用いて詳細に説明する。本発明の技術的範囲は、添付図面に示した実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、適宜変更が可能である。
［ＳｉＣ半導体基板の製造方法］
　以下、本発明の一実施形態であるＳｉＣ半導体基板の製造方法について詳細に説明する。
　本発明の一実施形態であるＳｉＣ半導体基板の製造方法は、図１に示すように、ＳｉＣ基板１０の表面に導入された歪層１１を除去する歪層除去工程（ステップＳ１０）と、ＳｉＣ基板１０のテラス幅Ｗが増大する条件で成長させるエピタキシャル成長工程（ステップＳ２０）と、エピタキシャル成長工程Ｓ２０中に形成されたマクロステップバンチング（ＭＳＢ：Ｍａｃｒｏ　Ｓｔｅｐ　Ｂｕｎｃｈｉｎｇ）を分解させるバンチング分解工程（ステップＳ３０）と、を含む。
　このように、歪層１１が除去されたＳｉＣ基板１０を、テラス幅Ｗが増大する条件で成長させることにより、ＢＰＤが他の欠陥・転位に変換される変換率（ＢＰＤ変換率）を向上させ、成長層１３中のＢＰＤ密度を低減することができる。このテラス幅Ｗが増大する条件とは、成長前のテラス幅Ｗ１と比較して成長後のテラス幅Ｗ２が増大する条件であり、例えば、ＳｉＣ－Ｃ平衡蒸気圧環境やＣリッチ環境で成長させることで実現することができる。
　なお、歪層除去工程Ｓ１０においては、歪層１１を除去すると共に、ＳｉＣ基板１０表面のＭＳＢを分解する手法を用いることが望ましい。また、歪層１１を除去する歪層除去工程Ｓ１０後に、別途、ＭＳＢを分解させるバンチング分解工程Ｓ１１をさらに含んでも良い（図１参照）。
＜ＳｉＣ基板＞
　ＳｉＣ基板１０としては、何れのポリタイプのものも用いることができる。ＳｉＣ半導体デバイスの基板としては昇華法等で作製したバルク結晶から加工したＳｉＣ基板１０を用いる。
　通常、機械的な加工（スライスや研磨・研削）を経たＳｉＣ基板１０は、図２に示すように、歪み１１１や傷１１２、潜傷１１３等の加工ダメージが導入された歪層１１と、このような加工ダメージが導入されていないバルク層１２と、を有している。
　この歪層１１の有無は、ＳＥＭ－ＥＢＳＤやＴＥＭ、μＸＲＤ等で確認することができる。
　本明細書中の説明においては、ＳｉＣ基板１０の半導体素子を作る面（具体的には成長層１３を堆積する面）を主面といい、この主面に相対する面を裏面という。また、主面及び裏面を合わせて表面という。
　なお、主面としては、（０００１）面や（０００－１）面から数度（例えば、０．４～８°）のオフ角を設けた表面を例示することができる。（なお、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味する）。
　原子レベルで平坦化されたＳｉＣ基板１０及び成長層１３を堆積したＳｉＣ半導体基板１４の表面には、ステップ－テラス構造が確認される。このステップ－テラス構造は、１分子層以上の段差部位であるステップ１５と、{０００１}面が露出した平坦部位であるテラス１６と、が交互に並んだ階段構造となっている。
　ステップ１５は、１分子層（０．２５ｎｍ）が最小高さ（最小単位）であり、この１分子層が複数層重なることで、様々なステップ高さを形成している。本明細書中の説明においては、ステップ１５が束化（バンチング）して巨大化し、各ポリタイプの１ユニットセルを超えた高さを有するものをマクロステップバンチング（ＭＳＢ：Ｍａｃｒｏ　Ｓｔｅｐ　Ｂｕｎｃｈｉｎｇ）という。
　すなわち、ＭＳＢとは、４Ｈ-ＳｉＣの場合には４分子層を超えて（５分子層以上）バンチングしたステップ１５であり、６Ｈ-ＳｉＣの場合には６分子層を超えて（７分子層以上）バンチングしたステップ１５である。
＜歪層除去工程＞
　歪層除去工程Ｓ１０は、ＳｉＣ基板１０の表面に存在する歪層１１を除去する工程である。この歪層除去工程Ｓ１０は、歪層１１を除去可能な手法であれば当然に採用することができ、Ｓｉ蒸気圧エッチング法やＨ２エッチング法等を例示することができる。
　以下、本工程の実施形態について説明する。
（１）Ｓｉ蒸気圧エッチング法
　Ｓｉ蒸気圧エッチング法（ＳｉＶＥ：Ｓｉ-Ｖａｐｏｒ　Ｅｔｃｈｉｎｇ）は、Ｓｉ雰囲気下で、ＳｉＣ基板１０の温度を約１４００～２３００℃に加熱することで、ＳｉＣ基板１０表面をエッチングする手法である。
　本発明の実施形態に係るＳｉ蒸気圧エッチング法では、図３（ａ）に示すように、Ｃ原子吸蔵機能（浸炭機能）を有した浸炭容器２０内にＳｉＣ基板１０を収容して加熱する。浸炭容器２０は、容器内のＣ原子を内壁面から浸炭容器２０内に取り込むことができ、浸炭容器２０内にＳｉ蒸気圧空間Ｓ１を形成することができる。これにより、Ｓｉ蒸気圧空間Ｓ１にＳｉＣ基板１０が配置され、ＳｉＣ基板１０表面のエッチングが達成される。
　浸炭容器２０は、Ｓｉ蒸気圧空間Ｓ１内にＳｉＣ基板１０を収容可能な構成であればよく、例えば、上容器２１と、この上容器２１に嵌合可能な下容器２２と、を備えている。この浸炭容器２０は、上容器２１と下容器２２の嵌合部には、微小な間隙２３が形成されており、この間隙２３から浸炭容器２０内が排気される。
　浸炭容器２０の内壁面は、複数の層から構成されており、Ｓｉ蒸気圧空間Ｓ１側から外部側に向かって順に、タンタルシリサイド層２４（ＴａＳｉ２又はＴａ５Ｓｉ３等）、タンタルカーバイド層２５（ＴａＣ及びＴａ２Ｃ）、タンタル層２６（Ｔａ）、を有している。
　このタンタルシリサイド層２４は、加熱することで浸炭容器２０のＳｉ蒸気圧空間Ｓ１内にＳｉ原子を供給する。さらに、浸炭容器２０は内側から、タンタルシリサイド層２４、タンタルカーバイド層２５、タンタル層２６が形成されていることにより、Ｓｉ蒸気圧空間Ｓ１内に存在するＣ原子を容器自体に取り込む（浸炭させる）ことができる。その結果、Ｓｉ蒸気圧空間Ｓ１内を高純度のＳｉ雰囲気とすることができる。
　このように、Ｃ原子を取り込んでＳｉ蒸気圧空間Ｓ１にＳｉ蒸気圧環境を形成可能であれば、浸炭容器２０として採用することができる。
　また、タンタルシリサイド層２４を設けることに代えて、Ｓｉ基板等のＳｉ原子供給源をＳｉ蒸気圧空間Ｓ1内に配置しても良い。この場合、加熱時にＳｉ原子が昇華することで、Ｓｉ蒸気圧空間Ｓ１内を高純度のＳｉ雰囲気とすることができる。
　本手法におけるＳｉ蒸気圧空間Ｓ１内の原子数比Ｓｉ／Ｃは、タンタルシリサイド層２４の組成を選択することにより、制御することができる。すなわち、タンタルシリサイド層２４の組成により、浸炭容器２０のＳｉ蒸気圧空間Ｓ１へのＳｉ供給量が異なる。例えば、Ｔａ５Ｓｉ３は、ＴａＳｉ２と比べて加熱時のＳｉ供給量が多い。そのため、Ｔａ５Ｓｉ３を選択することでＳｉ蒸気圧空間Ｓ１内の原子数比Ｓｉ／Ｃを増大させて、ＳｉＣ基板１０のエッチング速度を向上させることができる。
　さらに、浸炭容器２０の加熱温度により、Ｓｉ蒸気圧空間Ｓ１へのＳｉ供給量が異なる。具体的には、高温で加熱する程Ｓｉ供給量が多くなるため、ＳｉＣ基板１０のエッチング速度を向上させることができる。
　このように、浸炭容器２０内に形成されたタンタルシリサイド層２４の種類と、浸炭容器２０の加熱温度と、を選択することで、Ｓｉ蒸気圧空間Ｓ１のＳｉ蒸気圧量を調整し、ＳｉＣ基板１０のエッチング速度を制御することができる。
　本手法における加熱温度は、好ましくは１４００～２２００℃の範囲で設定され、より好ましくは１４００～２０００℃の範囲で設定される。
　本手法におけるタンタルシリサイド層２４の組成は、好ましくはＴａＳｉ２，Ｔａ５Ｓｉ３等が選択され、さらに好ましくはＴａ５Ｓｉ３が選択される。
　本手法におけるエッチング速度は、上記加熱温度及びタンタルシリサイド層２４の組成によって制御することができ、１～１００００ｎｍ／ｍｉｎの範囲で設定することが可能である（図４参照）。
　本手法におけるエッチング量は、ＳｉＣ基板１０に導入された歪層１１を除去可能な範囲に設定される。このエッチング量としては、市販のＣＭＰ後のＳｉＣウェハに導入された歪層１１厚さとして１～５μｍを例示することができる。
　なお、エッチング時間は、所望のエッチング量となるよう、任意の時間に設定することができる。例えば、エッチング速度を１μｍ／ｍｉｎの条件で、エッチング量を３μｍとしたい場合には、エッチング時間は３分となる。
　本手法で用いる高温真空炉４０（本加熱室４１）の真空度は、１０－５～１０Ｐａであり、より好ましくは１０－４～１０－２Ｐａである。
　本手法においては、エッチング中に不活性ガスを導入することも可能である。この不活性ガスは、Ａｒ等を選択することができ、この不活性ガスを１０－５～１００００Ｐａの範囲で導入することによって、高温真空炉４０（本加熱室４１）の真空度を調整することができる。
　図３（ｂ）は、エッチング機構の概要を示す説明図である。ＳｉＣ基板１０を配置したＳｉ蒸気圧空間Ｓ１を、１４００℃以上２３００℃以下の温度範囲で加熱することで、以下１）～４）の反応が持続的に行われ、結果としてエッチングが進行すると考えられている。
　１）　ＳｉＣ（ｓ）→Ｓｉ（ｖ）I＋Ｃ（ｓ）
　２）　ＴａxＳｉy→Ｓｉ（ｖ）II＋Ｔａx’Ｓｉy’
　３）　２Ｃ（ｓ）＋Ｓｉ（ｖ）I+II→ＳｉＣ２（ｖ）
　４）　Ｃ（ｓ）＋２Ｓｉ（ｖ）I+II→Ｓｉ２Ｃ（ｖ）
　１）の説明:ＳｉＣ基板１０（ＳｉＣ（ｓ））がＳｉ蒸気圧下で加熱されることで、熱分解によってＳｉＣからＳｉ原子（Ｓｉ（ｖ）I）が脱離する。
　２）の説明:タンタルシリサイド層（ＴａxＳｉy）からＳｉ蒸気（Ｓｉ（ｖ）II）が供給される。
　３）及び４）の説明:熱分解によってＳｉ原子（Ｓｉ（ｖ）I）が脱離することで残存したＣ（Ｃ（ｓ））は、Ｓｉ蒸気（Ｓｉ（ｖ）I及びＳｉ（ｖ）II）と反応することで、Ｓｉ２Ｃ又はＳｉＣ２等となって昇華する。
　上述したように、Ｓｉ蒸気圧エッチング法では、Ｓｉ蒸気圧空間Ｓ１のＳｉ蒸気圧量を調整することができ、これによりＳｉＣ基板１０表面のＭＳＢの形成及び分解を制御することができる。
　図４は、Ｓｉ蒸気圧エッチング法における、加熱温度とエッチング速度の関係を示すグラフである。このグラフの横軸は温度の逆数であり、このグラフの縦軸はエッチング速度を対数表示している。このグラフでは、Ｔａ５Ｓｉ３のタンタルシリサイド層２４を有した浸炭容器２０を用いてＳｉ蒸気圧エッチングを施した結果を〇印及び△印で、ＴａＳｉ２のタンタルシリサイド層２４を有した浸炭容器２０を用いてＳｉ蒸気圧エッチングを施した結果を●印及び▲印でそれぞれ示している。また、ＭＳＢが形成されなかった条件を〇印及び●印で示し、ＭＳＢが形成された条件を△印及び▲印で示している。さらに、図４中の破線はタンタルシリサイド層２４がＴａ５Ｓｉ３の結果のアレニウスプロットであり、二点鎖線はタンタルシリサイド層２４がＴａＳｉ２の結果のアレニウスプロットである。
　図５（ａ）は、図４の○印箇所の一例であり、Ｔａ５Ｓｉ３のタンタルシリサイド層２４を有した浸炭容器２０を用いて１８００℃で加熱処理した４Ｈ－ＳｉＣ（０００１）面側のＳＥＭ像である。この表面では、テラス幅が１４ｎｍ、ステップ高さが１.０ｎｍ（フルユニットセル）のステップ－テラス構造が形成されており、ＭＳＢは形成されていない。
　一方で、図５（ｂ）は、図４の▲印箇所の一例であり、ＴａＳｉ２のタンタルシリサイド層２４を有した浸炭容器２０を用いて１８００℃で加熱処理した４Ｈ－ＳｉＣ（０００１）面側のＳＥＭ像である。この表面では、例えば、テラス幅が４０～２００ｎｍ、ステップ高さが３～１４ｎｍのステップ－テラス構造が形成されており、ＭＳＢが形成されている。
　また、加熱温度や加熱時間、タンタルシリサイド層の種類、Ａｒガスの導入の有無等、の条件を適宜変更することにより、テラス幅が異なるＳｉＣ基板１０を得ることができる。
　なお、このステップ高さやテラス幅は、原子間力顕微鏡（ＡＦＭ）や特開２０１５－１７９０８２号公報に記載の走査型電子顕微鏡（ＳＥＭ）像コントラストを評価する手法により確認することができる。
　このように、Ｓｉ蒸気圧エッチングでは、浸炭容器２０内に形成されたタンタルシリサイド層２４の組成と加熱温度を適宜選択することにより、Ｓｉ蒸気圧空間Ｓ１のＳｉ蒸気圧量を調整して、ＭＳＢの形成・分解を制御することができる。
　また、同じ加熱温度であっても、テラス幅とＭＳＢの形成・分解を制御することができる。
　また、さらに、ＭＳＢが分解可能なＳｉ蒸気圧量条件であっても、Ａｒガスを導入することでエッチング速度を低下させて、ＭＳＢを形成することも可能である。
　本発明に係る歪層除去工程Ｓ１０は、Ｓｉ蒸気圧エッチング法を採用することにより、ＳｉＣ基板１０から歪層１１を除去することが可能である。Ｓｉ蒸気圧エッチング法においては、機械的な加工が施されないため、新たな歪層１１が導入されることがない。結果として、歪層１１が除去されたＳｉＣ基板１０を得ることができる。
　また、本発明に係る歪層除去工程Ｓ１０は、Ｓｉ蒸気圧エッチング法を採用することにより、歪層１１の除去と共に、ＳｉＣ基板１０表面に存在するＭＳＢを分解することができる。
（２）Ｈ２エッチング法
　Ｈ２エッチング法は、水素雰囲気下で、ＳｉＣ基板１０の温度を１４００～１７００℃に加熱することで、ＳｉＣ基板１０表面をエッチングする手法である。このＨ２エッチング法を用いて、歪層１１を除去しても良い。
　なお、歪層除去工程Ｓ１０にてＭＳＢが形成されてしまう場合には、エピタキシャル成長工程Ｓ２０前に、ＭＳＢを分解可能なバンチング分解工程Ｓ１１を別途施しても良い（図１参照）。このバンチング分解工程Ｓ１１には、後述するバンチング分解工程Ｓ３０と同様の手法を採用することができる。
＜エピタキシャル成長工程＞
　エピタキシャル成長工程Ｓ２０は、歪層１１を除去したＳｉＣ基板１０上に、成長層１３をエピタキシャル成長させる工程である（図２参照）。このエピタキシャル成長工程Ｓ２０は、ＳｉＣ基板１０をＳｉＣ－Ｃ平衡蒸気圧環境下やＣリッチ環境下で成長可能な手法であれば当然に採用することができ、昇華法や化学蒸着法（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）等を例示することができる。
　以下、本工程の実施形態について説明する。
　なお、エピタキシャル成長工程Ｓ２０を施すＳｉＣ基板１０のテラス幅Ｗ１は、好ましくは４０ｎｍ未満であり、より好ましくは３０ｎｍ未満であり、さらに好ましくは２０ｎｍ未満であり、さらに好ましくは１５ｎｍ未満である。
（１）昇華法
　昇華法は、原料とＳｉＣ基板１０を成長空間内に配置し加熱することで、原料から昇華した原料ガスをＳｉＣ基板１０上に輸送して再結晶化・成長させる手法である。
　本発明の実施形態に係る昇華法では、Ｓｉ蒸気圧空間Ｓ１を介して排気される原料供給空間Ｓ２にＳｉＣ基板１０が配置される。すなわち、図６（ａ）に示すように、Ｓｉ蒸気圧空間Ｓ１を有する浸炭容器２０内に、原料供給空間Ｓ２を有する原料容器３０を配置され、さらにこの原料容器３０内にＳｉＣ基板１０を配置される。
　この原料供給空間Ｓ２内には、Ｓｉ原子供給源及びＣ原子供給源が配置されており、原料容器３０を加熱することにより、原料供給空間Ｓ２内にＳｉＣ基板１０の原料となるＳｉ原子及びＣ原子を供給する。このＳｉ原子及びＣ原子がＳｉＣ基板１０表面に輸送され再結晶化することにより、エピタキシャル成長が進行する。
　浸炭容器２０は、歪層除去工程Ｓ１０で用いた浸炭容器２０と同じものを採用することができる。すなわち、上容器２１と、この上容器２１に嵌合可能な下容器２２と、を備え、内部側から外部側に向かって順に、タンタルシリサイド層２４（ＴａＳｉ２又はＴａ５Ｓｉ３等）、タンタルカーバイド層２５（ＴａＣ又はＴａ２Ｃ）、タンタル層２６（Ｔａ）を有している。そのため、加熱することで浸炭容器２０内にＳｉ蒸気圧空間Ｓ１を形成することができる。
　原料容器３０は、浸炭容器２０と同様に、上容器３１と、この上容器３１に嵌合可能な下容器３２と、を備えており、容器内にはＳｉＣ基板１０を成長させる原料供給空間Ｓ２を有している。この時、上容器３１と下容器３２の嵌合部には、微小な間隙３３が形成されており、この間隙３３から排気されることとなる。
　Ｓｉ原子供給源及びＣ原子供給源としては、Ｓｉ基板等のＳｉ原子を供給可能な材料や黒鉛等のＣ原子を供給可能な材料、ＳｉＣ基板等のＳｉ原子及びＣ原子を供給可能な材料を採用することができる。また、原料容器３０の少なくとも一部を多結晶ＳｉＣ（Ｐｏｌｙ-ＳｉＣ）で形成することにより、原料容器３０自体をＳｉ原子供給源及びＣ原子供給源とすることができる。
　図６（ａ）は、多結晶ＳｉＣ製の原料容器３０を採用し、この原料容器３０が原料供給空間Ｓ２内にＳｉ原子及びＣ原子を供給する形態となっている。このＳｉ原子供給源及びＣ原子供給源の配置はこの形態に限られず、原料供給空間Ｓ２内にＳｉ原子及びＣ原子を供給可能な形態であればよい。例えば、原料容器３０は多結晶ＳｉＣ以外の材料を採用しても良いし、原料供給空間Ｓ２内にＳｉ材料，Ｃ材料，ＳｉＣ材料を配置する形態を採用しても良い。
　なお、原料に多結晶ＳｉＣを用いる場合には、多結晶ＳｉＣ(原料)と単結晶ＳｉＣ(ＳｉＣ基板１０)の蒸気圧差(化学ポテンシャル差)を成長駆動力とすることができる。
　また、原料供給空間Ｓ２内には、ＳｉＣ基板１０に向かって温度が下がるような温度勾配が設けられていることが望ましい。この温度勾配を成長駆動力として、ＳｉＣ基板１０へのＳｉ原子及びＣ原子の輸送が起こるため、成長層１３の成長速度が上昇する。
　すなわち、原料容器３０及び浸炭容器２０内には、浸炭容器２０を支える台座部分（移動手段４３）と浸炭容器２０の接触部（底面付近）からの微小な熱の逃げにより、底面方向に（上から下に）向かって温度が下がるように僅かな温度勾配が設けられている。この温度勾配を成長駆動力として、上容器３１からＳｉＣ基板１０へ原料の輸送が起こり、エピタキシャル成長を進行させることができる。
　なお、温度勾配としては、上から下に向かって温度が下がる場合を示したが、これに限られず任意の方向に温度勾配がつくよう高温真空炉４０を設計しても良い。
　さらに、ＳｉＣ基板１０に効率よくＳｉ原子とＣ原子を到達させるために、Ｓｉ原子供給源及びＣ原子供給源をＳｉＣ基板１０に近接させても良い。図６（ａ）においては、Ｓｉ原子供給源及びＣ原子供給源となる多結晶ＳｉＣ製の上容器３１をＳｉＣ基板１０と平行に近接配置した形態を示している。
　このＳｉＣ基板１０主面と上容器３１天面との距離Ｌは、好ましくは０．５～２０ｍｍの範囲に、より好ましくは０．７～１０ｍｍの範囲に設定されている。
　この距離Ｌが０．５ｍｍ以上である場合には、ＳｉＣ基板１０主面と上容器３１天面の温度差が大きくなる。その結果成長駆動力が大きくなり成長速度が増大する。
　一方、距離Ｌが２０ｍｍ以下である場合には、原料と基板との距離が近くなり、原料ガスの輸送が効率良く行われ、成長速度が増大する。
　本手法における加熱温度は、好ましくは１４００～２２００℃の範囲で設定され、より好ましくは１６００～２０００℃の範囲で設定される。
　本手法における成長速度は、上記温度領域や成長環境によって制御することができ、０．００１～１μｍ／ｍｉｎの範囲で選択することが可能である。
　本手法における成長量は、好ましくは５～１５μｍであり、より好ましくは８～１０μｍである。
　本手法における成長時間は、所望の成長量となるよう任意の時間に設定することができる。例えば、成長速度が１０ｎｍ／ｍｉｎの時に、成長量を１０μｍとしたい場合には、成長時間は１００分間成長させればよい。
　本手法における真空度（本加熱室４１）は、１０－５～１０Ｐａであり、より好ましくは１０－３～１Ｐａである。
　本手法においては、成長中に不活性ガスを導入することも可能である。この不活性ガスは、Ａｒ等を選択することができ、この不活性ガスを１０－５～１００００Ｐａの範囲で導入することによって、高温真空炉４０（本加熱室４１）の真空度を調整することができる。
　図６（ｂ）は、成長機構の概要を示す説明図である。ＳｉＣ基板１０を配置した原料供給空間Ｓ２を、１４００℃以上２２００℃以下の温度範囲で加熱することで、以下１）～５）の反応が持続的に行われ、結果として成長が進行すると考えられる。
　１）　Ｐｏｌｙ-ＳｉＣ（ｓ）→Ｓｉ（ｖ）＋Ｃ（s）
　２）　２Ｃ（ｓ）＋Ｓｉ（ｖ）→ＳｉＣ２（ｖ）
　３）　Ｃ（ｓ）＋２Ｓｉ（ｖ）→Ｓｉ２Ｃ（ｖ）
　４）　Ｓｉ（ｖ）＋ＳｉＣ２（ｖ）→２ＳｉＣ（ｓ）
　５）　Ｓｉ２Ｃ（ｖ）→Ｓｉ（ｖ）＋ＳｉＣ（ｓ）
　１）の説明:原料容器３０（Ｐｏｌｙ-ＳｉＣ（ｓ））が加熱されることで、熱分解によってＳｉＣからＳｉ原子（Ｓｉ（ｖ））が脱離する。
　２）及び３）の説明:Ｓｉ原子（Ｓｉ（ｖ））が脱離することで残存したＣ（Ｃ（ｓ））は、原料供給空間Ｓ２内のＳｉ蒸気（Ｓｉ（ｖ））と反応することで、Ｓｉ２Ｃ又はＳｉＣ２等となって原料供給空間Ｓ２内に昇華する。
　４）及び５）の説明:昇華したＳｉ２Ｃ又はＳｉＣ２等が、温度勾配（及び化学ポテンシャル差）によってＳｉＣ基板１０のテラス１６に到達・拡散し、ステップ１５に到達することで下地のＳｉＣ基板１０の多型を引き継いで成長する（ステップフロー成長）。
　本発明の実施形態に係る成長工程における成長環境は、ＳｉＣ－Ｃ平衡蒸気圧環境であることを特徴とする。以下、ＳｉＣ-Ｃ平衡蒸気圧環境及びＳｉＣ-Ｓｉ平衡蒸気圧環境について詳細に説明する。なお、本明細書におけるＳｉＣ－Ｃ平衡蒸気圧環境及びＳｉＣ-Ｓｉ平衡蒸気圧環境とは、理論的な熱平衡環境から導かれた成長速度と成長温度の関係を満たす近熱平衡蒸気圧環境を含む。
　ＳｉＣ-Ｓｉ平衡蒸気圧環境とは、ＳｉＣ（固相）とＳｉ（液相）と気相の三相が平衡状態となっているときの蒸気圧の環境のことを言う。
　言い換えれば、本明細書における「ＳｉＣ－Ｓｉ蒸気圧環境」とは、ＳｉＣ（固体）とＳｉ（液相）とが気相を介して相平衡状態となっているときの蒸気圧の環境を指す。
　ＳｉＣ－Ｓｉ平衡蒸気圧環境は、例えば、原子数比Ｓｉ／Ｃが１を超える準閉鎖空間が熱処理されることで形成される。具体的には、化学量論比１：１を満たすＳｉＣ製の原料容器３０内に、化学量論比１：１を満たすＳｉＣ基板１０と、Ｓｉ蒸気供給源（Ｓｉ基板やＳｉペレット等）と、を配置した場合には、原料容器３０内の原子数比Ｓｉ／Ｃは１を超える。
　なお、本明細書における「準閉鎖空間」とは、容器内の真空引きは可能であるが、容器内に発生した蒸気の少なくとも一部を閉じ込め可能な空間のことをいう。この準閉鎖空間は、原料容器３０内や浸炭容器２０内に形成することができる。
　また、ＳｉＣ-Ｃ平衡蒸気圧環境とは、ＳｉＣ（固相）とＣ（固相）と気相の三相が平衡状態となっているときの蒸気圧の環境のことを言う。
　言い換えれば、本明細書における「ＳｉＣ-Ｃ平衡蒸気圧環境」とは、ＳｉＣ（固相）とＣ（固相）とが気相を介して相平衡状態となっているときの蒸気圧の環境を指す。
　ＳｉＣ-Ｃ平衡蒸気圧環境は、例えば、原子数比Ｓｉ／Ｃが１以下である準閉鎖空間が熱処理されることで形成される。具体的には、化学量論比１：１を満たすＳｉＣ製の原料容器３０内に、化学量論比１：１を満たすＳｉＣ基板１０を配置した場合には、原料容器３０内の原子数比Ｓｉ／Ｃは１となる。また、Ｃ蒸気供給源（Ｃペレット等）を配置して原子数比Ｓｉ／Ｃを１以下としても良い。
　ＳｉＣ-Ｃ平衡蒸気圧環境の気相中の原子数比Ｓｉ／Ｃは、ＳｉＣ-Ｓｉ平衡蒸気圧環境の気相中の原子数比Ｓｉ／Ｃよりも小さい。
　本手法においては、ＳｉＣ原料とＳｉＣ基板間の蒸気圧環境がＳｉＣ-Ｃ平衡蒸気圧環境となる条件下で、多結晶ＳｉＣ(ＳｉＣ原料)と単結晶ＳｉＣ(ＳｉＣ基板１０)の蒸気圧差（化学ポテンシャル差）や温度勾配を成長駆動力として、ＳｉＣ基板１０を成長させている。
　ここで、ＳｉＣ原料とＳｉＣ基板の蒸気圧差を成長量とした場合、ＳｉＣの成長速度は以下の数１で求められる。
Figure JPOXMLDOC01-appb-M000001
　ここで、ＴはＳｉＣ原料側の温度、ｍｉは気相種（ＳｉｘＣｙ）の１分子の質量、ｋはボルツマン定数である。
　また、Ｐ原料ｉ－Ｐ基板ｉは、原料ガスが過飽和な状態となって、ＳｉＣとして析出した成長量であり、原料ガスとしてはＳｉＣ，Ｓｉ２Ｃ，ＳｉＣ２が想定される。
　本手法においては、ＳｉＣ-Ｃ平衡蒸気圧環境は、原料供給空間Ｓ２内の原子数比Ｓｉ／Ｃが１以下となるよう、Ｓｉ原子供給源及びＣ原子供給源を配置することで形成することができる。対して、ＳｉＣ-Ｓｉ平衡蒸気圧環境は、原料供給空間Ｓ２内の原子数比Ｓｉ／Ｃが１を超えるよう配置することで形成される。
　図７は、本発明に係るＳｉＣ半導体基板の製造方法にて成長させた加熱温度と成長速度の関係を示すグラフである。このグラフの横軸は温度の逆数であり、このグラフの縦軸は成長速度を対数表示している。原料供給空間Ｓ２内の原子数比Ｓｉ／Ｃが１又は１未満となるよう配置して成長させた結果を〇印で示し、原料供給空間Ｓ２内の原子数比Ｓｉ／Ｃが１を超えるように配置して成長させた結果を×印で示している。
　また図７のグラフでは、ＳｉＣ-Ｓｉ平衡蒸気圧環境におけるＳｉＣ基板成長の熱力学計算の結果を破線（アレニウスプロット）で、ＳｉＣ-Ｃ平衡蒸気圧環境におけるＳｉＣ基板成長の熱力学計算の結果を二点鎖線（アレニウスプロット）にて示している。
　すなわち、破線は、ＳｉＣ（固相）とＳｉ（液相）と気相の三相が平衡状態となるような蒸気圧環境において、多結晶ＳｉＣを原料として単結晶ＳｉＣを成長させた際の熱力学計算の結果である。具体的には、数１を用いて、以下の条件（ｉ）～（ｉｖ）で熱力学計算を行った。（ｉ）体積一定のＳｉＣ+Ｓｉ系であること，（ｉｉ）成長駆動力は、原料供給空間Ｓ２内の温度勾配と、多結晶ＳｉＣと単結晶ＳｉＣの蒸気圧差（化学ポテンシャル差）であること，（ｉｉｉ）原料ガスは、ＳｉＣ，Ｓｉ２Ｃ，ＳｉＣ２であること，（ｉｖ）原料がステップ１５に吸着する吸着係数は０．００１であること。
　また、二点鎖線は、ＳｉＣ（固相）とＣ（固相）と気相の三相が平衡状態となるような蒸気圧環境において、多結晶ＳｉＣを原料として単結晶ＳｉＣを成長させた際の熱力学計算の結果である。具体的には、数１を用いて、以下の条件（ｉ）～（ｉｖ）で熱力学計算を行った。（ｉ）体積一定のＳｉＣ+Ｃ系であること，（ｉｉ）成長駆動力は、原料供給空間Ｓ２内の温度勾配と、多結晶ＳｉＣと単結晶ＳｉＣの蒸気圧差（化学ポテンシャル差）であること，（ｉｉｉ）原料ガスはＳｉＣ，Ｓｉ２Ｃ，ＳｉＣ２であること，（ｉｖ）原料がステップ１５に吸着する吸着係数は０．００１であること。
　なお、熱力学計算に用いた各化学種のデータはＪＡＮＡＦ熱化学表の値を採用した。
　図８（ａ）は、ＳｉＣ基板１０を原料供給空間Ｓ２内の原子数比Ｓｉ／Ｃが１以下となるよう配置し、１８００℃でエピタキシャル成長を施した４Ｈ－ＳｉＣ（０００１）面側のＳＥＭ像である。すなわち、図７の○印箇所の一例であり、ＳｉＣ基板１０をＳｉＣ-Ｃ平衡蒸気圧環境下で成長させた表面の一例である。この表面では、例えば、テラス幅が４０～２００ｎｍ、ステップ高さが３～１４ｎｍのステップ－テラス構造が形成されており、ステップ端の形状がジグザグ形状のＭＳＢが形成されている。
　一方で、図８（ｂ）は、ＳｉＣ基板１０を原料供給空間Ｓ２内の原子数比Ｓｉ／Ｃが１以下を超えるよう配置し、１８００℃でエピタキシャル成長を施した４Ｈ－ＳｉＣ（０００１）面側のＳＥＭ像である。すなわち、図７の×印箇所の一例であり、ＳｉＣ-Ｓｉ平衡蒸気圧環境下で成長させた表面の一例である。この表面では、テラス幅が１４ｎｍ、ステップ高さが１.０ｎｍ（フルユニットセル）のステップ－テラス構造が形成されており、ＭＳＢは形成されていない。
　なお、このステップ高さやテラス幅は、ＡＦＭや特開２０１５－１７９０８２号公報に記載のＳＥＭ像コントラストを評価する手法により確認することができる。
（２）ＣＶＤ法
　ＣＶＤ法は、ＳｉＣ基板１０温度を１４００～１７００℃に加熱し、水素ガスをキャリアガスに用いてＳｉＨ４ガスとＣ３Ｈ８ガスを供給することで、ＳｉＣ基板１０上に成長層１３を形成する手法である。このＣＶＤ法は、ＳｉＨ４ガスとＣ３Ｈ８ガスの供給量により、成長環境中の原子数比Ｓｉ／Ｃを制御することができる。そのため、Ｃリッチ環境下でＳｉＣ基板１０を成長させることができる。なお、本明細書におけるＣリッチ環境とは、成長中の原料ガスの原子数比Ｓｉ／Ｃが１以下であることを言う。
　このＣＶＤ法において、ＳｉＣ基板をＣリッチ環境下で成長させた場合には、図８（ａ）に示したようなＭＳＢが形成された表面を得ることができる。
＜バンチング分解工程＞
　バンチング分解工程Ｓ３０は、ＳｉＣ半導体基板１４の表面に形成されたＭＳＢを分解する工程である（図２参照）。本発明の一実施形態に係るＳｉＣ半導体基板の製造方法においては、バンチング分解工程Ｓ３０として、上述したＳｉ蒸気圧エッチング法や昇華法を採用することができる。また、これらの手法以外であっても、ＭＳＢを分解可能な手法であれば当然に採用することができる。
　（１）Ｓｉ蒸気圧エッチング法
　図４の○印及び●印で示した条件で、Ｓｉ蒸気圧エッチング法によるエッチングを施すことにより、エピタキシャル成長工程Ｓ２０で形成されたＭＳＢを分解することができる（図５（ａ）参照）。
　（２）昇華法
　図８の×印で示した条件で、昇華法によるエピタキシャル成長を施すことにより、エピタキシャル成長工程Ｓ２０で形成されたＭＳＢを分解することができる（図８（ｂ）参照）。
　このように、バンチング分解工程Ｓ３０は、近接昇華法やＳｉ蒸気圧エッチング法を採用することにより、エピタキシャル成長工程Ｓ２０で形成されたＭＳＢを分解することができる。なお、このバンチング分解工程Ｓ３０は、歪層除去工程Ｓ１０やエピタキシャル成長工程Ｓ２０と同じ製造装置を用いて行うことができ、ＭＳＢの除去されたＳｉＣ半導体基板１４を製造することができる。
＜成長層中のＢＰＤ変換率＞
　図９は、エピタキシャル成長工程Ｓ２０中にＢＰＤから他の欠陥・転位（ＴＥＤ等）に変換した変換率を求める手法の説明図である。
　図９（ａ）は、歪層１１を有したＳｉＣ基板１０を示している。この段階ではバルク層１２から歪層１１まで、ＢＰＤが存在している。
　図９（ｂ）は、歪層除去工程Ｓ１０により歪層１１を除去したＳｉＣ基板１０を示している。この段階では、バルク層１２にＢＰＤが存在している。
　図９（ｃ）は、エピタキシャル成長工程Ｓ２０により成長層１３を成長させたＳｉＣ半導体基板１４を示している。この工程でバルク層１２に存在していたＢＰＤが、ある確率でＴＥＤに変換される。ここで成長層１３の表面には、１００％変換されない限り、ＴＥＤとＢＰＤが混在していることとなる。
　図９（ｄ）は、エピタキシャル成長工程Ｓ２０後のＳｉＣ半導体基板１４に対し、ＫＯＨ溶解エッチング法を用いて成長層１３中の欠陥を確認した様子を示している。このＫＯＨ溶解エッチング法は、約５００℃に加熱した溶解塩（ＫＯＨ等）にＳｉＣ基板を浸し、転位や欠陥部分にエッチピットを形成し、そのエッチピットの大きさ・形状により転位の種類を判別する手法である。この手法により、エピタキシャル成長工程Ｓ２０後の成長層１３中を伝播したＢＰＤの数を得る。
　図９（ｅ）は、ＫＯＨ溶解エッチング法後に成長層１３を除去する様子を示している。本手法では、エッチピット深さまで機械研磨やＣＭＰ等により平坦化した後、Ｓｉ蒸気圧エッチング法により成長層１３を除去し、バルク層１２を表出させている。
　図９（ｆ）は、成長層１３を除去したバルク層１２に対し、ＫＯＨ溶解エッチング法を用いてバルク層１２中の欠陥を確認した様子を示している。この手法により、成長層１３直下のバルク層１２に存在しているＢＰＤの数を得る。
　図９に示した一連の順序により、図９（ｄ）における成長層１３中を伝搬したＢＰＤの数と、図９（ｆ）におけるバルク層１２表面に存在したＢＰＤの数を比較することで、エピタキシャル成長工程Ｓ２０中に、ＢＰＤから他の欠陥・転位に変換したＢＰＤ変換率を得ることができる。
　本発明のＳｉＣ半導体基板の製造方法によれば、ＳｉＣ基板１０の表面に導入された歪層１１を除去する歪層除去工程Ｓ１０と、ＳｉＣ基板１０をＳｉＣ-Ｃ平衡蒸気圧環境下で成長させるエピタキシャル成長工程Ｓ２０と、を含むことにより、成長層１３中のＢＰＤ変換率を向上させることができる。
　また、本発明のＳｉＣ半導体基板の製造方法によれば、エピタキシャル成長工程Ｓ２０は、ＭＳＢが形成されていないＳｉＣ基板１０に対してエピタキシャル成長させることにより、成長層１３中のＢＰＤ変換率を略１００％とすることができる。
　また、本発明のＳｉＣ半導体基板の製造方法によれば、エピタキシャル成長工程Ｓ２０後に、ＭＳＢを分解させるバンチング分解工程Ｓ３０をさらに含む。これにより、耐圧層となるエピ層表面にステップバンチング起因の欠陥が発生することを抑制するＳｉＣ半導体基板１４を提供することができる。また、ＭＯＳＦＥＴの動作性能および信頼性に致命的な影響を与えるＭＳＢを除去したＳｉＣ半導体基板１４を提供することができる。
　また、本発明のＳｉＣ半導体基板の製造方法によれば、ＳｉＣ基板１０をＳｉＣ-Ｃ平衡蒸気圧環境下で成長させるエピタキシャル成長工程Ｓ２０を含むことにより、成長層１３中のＢＰＤ変換率を向上させることができる。
　また、本発明のＳｉＣ半導体基板の製造方法によれば、前記エピタキシャル成長工程は、テラス幅が４０ｎｍ未満である前記ＳｉＣ基板にエピタキシャル成長させる。このように、テラス幅が４０ｎｍ未満である前記ＳｉＣ基板をＳｉＣ-Ｃ平衡蒸気圧環境下で成長させることにより、前記ＳｉＣ基板のテラス幅が増大させつつ成長させることができる。
　また、本発明は、ＳｉＣ基板１０に単結晶ＳｉＣを成長させるエピタキシャル成長工程Ｓ２０を含むＳｉＣ半導体基板の製造方法において、ＳｉＣ基板１０のテラス幅Ｗが増大する条件で成長させるエピタキシャル成長工程を含む、ＳｉＣ半導体基板の基底面転位を低減する方法である。
　また、本発明は、ＳｉＣ基板１０に単結晶ＳｉＣを成長させるエピタキシャル成長工程Ｓ２０を含むＳｉＣ半導体基板の製造方法において、前記ＳｉＣ基板１０をＳｉＣ-Ｃ平衡蒸気圧環境下でエピタキシャル成長させるエピタキシャル成長工程を含む、ＳｉＣ半導体基板の基底面転位を低減する方法である。
［ＳｉＣ半導体基板］
　本発明の一実施形態のＳｉＣ半導体基板１４は、ＢＰＤを有するバルク層１２と、ＢＰＤをＢＰＤ以外の転位・欠陥に変換させる成長層１３と、を備え、成長層１３におけるＢＰＤの変換率が略１００％となっている。具体的には、前記変換率は９９．９５％より大きく、好ましくは９９．９６％以上であり、また好ましくは９９．９７％以上であり、また好ましくは９９．９８％以上であり、また好ましくは９９．９９％以上である。
　すなわち、ＳｉＣ半導体基板１４は、バルク層１２に存在していたＢＰＤが、エピタキシャル成長工程Ｓ２０中に他の転位・欠陥に変換されるため、表面にＢＰＤが存在していない成長層１３を有している。
　具体的には、バルク層１２のＢＰＤ密度は、２０００個／ｃｍ２以上であり、成長層１３表面のＢＰＤ密度は、１個／ｃｍ２未満である、ＳｉＣ半導体基板１４である。
　例えば、本発明のＳｉＣ半導体基板１４は、１０ｍｍ×５ｍｍの面積において、バルク層１２表面のＢＰＤの個数は１２００個以上であり、成長層１３表面のＢＰＤの個数は０個である。
　すなわち、バルク層１２のＢＰＤ密度は、２４００個／ｃｍ２以上であり、成長層１３表面のＢＰＤ密度は、０個／ｃｍ２である、ＳｉＣ半導体基板１４である。
　本発明の他の実施形態のＳｉＣ半導体基板１４は、ＢＰＤを有するバルク層１２と、ＢＰＤをＢＰＤ以外に変換させる成長層１３と、を備え、この成長層１３におけるＢＰＤ変換率は９９．５％より大きい。
　具体的には、バルク層１２のＢＰＤ密度は、１０００個／ｃｍ２以上であり、成長層１３表面のＢＰＤ密度は、５個／ｃｍ２未満である、ＳｉＣ半導体基板１４である。
　例えば、本発明の他の実施形態のＳｉＣ半導体基板１４は、１０ｍｍ×５ｍｍの面積において、バルク層１２表面のＢＰＤの個数は６６９個以上であり、成長層１３表面のＢＰＤの個数は２個以下である。すなわち、バルク層１２のＢＰＤ密度は、１３３８個／ｃｍ２以上であり、成長層１３表面のＢＰＤ密度は、４個／ｃｍ２以下である、ＳｉＣ半導体基板１４である。
　本発明の他の実施形態のＳｉＣ半導体基板１４は、ＢＰＤを有するバルク層１２と、ＢＰＤをＢＰＤ以外に変換させる成長層１３と、を備え、この成長層１３におけるＢＰＤ変換率は９５％より大きい。
　具体的には、バルク層１２のＢＰＤ密度は、２０００個／ｃｍ２以上であり、成長層１３表面のＢＰＤ密度は、１００個／ｃｍ２以下である、ＳｉＣ半導体基板１４である。
　また、バルク層１２のＢＰＤ密度は、１０００個／ｃｍ２以上であり、成長層１３表面のＢＰＤ密度は、５０個／ｃｍ２以下である、ＳｉＣ半導体基板１４である。
　また、バルク層１２のＢＰＤ密度は、５００個／ｃｍ２以上であり、成長層１３表面のＢＰＤ密度は、２５個／ｃｍ２以下である、ＳｉＣ半導体基板１４である。
　また、バルク層１２のＢＰＤ密度は、１００個／ｃｍ２以上であり、成長層１３表面のＢＰＤ密度は、５個／ｃｍ２以下である、ＳｉＣ半導体基板１４である。
　例えば、本発明の他の実施形態のＳｉＣ半導体基板１４は、１０ｍｍ×５ｍｍの面積において、バルク層１２表面のＢＰＤの個数は１２００個以上であり、成長層１３表面のＢＰＤの個数は０個である。すなわち、バルク層１２のＢＰＤ密度は、２４００個／ｃｍ２以上であり、成長層１３表面のＢＰＤ密度は、０個／ｃｍ２である、ＳｉＣ半導体基板１４である。
　また、本発明の他の実施形態のＳｉＣ半導体基板１４は、１０ｍｍ×５ｍｍの面積において、バルク層１２表面のＢＰＤの個数は６６９個以上であり、成長層１３表面のＢＰＤの個数は２個である。すなわち、バルク層１２のＢＰＤ密度は、１３３８個／ｃｍ２以上であり、成長層１３表面のＢＰＤ密度は、４個／ｃｍ２以下である、ＳｉＣ半導体基板１４である。
　例えば、本発明の他の実施形態のＳｉＣ半導体基板１４は、１０ｍｍ×５ｍｍの面積において、バルク層１２表面のＢＰＤの個数は２７６個以上であり、成長層１３表面のＢＰＤの個数は１２個である。すなわち、バルク層１２のＢＰＤ密度は、５５２個／ｃｍ２以上であり、成長層１３表面のＢＰＤ密度は、２４個／ｃｍ２以下である、ＳｉＣ半導体基板１４である。
　例えば、本発明の他の実施形態のＳｉＣ半導体基板１４は、１０ｍｍ×５ｍｍの面積において、バルク層１２表面のＢＰＤの個数は６２個以上であり、成長層１３表面のＢＰＤの個数は２個である。すなわち、バルク層１２のＢＰＤ密度は、１２４個／ｃｍ２以上であり、成長層１３表面のＢＰＤ密度は、４個／ｃｍ２以下である、ＳｉＣ半導体基板１４である。
　本発明のＳｉＣ半導体基板によれば、バルク層１２の表面は、１ユニットセル高さのステップ１５が配列している。すなわち、図５（ａ）に示したように、１ｎｍ（１ユニットセル）高さのステップ１５が配列した表面にエピタキシャル成長することを特徴とする。このバルク層１２のステップ高さやテラス幅は、ＳｉＣ半導体基板１４の断面ＳＥＭ像等により確認することができる。
　このように、バルク層１２表面に同じ高さのステップ１５が配列していることにより、成長層１３におけるＢＰＤの変換率を９９．９５％より大きくすることができる。
　また、本発明のＳｉＣ半導体基板によれば、成長層１３の表面は、１ユニットセル高さのステップ１５が配列している。このステップ高さやテラス幅は、ＡＦＭや特開２０１５－１７９０８２号公報に記載のＳＥＭ像コントラストを評価する手法により確認することができる。また、この成長層１３上に、昇華法やＣＶＤ法等を用いて、耐圧層となるエピ層をさらに形成しても良い。
［ＳｉＣ半導体基板の製造装置］
　以下、本発明に係るＳｉＣ半導体基板の製造装置について、図１０を参照して詳細に説明する。この実施形態に係る製造装置は、Ｓｉ蒸気圧空間Ｓ１を有する浸炭容器２０と、原料供給空間Ｓ２を有する原料容器３０と、原料供給空間Ｓ２を加熱可能な高温真空炉４０備える。なお、同実施形態において、先のＳｉＣ半導体基板及びその製造方法と基本的に同一の構成要素については、同一の符号を付してその説明を簡略化する。
　原料供給空間Ｓ２は、Ｓｉ原子供給源と、Ｃ原子供給源と、を有しており、Ｓｉ原子供給源及び前記Ｃ原子供給源は、原料供給空間Ｓ２内の原子数比Ｓｉ／Ｃが１以下となるよう配置される。これにより、原料供給空間Ｓ２内にＳｉＣ-Ｃ平衡蒸気圧環境を形成してＳｉＣ基板１０を成長させることができる。
　高温真空炉４０は、本加熱室４１と、予備加熱室４２と、浸炭容器２０を予備加熱室４２から本加熱室４１へ移動可能な移動手段４３（移動台）と、を備えている。本加熱室４１は、ＳｉＣ基板１０を１０００℃以上２３００℃以下の温度に加熱することができる。予備加熱室４２は、ＳｉＣ基板１０を本加熱室４１で加熱する前に予備加熱を行うための空間である。
　本加熱室４１には、真空形成用バルブ４４と、不活性ガス注入用バルブ４５と、真空計４６と、が接続されている。真空形成用バルブ４４は、本加熱室４１内を排気して真空引きする真空引ポンプと接続されており、本加熱室４１内の真空度を調整することができる。また、不活性ガス注入用バルブ４５は、本加熱室４１内に不活性ガス（例えば、Ａｒ等）を導入し、この圧力を調整することができる。真空計４６は、本加熱室４１内の真空度を測定することができる。
　また、本加熱室４１の内部には、ヒータ４７が備えられている。さらに、本加熱室４１の側壁及び天井には熱反射金属板が固定されており（図示せず）、この熱反射金属板は、ヒータ４７の熱を本加熱室４１の略中央部に向けて反射させるように構成されている。
　これにより、ＳｉＣ基板１０を加熱し、１０００℃以上２３００℃以下の温度まで昇温させることができる。なお、ヒータ４７としては、例えば、抵抗加熱式のヒータ又は高周波誘導加熱式のヒータを用いることができる。
　予備加熱室４２は、本加熱室４１と接続されており、移動手段４３により浸炭容器２０を移動可能に構成されている。これにより、原料供給空間Ｓ２が、本加熱室４１から予備加熱室４２へ、又は予備加熱室４２から本加熱室４１へ搬送される。
　なお、この予備加熱室４２には、本加熱室４１のようなヒータ４７は設けられておらず、本加熱室４１の余熱により昇温される。例えば、本加熱室４１が２０００℃の場合、予備加熱室４２は１０００℃程度まで昇温し、浸炭容器２０等の脱ガス処理を行えるよう構成されている。
　また、本加熱室４１と予備加熱室４２間の搬送は、移動手段４３により最短１分程で完了するため、１～１０００℃／ｍｉｎでの昇温・降温を実現することができる。このように急速昇温及び急速降温が行えるため、従来の装置では困難であった、昇温中及び降温中の低温成長履歴を持たない表面形状を観察することが可能である。
　また、図５においては、本加熱室４１の下方に予備加熱室４２を配置しているが、これに限られず、任意の方向に設置することができる。
　移動手段４３は、浸炭容器２０を配置する台であり、この浸炭容器２０との接触部より微小な熱を逃がしている。これにより、浸炭容器２０内乃至原料供給空間Ｓ２内に温度勾配が生まれ、ＳｉＣ基板１０の成長駆動力となっている。図５に示したように、下から浸炭容器２０を支持する場合には、浸炭容器２０の底面方向に（上から下に）向かって温度が下がるように温度勾配が設けられる。
　なお、この温度勾配は、移動手段４３の設計を変更することで任意の方向に設けることができ、例えば、移動手段４３に吊り下げ式等を採用した場合には、熱が上方向に逃げるため、温度勾配は、浸炭容器２０の天面方向に（下から上に）向かって温度が下がるように僅かな温度勾配が設けられることとなる。
　本発明のＳｉＣ半導体基板の製造装置によれば、原料容器３０はＳｉ蒸気圧環境が形成されるＳｉ蒸気圧空間Ｓ１内に配置されている。このように、Ｓｉ蒸気圧空間Ｓ１内に原料供給空間Ｓ２が配置され、Ｓｉ蒸気圧空間Ｓ１を介して原料供給空間Ｓ２内が排気（真空引き）されることで、原料供給空間Ｓ２内からＳｉ原子が減少することを抑制することができる。これにより、原料供給空間Ｓ２内を成長に好ましい原子数比Ｓｉ／Ｃを長時間維持することができる。
　すなわち、原料供給空間Ｓ２から直接排気する場合には、上容器３１と下容器３２の嵌合箇所（間隙３３）からＳｉ原子が排気されてしまう。この場合には、原料供給空間Ｓ２内の原子数比Ｓｉ／Ｃが著しく減少することにより、成長に適切な環境が維持されない。
　一方、Ｓｉ蒸気圧環境のＳｉ蒸気圧空間Ｓ１を介して原料容器３０内を排気する場合には、原料供給空間Ｓ２からＳｉ原子が排気されることを抑制して、原料供給空間Ｓ２内の原子数比Ｓｉ／Ｃを保つことができる。
　以下、実施例によって本発明をより詳細に説明するが、本発明はこれらの実施例に限定されるものではない。
　表１に示す条件で、実施例１～４、比較例１のＳｉＣ半導体基板を製造した。なお、これらの実施例及び比較例にて使用したＳｉＣ基板１０の歪層１１の深さは、ＳＥＭ－ＥＢＳＤにより５μｍ程度と確認した。また、使用した浸炭容器２０のサイズは直径１６０ｍｍ×高さ６０ｍｍであり、原料容器３０のサイズは直径６０ｍｍ×高さ４ｍｍである。
　なお、テラス幅Ｗ（テラス幅Ｗ１及びテラス幅Ｗ２含む）の値としては、撮影したＳＥＭ像のステップ１５に対して垂直なラインを引き、このライン上に存在するステップ１５数をカウントすることで、テラス幅の平均値を採用した（テラス幅Ｗ＝ライン長さ／ライン上のステップ数）。
　また、ステップ高さは、ＡＦＭにより測定した。
Figure JPOXMLDOC01-appb-T000002
　実施例１は、Ｓｉ蒸気圧エッチング法を用いてＭＳＢが形成されない条件で歪層１１を除去し（歪層除去工程Ｓ１０）、昇華法を用いてＳｉＣ-Ｃ平衡蒸気圧環境下で成長させた（エピタキシャル成長工程Ｓ２０）。その結果、成長層１３のＢＰＤ変換率は、１００％であった。この時、エピタキシャル成長工程Ｓ２０前のテラス幅Ｗ１は１４ｎｍであり、エピタキシャル成長工程Ｓ２０後のテラス幅Ｗ２は５５ｎｍであった（テラス幅増減率=２９２．８６％）。
　実施例２は、Ｓｉ蒸気圧エッチング法を用いてＭＳＢが形成される条件で歪層１１を除去し（歪層除去工程Ｓ１０）、実施例１と同じ条件下（ＳｉＣ-Ｃ平衡蒸気圧環境下）で成長させた（エピタキシャル成長工程Ｓ２０）。その結果、成長層１３のＢＰＤ変換率は、９９．７％であった。この時、エピタキシャル成長工程Ｓ２０前のテラス幅Ｗ１は２６ｎｍであり、エピタキシャル成長工程Ｓ２０後のテラス幅Ｗ２は４０ｎｍであった（テラス幅増減率=５３．８５％）。
　なお、この結果から、エピタキシャル成長前のＳｉＣ基板１０表面にＭＳＢが形成されている場合には、実施例１と比較してＢＰＤ変換率が低下していることがわかる。
　実施例３は、歪層１１を除去する歪層除去工程Ｓ１０を行わずに、実施例１及び実施例２と同じ条件下（ＳｉＣ-Ｃ平衡蒸気圧環境下）で成長させた（エピタキシャル成長工程Ｓ２０）。その結果、成長層１３のＢＰＤ変換率は、９５．６５％であった。この時、エピタキシャル成長工程Ｓ２０前のテラス幅Ｗ１は７ｎｍであり、エピタキシャル成長工程Ｓ２０後のテラス幅Ｗ２は４５ｎｍであった（テラス幅増減率=５４２．８６％）。
　この結果から、ＳｉＣ基板１０をＳｉＣ-Ｃ平衡蒸気圧環境下で成長させるエピタキシャル成長工程Ｓ２０を含むことにより、成長層１３のＢＰＤ変換率が９５％以上となることがわかる。また、エピタキシャル成長前のＳｉＣ基板１０に歪層１１が残存している場合には、実施例１及び実施例２と比較してＢＰＤ変換率が低下していることがわかる。
　実施例４は、ＭＳＢが形成される条件で歪層１１を除去し（歪層除去工程Ｓ１０）、実施例１及び実施例２と同じ条件下（ＳｉＣ-Ｃ平衡蒸気圧環境下）で成長させた（エピタキシャル成長工程Ｓ２０）。その結果、成長層１３のＢＰＤ変換率は、９６．７７％であった。この時、エピタキシャル成長工程Ｓ２０前のテラス幅Ｗ１は５０ｎｍであり、エピタキシャル成長工程Ｓ２０後のテラス幅Ｗ２は４８ｎｍであった（テラス幅増減率=－４．００％）。
　この結果から、ＳｉＣ基板１０をＳｉＣ-Ｃ平衡蒸気圧環境下で成長させるエピタキシャル成長工程Ｓ２０を含むことにより、成長層１３のＢＰＤ変換率が９５％以上となることがわかる。また、エピタキシャル成長工程Ｓ２０において、ＳｉＣ基板のテラス幅が増大する条件で成長させない場合には、実施例１及び実施例２と比較してＢＰＤ変換率が低下していることがわかる。
　実施例１によれば、１０ｍｍ×５ｍｍの面積において、バルク層１２表面のＢＰＤの個数は１２００個であり、成長層１３表面のＢＰＤの個数は０個である、ＳｉＣ半導体基板１４を製造することができる。
　すなわち、実施例１によれば、バルク層１２表面のＢＰＤ密度は、２４００個／ｃｍ２であり、成長層１３表面のＢＰＤ密度は、０個／ｃｍ２である、ＳｉＣ半導体基板１４を製造することができる。
　言い換えれば、実施例１によれば、バルク層１２表面のＢＰＤ密度は、２０００個／ｃｍ２以上であり、成長層１３表面のＢＰＤ密度は、１個／ｃｍ２未満である、ＳｉＣ半導体基板１４を製造することができる。
　実施例２によれば、１０ｍｍ×５ｍｍの面積において、バルク層１２表面のＢＰＤの個数は６６９個であり、成長層１３表面のＢＰＤの個数は２個である、ＳｉＣ半導体基板１４を製造することができる。
　すなわち、実施例２によれば、バルク層１２表面のＢＰＤ密度は、１３３８個／ｃｍ２であり、成長層１３表面のＢＰＤ密度は、４個／ｃｍ２である、ＳｉＣ半導体基板１４を製造することができる。
　言い換えれば、実施例２によれば、バルク層１２表面のＢＰＤ密度は、１０００個／ｃｍ２以上であり、成長層１３表面のＢＰＤ密度は、５個／ｃｍ２未満である、ＳｉＣ半導体基板１４を製造することができる。
　実施例３によれば、１０ｍｍ×５ｍｍの面積において、バルク層１２表面のＢＰＤの個数は２７６個であり、成長層１３表面のＢＰＤの個数は１２個である、ＳｉＣ半導体基板１４を製造することができる。
　すなわち、実施例３によれば、バルク層１２表面のＢＰＤ密度は、５５２個／ｃｍ２であり、成長層１３表面のＢＰＤ密度は、２４個／ｃｍ２である、ＳｉＣ半導体基板１４を製造することができる。
　言い換えれば、実施例３によれば、バルク層１２表面のＢＰＤ密度は、５００個／ｃｍ２以上であり、成長層１３表面のＢＰＤ密度は、２５個／ｃｍ２以下である、ＳｉＣ半導体基板１４を製造することができる。
　実施例４によれば、１０ｍｍ×５ｍｍの面積において、バルク層１２表面のＢＰＤの個数は６２個であり、成長層１３表面のＢＰＤの個数は２個である、ＳｉＣ半導体基板１４を製造することができる。
　すなわち、実施例４によれば、バルク層１２表面のＢＰＤ密度は、５５２個／ｃｍ２であり、成長層１３表面のＢＰＤ密度は、４個／ｃｍ２である、ＳｉＣ半導体基板１４を製造することができる。
　言い換えれば、実施例４によれば、バルク層１２表面のＢＰＤ密度は、１００個／ｃｍ２以上であり、成長層１３表面のＢＰＤ密度は、５個／ｃｍ２以下である、ＳｉＣ半導体基板１４を製造することができる。
　なお、実施例２の歪層除去工程Ｓ１０では、Ａｒガスを１００００Ｐａ導入することでＭＳＢを形成しているのに対し、この比較例２の歪層除去工程Ｓ１０ではタンタルシリサイド層にＴａＳｉ２を採用することでＭＳＢを形成している。
　比較例１は、実施例１と同様にＭＳＢが形成されない条件で歪層１１を除去し（歪層除去工程Ｓ１０）、昇華法を用いてＳｉＣ-Ｓｉ平衡蒸気圧環境下で成長させた（エピタキシャル成長工程Ｓ２０）。なお、このＳｉＣ-Ｓｉ平衡蒸気圧環境は、原料供給空間Ｓ２内にＳｉ基板を配置することで形成している。その結果、成長層１３のＢＰＤ変換率は、９３．２４％であった。
　この結果から、ＳｉＣ-Ｓｉ平衡蒸気圧環境下で成長させた場合には、実施例１～４と比較してＢＰＤ変換率が低下していることがわかる。
　また、本発明者等は、ＢＰＤ変換率に法則性がないか鋭意検討・実験したところ、図１１に示すように、ＢＰＤ変換率はエピタキシャル成長前とエピタキシャル成長後のテラス幅Ｗの増減率（テラス幅増大率）に大きく関係していることを見出した。
　図１１は、横軸にテラス幅増大率（（成長前のテラス幅Ｗ２－成長後のテラス幅Ｗ１）／成長後のテラス幅Ｗ１）を、縦軸にＢＰＤ変換率をプロットしたグラフである。この図１１に示したプロットは、歪層１１を除去した異なるテラス幅Ｗ１を有する複数のＳｉＣ基板１０に対し、１７００℃，１８００℃，１９００℃の何れかの成長温度で、かつ、ＳｉＣ-Ｓｉ平衡蒸気圧環境下又はＳｉＣ-Ｃ平衡蒸気圧環境下で、３μｍ成長させた複数の実験結果を示している。
　この結果によれば、テラス幅増大率が０より大きい場合、すなわち、歪層１１を除去したＳｉＣ基板１０に対して、エピタキシャル成長中にテラス幅Ｗが増大する条件で成長させた場合には、ＢＰＤ変換率が９９．００％以上であった。
　すなわち、本発明に係るＳｉＣ半導体基板の製造方法によれば、ＳｉＣ基板１０の歪層１１を除去する歪層除去工程Ｓ１０と、ＳｉＣ基板１０のテラス幅が増大する条件で成長させるエピタキシャル成長工程Ｓ２０と、を含むことにより、成長層１３中のＢＰＤ密度を低減させることができる。さらに、ＭＳＢが形成されていないＳｉＣ基板１０に対して、Ｃリッチ環境下でエピタキシャル成長を行うことにより、ＢＰＤ変換率を１００％とすることができる。
　なお、エピタキシャル成長工程Ｓ２０において、ＳｉＣ基板１０をＳｉＣ-Ｃ平衡蒸気圧環境下で成長させた場合には、テラス幅Ｗ２が４０～２００ｎｍ、ステップ高さが３～１４ｎｍのステップ－テラス構造が形成される。そのため、エピタキシャル成長工程Ｓ２０前のＳｉＣ基板１０のテラス幅Ｗ１は、好ましくは４０ｎｍ未満であり、より好ましくは３０ｎｍ未満であり、さらに好ましくは２０ｎｍ未満であり、さらに好ましくは１５ｎｍ未満であり、さらに好ましくは１４ｎｍである。
　Ｓ１０　歪層除去工程
　Ｓ２０　エピタキシャル成長工程
　Ｓ３０　バンチング分解工程
　１０　ＳｉＣ基板
　１１　歪層
　１２　バルク層
　１３　成長層
　１４　ＳｉＣ半導体基板
　１５　ステップ
　１６　テラス
　２０　浸炭容器
　３０　原料容器
　４０　高温真空炉
　４１　本加熱室
　４２　予備加熱室
　４３　移動手段
　Ｓ１　Ｓｉ蒸気圧空間
　Ｓ２　原料供給空間
　ＢＰＤ　基底面転位
　ＭＳＢ　マクロステップバンチング
　Ｗ　テラス幅

 

Claims (28)

  1. 　ＳｉＣ基板の歪層を除去する歪層除去工程と、
    　前記ＳｉＣ基板のテラス幅が増大する条件で成長させるエピタキシャル成長工程と、を含む、ＳｉＣ半導体基板の製造方法。
  2. 　前記エピタキシャル成長工程は、ＳｉＣ-Ｃ平衡蒸気圧環境下で成長させる、請求項１に記載のＳｉＣ半導体基板の製造方法。
  3. 　前記エピタキシャル成長工程は、原料供給空間内の原子数比Ｓｉ／Ｃが１以下となるよう、Ｓｉ原子供給源及びＣ原子供給源を配置して成長させる、請求項１又は請求項２に記載のＳｉＣ半導体基板の製造方法。
  4. 　前記エピタキシャル成長工程は、ＣＶＤ法を用いて前記ＳｉＣ基板をＣリッチ環境下で成長させる、請求項１に記載のＳｉＣ半導体基板の製造方法。
  5. 　前記エピタキシャル成長工程は、マクロステップバンチングが形成されていないＳｉＣ基板に対して成長させる、請求項１～４の何れかに記載のＳｉＣ半導体基板の製造方法。
  6. 　前記エピタキシャル成長工程は、オフ方向が＜１１－２０＞であるＳｉＣ基板に対して成長させた際に、ステップ端形状がジグザグ形状のマクロステップバンチングが形成される成長条件でエピタキシャル成長を行う、請求項１～５の何れかに記載のＳｉＣ半導体基板の製造方法。
  7. 　前記エピタキシャル成長工程は、１６００℃以上の温度で行う、請求項１～６の何れかに記載のＳｉＣ半導体基板の製造方法。
  8. 　前記エピタキシャル成長工程後に、マクロステップバンチングを分解させるバンチング分解工程をさらに含む、請求項１～７の何れかに記載のＳｉＣ半導体基板の製造方法。
  9. 　基底面転位を有するバルク層と、
    　前記基底面転位を基底面転位以外に変換させる成長層と、を備え、
    　前記成長層における前記基底面転位の変換率は９９．９５％より大きい、ＳｉＣ半導体基板。
  10. 　前記バルク層の表面は、１ユニットセル高さのステップが配列している、請求項９に記載のＳｉＣ半導体基板。
  11. 　ＳｉＣ基板にＳｉ原子及びＣ原子を供給して成長させる原料供給空間と、
    　前記原料供給空間を加熱可能な高温真空炉と、を備え、
    　前記原料供給空間は、Ｓｉ原子供給源と、Ｃ原子供給源と、を有し、
    　前記Ｓｉ原子供給源及び前記Ｃ原子供給源は、前記原料供給空間内の原子数比Ｓｉ／Ｃが１以下となるよう配置される、ＳｉＣ半導体基板の製造装置。
  12. 　Ｓｉ蒸気圧環境が形成されるＳｉ蒸気圧空間をさらに備え、
    　前記原料供給空間は、前記Ｓｉ蒸気圧空間を介して排気される、請求項１１に記載のＳｉＣ半導体基板の製造装置。
  13. 　前記原料供給空間を有する原料容器と、
    　前記Ｓｉ蒸気圧空間を有する浸炭容器と、を備える、請求項１２に記載のＳｉＣ半導体基板の製造装置。
  14. 　前記原料供給空間内には、前記ＳｉＣ基板に向かって温度が下がるような温度勾配が設けられている、請求項１１～１３の何れかに記載のＳｉＣ半導体基板の製造装置。
  15. 　前記高温真空炉は、前記原料供給空間を加熱可能な本加熱室と、
    　前記本加熱室に接続する予備加熱室と、
    　前記原料供給空間を移動させる移動手段と、を有し、
    　前記移動手段は、前記本加熱室と前記予備加熱室の間を移動可能に構成されている、請求項１１～１４の何れかに記載のＳｉＣ半導体基板の製造装置。
  16. 　ＳｉＣ基板のテラス幅が増大する条件で成長させるエピタキシャル成長工程を含む、ＳｉＣ半導体基板の基底面転位を低減する方法。
  17. 　ＳｉＣ基板をＳｉＣ-Ｃ平衡蒸気圧環境下でエピタキシャル成長させるエピタキシャル成長工程を含む、ＳｉＣ半導体基板の基底面転位を低減する方法。
  18. 　前記エピタキシャル成長工程は、テラス幅が４０ｎｍ未満である前記ＳｉＣ基板にエピタキシャル成長させる、請求項１６又は請求項１７に記載のＳｉＣ半導体基板の基底面転位を低減する方法。
  19. 　前記エピタキシャル成長工程は、原料供給空間内の原子数比Ｓｉ／Ｃが１以下となるよう、Ｓｉ原子供給源及びＣ原子供給源を配置して成長させる、請求項１６～１８の何れかに記載のＳｉＣ半導体基板の基底面転位を低減する方法。
  20. 　前記エピタキシャル成長工程は、マクロステップバンチングが形成されていないＳｉＣ基板に対して成長させる、請求項１６～１９の何れかに記載のＳｉＣ半導体基板の基底面転位を低減する方法。
  21. 　ＳｉＣ基板をＳｉＣ-Ｃ平衡蒸気圧環境下で成長させるエピタキシャル成長工程を含む、ＳｉＣ半導体基板の製造方法。
  22. 　前記エピタキシャル成長工程は、テラス幅が４０ｎｍ未満である前記ＳｉＣ基板にエピタキシャル成長させる、請求項２１に記載のＳｉＣ半導体基板の製造方法。
  23. 　前記エピタキシャル成長工程は、原料供給空間内の原子数比Ｓｉ／Ｃが１以下となるよう、Ｓｉ原子供給源及びＣ原子供給源を配置して成長させる、請求項２１又は請求項２２に記載のＳｉＣ半導体基板の製造方法。
  24. 　前記エピタキシャル成長工程は、マクロステップバンチングが形成されていないＳｉＣ基板に対して成長させる、請求項２１～２３の何れかに記載のＳｉＣ半導体基板の製造方法。
  25. 　基底面転位を有するバルク層と、
    　前記基底面転位を基底面転位以外に変換させる成長層と、を備え、
    　前記バルク層の表面の基底面転位の密度は、２０００個／ｃｍ２以上であり、前記成長層の表面の基底面転位の密度は、１００個／ｃｍ２以下である、ＳｉＣ半導体基板。
  26. 　基底面転位を有するバルク層と、
    　前記基底面転位を基底面転位以外に変換させる成長層と、を備え、
    　前記バルク層の表面の基底面転位の密度は、２０００個／ｃｍ２以上であり、前記成長層の表面の基底面転位の密度は、１個／ｃｍ２未満である、ＳｉＣ半導体基板。
  27. 　基底面転位を有するバルク層と、
    　前記基底面転位を基底面転位以外に変換させる成長層と、を備え、
    　前記バルク層の表面の基底面転位の密度は、２０００個／ｃｍ２以上であり、前記成長層の表面の基底面転位の密度は、０個／ｃｍ２である、ＳｉＣ半導体基板。
  28. 　請求項１～８、２１～２３の何れかに記載の製造方法により製造されたＳｉＣ半導体基板。
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