WO2023058492A1 - ドーパントの活性化率を向上させる方法及びそれらの方法により作製された構造 - Google Patents

ドーパントの活性化率を向上させる方法及びそれらの方法により作製された構造 Download PDF

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WO2023058492A1
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epitaxial layer
dopant
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layer
less
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忠昭 金子
清 小島
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学校法人関西学院
豊田通商株式会社
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    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/36—Carbides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2015—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate the substrate being of crystalline semiconductor material, e.g. lattice adaptation, heteroepitaxy

Definitions

  • the present invention relates to a method for improving the activation rate of dopants and a structure produced by the method.
  • SiC silicon carbide
  • GaN gallium nitride
  • Ga 2 O 3 gallium oxide
  • silicon carbide has a dielectric breakdown field one order of magnitude larger, a bandgap three times larger, and a thermal conductivity three times higher than silicon. Therefore, silicon carbide is expected to be applied to power devices, high-frequency devices, high-temperature devices, and the like.
  • Patent Literature 1 describes "a step of supplying a gas containing hydrogen into an epitaxial growth apparatus to heat the inside of the epitaxial growth apparatus for a predetermined time, and carrying a single crystal silicon carbide substrate into the epitaxial growth apparatus. and forming a single-crystal silicon carbide film on the single-crystal silicon carbide substrate by epitaxial growth by supplying a raw material gas, a carrier gas, and a dopant gas containing an impurity that determines a conductivity type.
  • a method for manufacturing a silicon semiconductor substrate is described.
  • Patent Document 2 describes a technique for growing an epitaxial layer of silicon carbide under a SiC—C equilibrium vapor pressure environment.
  • Patent Document 3 describes a technique for growing an epitaxial layer of silicon carbide under a SiC—Si equilibrium vapor pressure environment.
  • one of the reasons for the increase in on-resistance is the variation in the dopant activation rate.
  • the dopant activation rate in the epitaxial layer is locally low, it causes variations in the threshold voltage and on-resistance of the semiconductor device.
  • variations in the threshold voltage and on-resistance not only lower the current-carrying ability, but also cause current concentration at a specific location, which can lead to destruction.
  • a problem to be solved by the present invention is to provide a novel technique for improving the activation rate of the dopant in the epitaxial layer.
  • Another problem to be solved by the present invention is to provide a novel technique for suppressing variations in the activation rate of the dopants in the epitaxial layer.
  • the present invention which solves the above-mentioned problems, is a method for improving the dopant activation rate of an epitaxial layer, which includes a growth step of growing an epitaxial layer on a bulk layer under an equilibrium vapor pressure environment.
  • the growing step is a step of growing the epitaxial layer having a higher dopant activation rate than the bulk layer.
  • the growth step is a step of crystal-growing an epitaxial layer in which the activation rate of the dopant is 33% or more.
  • a preferred form of the present invention includes a measurement step of measuring the activation rate of the dopant in the epitaxial layer.
  • the measuring step includes a first measuring step of measuring a dopant concentration of the epitaxial layer, a second measuring step of measuring a carrier concentration of the epitaxial layer, and a second measuring step of measuring the carrier concentration of the epitaxial layer. and a calculating step of calculating the activation rate of the dopant of the epitaxial layer based on the measurement result of the second measuring step.
  • the growing step is a step of growing the epitaxial layer on a bulk layer having a diameter of at least 4 inches or more.
  • the present invention also relates to a method for manufacturing a semiconductor substrate. That is, the present invention, which solves the above-described problems, is a method of manufacturing a semiconductor substrate including a growth step of growing an epitaxial layer on a bulk layer under an equilibrium vapor pressure environment.
  • the present invention also relates to a semiconductor substrate. That is, the present invention for solving the above-described problems is a semiconductor substrate comprising an epitaxial layer grown on a bulk layer, the epitaxial layer having a higher dopant activation rate than the bulk layer.
  • the epitaxial layer has an activation rate of the dopant of 33% or more.
  • a preferred form of the invention has a diameter of at least 4 inches or more.
  • the present invention also relates to a method of manufacturing a semiconductor device. That is, the present invention for solving the above-mentioned problems comprises a growth step of growing an epitaxial layer on a bulk layer under an equilibrium vapor pressure environment, and forming a device region in at least a part of the substrate obtained by this growth step. and a device forming step.
  • a preferred form of the present invention further includes a removing step of removing at least part of the bulk layer.
  • the present invention also relates to a semiconductor device. That is, the present invention for solving the above-described problems is a semiconductor device including the epitaxial layer having a dopant activation rate higher than that of the bulk layer.
  • the epitaxial layer has an activation rate of the dopant of 33% or more.
  • the disclosed technique it is possible to provide a novel technique for improving the activation rate of the dopant in the epitaxial layer. Moreover, according to the disclosed technique, it is possible to provide a novel technique for suppressing variations in the activation rate of the dopant in the epitaxial layer.
  • FIG. 5 is an explanatory diagram illustrating a method for improving the activation rate of dopants in an epitaxial layer according to another embodiment; It is explanatory drawing explaining the method to manufacture the semiconductor device concerning embodiment. It is explanatory drawing explaining the method of manufacturing the semiconductor device concerning other embodiment.
  • a method for improving the activation rate of dopants in an epitaxial layer according to the present invention comprises a growth step S10 of growing an epitaxial layer 20 having a dopant on a bulk layer 10 under an equilibrium vapor pressure environment; and a measuring step S20 of measuring the activation rate of
  • the present invention can improve the dopant activation rate of the epitaxial layer 20 by including the growth step S10 of growing the epitaxial layer 20 under an equilibrium vapor pressure environment. In addition, variations in the activation rate of dopants in the epitaxial layer 20 can be suppressed.
  • FIG. 1 is an explanatory diagram illustrating an embodiment of a method for improving the activation rate of dopants in an epitaxial layer.
  • the method for improving the activation rate of the dopant in the epitaxial layer according to this embodiment is that the dopant concentration (doping concentration) is higher than that of the n + -type bulk layer 10 of the compound semiconductor on the n + -type bulk layer 10 .
  • a growth step S10 is included in which the low n - type epitaxial layer 20 is grown under an equilibrium vapor pressure environment.
  • the term “equilibrium vapor pressure environment” refers to the vapor pressure environment when the material of the bulk layer 10 and the source material of the epitaxial layer 20 are in phase equilibrium via the gas phase.
  • the growth step S10 for growing the silicon carbide epitaxial layer 20 will be described in detail below as an example.
  • the "equilibrium vapor pressure environment" for growing the epitaxial layer 20 of silicon carbide includes "SiC--C equilibrium vapor pressure environment” and "SiC--Si equilibrium vapor pressure environment.”
  • SiC-C equilibrium vapor pressure environment in this specification refers to the vapor pressure environment when SiC (solid phase) and C (solid phase) are in phase equilibrium via the gas phase.
  • This SiC—C equilibrium vapor pressure environment can be formed by heat-treating a quasi-closed space having an atomic ratio Si/C of 1 or less.
  • the manufacturing apparatus and growth conditions described in Patent Document 2 can be employed.
  • a SiC substrate satisfying the stoichiometric ratio of 1:1 when placed in a SiC container satisfying the stoichiometric ratio of 1:1, the atomic ratio Si/C in the container is 1 becomes.
  • a C vapor supply source such as C pellets
  • C pellets may be arranged to set the atomic number ratio Si/C to 1 or less.
  • SiC-Si equilibrium vapor pressure environment in this specification refers to the vapor pressure environment when SiC (solid phase) and Si (liquid phase) are in phase equilibrium via the gas phase.
  • This SiC—Si equilibrium vapor pressure environment can be formed by heat-treating a quasi-enclosed space with an atomic ratio Si/C exceeding 1.
  • the manufacturing apparatus and growth conditions described in Patent Document 3 can be employed.
  • the atomic number ratio Si/C in the container is greater than one.
  • the SiC-C equilibrium vapor pressure environment and the SiC-Si equilibrium vapor pressure environment in this specification include a near-thermal equilibrium vapor pressure environment that satisfies the relationship between the growth rate and the growth temperature derived from the theoretical thermal equilibrium environment.
  • the term "semi-enclosed space” in this specification refers to a space in which the inside of the container can be evacuated, but at least part of the steam generated inside the container can be confined. This quasi-enclosed space can be formed within the container.
  • FIGS. 2 and 3 are explanatory diagrams explaining how the epitaxial layer 20 is grown using the manufacturing apparatus employed in the method of growing silicon carbide according to the embodiment.
  • a manufacturing apparatus that achieves an equilibrium vapor pressure environment includes a main container 30 that accommodates a base substrate (bulk layer 10), and a high-melting-point container 40 that accommodates this main container 30.
  • FIG. 1 A manufacturing apparatus that achieves an equilibrium vapor pressure environment includes a main container 30 that accommodates a base substrate (bulk layer 10), and a high-melting-point container 40 that accommodates this main container 30.
  • the underlying substrate (bulk layer 10) is accommodated in the main container 30, and the main container 30 is accommodated in the high-melting-point container 40. Heating is performed with a temperature gradient so that the underlying substrate has a low temperature, thereby increasing the temperature on the high-temperature side. Atoms are supplied to the underlying substrate from a part of the main container 30 to form the epitaxial layer 20 .
  • FIG. 2 is an explanatory diagram for forming an SiC--C equilibrium vapor pressure environment by setting the atomic number ratio Si/C in the main container 30 to 1 or less.
  • FIG. 3 is an explanatory diagram for forming a SiC—Si equilibrium vapor pressure environment such that the atomic number ratio Si/C in the main container 30 exceeds 1. As shown in FIG.
  • any generally used compound semiconductor material can be employed.
  • silicon carbide (SiC) is used in the detailed description, but other known group IV-IV compound semiconductor materials may be employed.
  • the semiconductor material adopts known II-VI group compound semiconductor materials such as zinc oxide (ZnO), zinc sulfide (ZnS), zinc selenide (ZnSe), cadmium sulfide (CdS), and cadmium telluride (CdTe).
  • semiconductor materials include, for example, boron nitride (BN), gallium arsenide (GaAs), gallium nitride (GaN), aluminum nitride (AlN), indium nitride (InN), gallium phosphide (GaP), indium phosphide ( InP), indium antimonide (InSb), and other known group III-V compound semiconductor materials may be employed.
  • the semiconductor material for example, an oxide semiconductor material such as aluminum oxide (Al 2 O 3 ) or gallium oxide (Ga 2 O 3 ) may be used.
  • the bulk layer 10 may have a structure in which known additive atoms used according to the material thereof are appropriately added.
  • the bulk layer 10 includes a wafer obtained by slicing an ingot produced by a sublimation method or the like into a disk shape, or a substrate obtained by processing a single crystal of a compound semiconductor into a thin plate. Any polytype can be employed as the crystal polymorph of the single crystal of the compound semiconductor.
  • the dopant added to the bulk layer 10 may be any element that is doped in general semiconductor materials. Specifically, nitrogen (N), phosphorus (P), aluminum (Al), boron (B), and the like can be exemplified. In the embodiment, nitrogen or phosphorus that makes the bulk layer 10 n-type is used, but aluminum or boron that makes the bulk layer 10 p-type may be used.
  • the dopant concentration of the bulk layer 10 is preferably higher than 1 ⁇ 10 17 cm ⁇ 3 , more preferably 1 ⁇ 10 18 cm ⁇ 3 or higher, still more preferably 1 ⁇ 10 19 cm ⁇ 3 or higher. be.
  • the diameter of the bulk layer 10 is preferably 4 inches or more, more preferably 6 inches or more, and still more preferably 8 inches or more.
  • the epitaxial layer 20 is a layer with a higher dopant activation rate than the bulk layer 10 .
  • the dopant activation rate of the epitaxial layer 20 is preferably 33% or more, more preferably 40% or more, still more preferably 50% or more, still more preferably 60% or more, still more preferably 66%. % or more, more preferably 70% or more, still more preferably 80% or more, still more preferably 90% or more.
  • the standard deviation of the carrier concentration measured at a plurality of points in the plane of the epitaxial layer 20 is preferably 1.0 ⁇ 10 17 cm ⁇ 3 or less, more preferably 5.0 ⁇ 10 16 cm. ⁇ 3 or less, more preferably 3.0 ⁇ 10 16 cm ⁇ 3 or less, still more preferably 2.0 ⁇ 10 16 cm ⁇ 3 or less, still more preferably 1.0 ⁇ 10 16 cm ⁇ 3 or less or less, more preferably 5.0 ⁇ 10 15 cm ⁇ 3 or less, and still more preferably 3.0 ⁇ 10 15 cm ⁇ 3 or less.
  • the coefficient of variation (standard deviation/average value) of the carrier concentration in the plane of the epitaxial layer 20 is preferably 0.05 or less, more preferably 0.04 or less, and even more preferably 0.04. or less, more preferably 0.02 or less, and still more preferably 0.01 or less.
  • the variation in the activation rate of the dopant is suppressed because the variation in the carrier concentration is suppressed to be extremely small.
  • the material of the epitaxial layer 20 in addition to silicon carbide, any material that can be epitaxially grown as a compound semiconductor material can generally be used.
  • the material of epitaxial layer 20 can be any known material that can be employed as the material of bulk layer 10 described above, and can be any known material that can be epitaxially grown on bulk layer 10 .
  • GaN, AlN, InN, ZnS, ZnSe, CdTe, GaP, GaAs, InP, InAs, InSb, etc. can be used as the material of the epitaxial layer 20, for example.
  • the combination of the material of the bulk layer 10 and the material of the epitaxial layer 20 can be appropriately selected in consideration of the difference in lattice constant and thermal expansion coefficient between the two materials.
  • the dopant concentration of the epitaxial layer 20 is preferably lower than 1 ⁇ 10 17 cm ⁇ 3 , more preferably 1 ⁇ 10 16 cm ⁇ 3 or less, even more preferably 1 ⁇ 10 15 cm ⁇ 3 or less. be.
  • the main container 30 can accommodate the base substrate (bulk layer 10) and is configured to generate therein a vapor pressure of gas phase species containing elements of the semiconductor material to be grown.
  • the main container 30 is made of a material containing polycrystalline SiC.
  • the entire body container 30 is made of polycrystalline SiC.
  • the environment inside the heat-treated main container 30 is preferably a vapor pressure environment of a mixed system of vapor phase species containing Si element and vapor phase species containing C element.
  • Si, Si 2 , Si 3 , Si 2 C, SiC 2 and SiC can be exemplified as gas phase species containing Si element.
  • Si 2 C, SiC 2 , SiC, and C can be exemplified as gas phase species containing the C element. That is, the SiC-based gas is present in the main container 30 .
  • GaN, AlN, InN, ZnS, ZnSe, CdTe, GaP, GaAs, InP, InAs, InSb, etc. can be used as the material of the main container 30 .
  • a desired epitaxial layer 20 can be obtained by adopting the same material for the main body container 30 as the epitaxial layer 20 to be grown.
  • the dopant and dopant concentration of the main container 30 can be selected according to the desired dopant and dopant concentration of the epitaxial layer 20 .
  • the epitaxial layer 20 having a dopant concentration lower than that of the bulk layer 10 can be grown.
  • any structure can be adopted as long as it generates a vapor pressure of gas phase species containing the Si element and gas phase species containing the C element in the internal space during the heat treatment of the main container 30 .
  • a configuration in which polycrystalline SiC is partially exposed on the inner surface, a configuration in which polycrystalline SiC is separately arranged inside the main container 30, or the like can be used.
  • the main container 30 is a fitting container comprising an upper container 31 and a lower container 32 that can be fitted to each other, as shown in FIGS.
  • a minute gap 33 is formed between the fitting portion of the upper container 31 and the lower container 32 , and the inside of the main container 30 can be exhausted (evacuated) through this gap 33 .
  • a Si vapor supply source 34 is arranged as shown in FIG. Examples of the Si vapor supply source 34 include solid Si (Si pellets such as single crystal Si pieces and Si powder) and Si compounds.
  • the growth step S10 is a step of transporting Si atoms and C atoms of the main container 30 to the surface of the bulk layer 10 using the temperature difference between the bulk layer 10 and the main container 30 as a driving force. That is, due to the temperature gradient formed by the heating furnace, at least part of the main container 30 (for example, the top surface of the upper container 31) becomes hotter than the bulk layer 10, so that the raw material is transported to the bulk layer 10. power is born.
  • the temperature on the bulk layer 10 side is lower than the temperature on the upper container 31 side. heat up so that By forming a space in the main container 30 with a temperature difference between the bulk layer 10 and the upper container 31 in this way, Si atoms and C atoms in the upper container 31 are driven by this temperature difference. It can be transported to bulk layer 10 .
  • the high-melting-point container 40 contains a high-melting-point material.
  • C which is a general-purpose heat-resistant member, W, Re, Os, Ta, and Mo, which are high melting point metals, Ta 9 C 8 , HfC, TaC, NbC, ZrC, Ta 2 C, TiC, WC, and MoC, which are carbides, Nitrides HfN, TaN, BN, Ta 2 N, ZrN, TiN, borides HfB 2 , TaB 2 , ZrB 2 , NB 2 , TiB 2 , polycrystalline SiC, or the same material as the main container 30 , etc. can be exemplified.
  • the high-melting-point container 40 is a fitting container that includes an upper container 41 and a lower container 42 that can be fitted to each other, similar to the main container 30, and is configured to accommodate the main container 30 therein.
  • a minute gap 43 is formed in the fitting portion of the upper container 41 and the lower container 42 , and the inside of the high-melting-point container 40 can be evacuated (evacuated) through this gap 43 .
  • the high-melting-point container 40 has a vapor supply source that internally generates a vapor pressure of vapor-phase species containing the elements of the semiconductor material to be grown.
  • the high melting point container 40 has a Si vapor supply source 44 capable of supplying the vapor pressure of the vapor phase species containing Si element.
  • the Si vapor supply source 44 may be configured to generate Si vapor in the high-melting-point container 40 during heat treatment, and examples include solid Si (Si pellets such as single-crystal Si pieces and Si powder) and Si compounds. can be done.
  • a layer of a silicided high-melting-point material may be provided inside the high-melting-point container 40 described above.
  • the measurement step S20 includes a first measurement step S21 for measuring the dopant concentration of the epitaxial layer 20, a second measurement step S22 for measuring the carrier concentration of the epitaxial layer 20, a first measurement step S21 and a second measurement step S21. and a calculating step S23 of calculating the activation rate of the dopant of the epitaxial layer 20 based on the measurement result of the measuring step S22.
  • the first measuring step S21 is a step of measuring the total amount of dopants doped into the epitaxial layer 20. Secondary ion mass spectrometry can be exemplified as a measurement technique employed in the first measurement step S21. In addition, any method that can measure the total amount of dopants in the epitaxial layer 20 can be employed.
  • the second measuring step S22 is a step of measuring the amount of dopant activated in the epitaxial layer 20.
  • Raman spectroscopy and capacitance (CV) measurement can be exemplified as the measurement method employed in this second measurement step S22.
  • any method that can measure the carrier concentration of the epitaxial layer 20 can be employed.
  • the calculation step S23 is a step of calculating a dopant activation rate that indicates how much the dopant in the epitaxial layer 20 is activated.
  • the dopant activation rate of the epitaxial layer 20 is improved by including the growth step S10 of growing the epitaxial layer 20 under the equilibrium vapor pressure environment. be able to. By improving the dopant activation rate in this way, it is possible to contribute to the reduction of the on-resistance of the semiconductor device.
  • the dopant activation rate of the epitaxial layer 20 can be improved. Variation can be suppressed. By suppressing variations in the dopant activation rate in this manner, variations in the threshold voltage and on-resistance of the semiconductor device can be suppressed.
  • the growth step S10 only needs to include a step of growing at least one epitaxial layer 20 under an equilibrium vapor pressure environment. Therefore, when growing two layers of epitaxial layers 20 by changing the growth conditions, the dopant activation rate may be improved by growing one of the layers under an equilibrium vapor pressure environment.
  • FIG. 5 is an explanatory diagram explaining another embodiment of the method for improving the dopant activation rate. Components that are basically the same as those in the previous embodiment are denoted by the same reference numerals, and descriptions thereof are simplified.
  • a method for improving the dopant activation rate includes a growth step S10 of growing an epitaxial layer 20 on a bulk layer 10, the growth step S10 being an n + type or n ⁇ type a first growth step S11 for growing the first epitaxial layer 21 of the above under an equilibrium vapor pressure environment; and a second growth step S12 for growing the epitaxial layer 22 .
  • the epitaxial layer 20 of another embodiment includes the bulk layer 10, the first epitaxial layer 21 having a higher dopant activation rate than the bulk layer 10, and the first and a second epitaxial layer 22 having a lower dopant concentration than the bulk layer 10 grown over the epitaxial layer 21 .
  • the n + -type first epitaxial layer 21 having a dopant concentration equivalent to that of the n + -type bulk layer 10 may be grown, or the dopant concentration may be higher than that of the bulk layer 10.
  • a low n - type first epitaxial layer 21 may be grown. That is, the dopant concentration of the first epitaxial layer 21 is preferably 1 ⁇ 10 17 cm ⁇ 3 or less, more preferably 1 ⁇ 10 16 cm ⁇ 3 or less, still more preferably 1 ⁇ 10 15 cm ⁇ 3 or less . 3 or less, preferably 1 ⁇ 10 17 cm ⁇ 3 or more, more preferably 1 ⁇ 10 18 cm ⁇ 3 or more, still more preferably 1 ⁇ 10 19 cm ⁇ 3 or more.
  • the same method as in the previous embodiment can be adopted.
  • the first epitaxial layer 21 is a layer with a higher dopant activation rate than the bulk layer 10 .
  • the dopant activation rate of the first epitaxial layer 21 is preferably 33% or more, more preferably 40% or more, still more preferably 50% or more, still more preferably 60% or more, and It is preferably 66% or more, more preferably 70% or more, still more preferably 80% or more, still more preferably 90% or more.
  • the standard deviation of the carrier concentration measured at a plurality of points in the plane of the first epitaxial layer 21 is preferably 1.0 ⁇ 10 17 cm ⁇ 3 or less, more preferably 5.0 ⁇ 10 16 cm ⁇ 3 or less, more preferably 3.0 ⁇ 10 16 cm ⁇ 3 or less, still more preferably 2.0 ⁇ 10 16 cm ⁇ 3 or less, still more preferably 1.0 ⁇ 10 16 cm ⁇ 3 or less, more preferably 5.0 ⁇ 10 15 cm ⁇ 3 or less, and still more preferably 3.0 ⁇ 10 15 cm ⁇ 3 or less.
  • the coefficient of variation (standard deviation/average value) of the carrier concentration in the plane of the first epitaxial layer 21 is preferably 0.05 or less, more preferably 0.04 or less, and even more preferably It is 0.04 or less, more preferably 0.02 or less, and still more preferably 0.01 or less.
  • the variation in the activation rate of the dopant is suppressed because the variation in the carrier concentration is suppressed to be extremely small.
  • the second growth step S12 can adopt a growth method different from that of the first growth step S11.
  • known film formation techniques such as physical vapor deposition (PVD) and chemical vapor deposition (CVD) may be employed.
  • the dopant concentration of the second epitaxial layer 22 is preferably lower than 1 ⁇ 10 17 cm ⁇ 3 , more preferably 1 ⁇ 10 16 cm ⁇ 3 or less, still more preferably 1 ⁇ 10 15 cm ⁇ 3 . 3 or less.
  • the first epitaxial layer 21 having a higher dopant activation rate than the bulk layer 10 can be formed on the bulk layer 10 .
  • the first epitaxial layer 21 at least part of the bulk layer 10 is removed during the manufacture of the semiconductor device, thereby contributing to the reduction of on-resistance.
  • the semiconductor substrates according to the present invention are the substrates 100 and 101 manufactured using the above-described method for improving the dopant activation rate of the epitaxial layer, and the epitaxial layer having a higher dopant activation rate than the bulk layer 10. 20. If the entire bulk layer 10 is removed in the substrate manufacturing process, the semiconductor substrate is composed of the epitaxial layer 20 .
  • the semiconductor substrate 100 has a single epitaxial layer 20 with a higher dopant activation rate than the bulk layer 10, as shown in FIG.
  • the commercial substrate (bulk layer 10) has a dopant activation rate of 33%. Therefore, the dopant activation rate of the epitaxial layer 20 is preferably 33% or more, more preferably 40% or more, still more preferably 50% or more, still more preferably 60% or more, and even more preferably. is 66% or more, more preferably 70% or more, still more preferably 80% or more, still more preferably 90% or more.
  • the standard deviation of the carrier concentration measured at a plurality of points in the plane of the epitaxial layer 20 is preferably 1.0 ⁇ 10 17 cm ⁇ 3 or less, more preferably 5.0 ⁇ 10 16 cm. ⁇ 3 or less, more preferably 3.0 ⁇ 10 16 cm ⁇ 3 or less, still more preferably 2.0 ⁇ 10 16 cm ⁇ 3 or less, still more preferably 1.0 ⁇ 10 16 cm ⁇ 3 or less or less, more preferably 5.0 ⁇ 10 15 cm ⁇ 3 or less, and still more preferably 3.0 ⁇ 10 15 cm ⁇ 3 or less.
  • the coefficient of variation (standard deviation/average value) of the carrier concentration in the plane of the epitaxial layer 20 is preferably 0.05 or less, more preferably 0.04 or less, and even more preferably 0.04. or less, more preferably 0.02 or less, and still more preferably 0.01 or less.
  • the variation in the activation rate of the dopant is suppressed because the variation in the carrier concentration is suppressed to be extremely small.
  • the carrier concentration of the epitaxial layer 20 is measured at a plurality of measurement points P, and the average value and standard deviation of the carrier concentration are obtained from the results of these plurality of measurement points P. It is obtained by calculating the deviation.
  • the entire epitaxial layer 20 is divided into nine sections to set arbitrary areas A, and measurement points P are arranged for each arbitrary area A. As shown in FIG.
  • the dopant concentration of the epitaxial layer 20 is preferably lower than 1 ⁇ 10 17 cm ⁇ 3 , more preferably 1 ⁇ 10 16 cm ⁇ 3 or less, even more preferably 1 ⁇ 10 15 cm ⁇ 3 or less. be.
  • the diameter of the bulk layer 10 is preferably 4 inches or more, more preferably 6 inches or more, and still more preferably 8 inches or more.
  • the substrate 101 has a first epitaxial layer 21 having a higher dopant activation rate than the bulk layer 10 and a lower dopant concentration than the bulk layer 10 . and a second epitaxial layer 22 .
  • the first epitaxial layer 21 may be an n + -type epitaxial layer having a dopant concentration equivalent to that of the bulk layer 10, or an n ⁇ -type epitaxial layer having a dopant concentration lower than that of the bulk layer 10.
  • the dopant concentration of the first epitaxial layer 21 is preferably 1 ⁇ 10 17 cm ⁇ 3 or less, more preferably 1 ⁇ 10 16 cm ⁇ 3 or less, still more preferably 1 ⁇ 10 15 cm ⁇ 3 or less . 3 or less, preferably 1 ⁇ 10 17 cm ⁇ 3 or more, more preferably 1 ⁇ 10 18 cm ⁇ 3 or more, still more preferably 1 ⁇ 10 19 cm ⁇ 3 or more.
  • the dopant activation rate of the first epitaxial layer 21 is preferably 33% or more, more preferably 40% or more, still more preferably 50% or more, still more preferably 60% or more, and It is preferably 66% or more, more preferably 70% or more, still more preferably 80% or more, still more preferably 90% or more.
  • the standard deviation of the carrier concentration measured at a plurality of points in the plane of the first epitaxial layer 21 is preferably 1.0 ⁇ 10 17 cm ⁇ 3 or less, more preferably 5.0 ⁇ 10 16 cm ⁇ 3 or less, more preferably 3.0 ⁇ 10 16 cm ⁇ 3 or less, still more preferably 2.0 ⁇ 10 16 cm ⁇ 3 or less, still more preferably 1.0 ⁇ 10 16 cm ⁇ 3 or less, more preferably 5.0 ⁇ 10 15 cm ⁇ 3 or less, and still more preferably 3.0 ⁇ 10 15 cm ⁇ 3 or less.
  • the coefficient of variation (standard deviation/average value) of the carrier concentration in the plane of the first epitaxial layer 21 is preferably 0.05 or less, more preferably 0.04 or less, and still more preferably 0. 0.03 or less, more preferably 0.02 or less, and still more preferably 0.01 or less.
  • the variation in the activation rate of the dopant is suppressed because the variation in the carrier concentration is suppressed to be extremely small.
  • the dopant concentration of the second epitaxial layer 22 is preferably lower than 1 ⁇ 10 17 cm ⁇ 3 , more preferably 1 ⁇ 10 16 cm ⁇ 3 or less, still more preferably 1 ⁇ 10 15 cm ⁇ 3 . 3 or less.
  • the diameter of the bulk layer 10 is preferably 4 inches or more, more preferably 6 inches or more, and still more preferably 8 inches or more.
  • FIG. 6 is an explanatory diagram illustrating a method for manufacturing a semiconductor device according to an embodiment.
  • FIG. 7 is an explanatory diagram illustrating a method of manufacturing a silicon carbide semiconductor device according to another embodiment. Components that are basically the same as those in the previous embodiment are denoted by the same reference numerals, and descriptions thereof are simplified.
  • a method of manufacturing a silicon carbide semiconductor device includes forming an epitaxial layer 20 having a dopant on a bulk layer 10 under an equilibrium vapor pressure environment. and a device forming step S30 of forming the device region 50 in at least part of the substrate having the epitaxial layer 20 .
  • the device region 50 is a structure necessary for functioning as a semiconductor device, and includes at least a doping region 51 , an insulating film 52 and an electrode 53 .
  • the device forming step S30 includes, for example, a patterning step S31 of forming a circuit pattern on a substrate having an epitaxial layer 20, a doping step S32 of introducing a doping region 51 into the substrate using this circuit pattern, and an insulating film.
  • An insulating film forming step S33 for forming the electrode 52 and an electrode forming step S34 for forming the electrode 53 are included.
  • the patterning step S31 includes, for example, a resist coating step of applying a photoresist, an exposure step of exposing the photoresist through a photomask, a developing step of developing the exposed photoresist, and a layer below the photoresist. and a selective etching step that etches exposed surfaces. Through these steps, a circuit pattern can be formed on the substrate.
  • the doping step S32 includes, for example, an ion implantation step of irradiating the substrate with dopant ions, which are ionized dopant atoms, and an activation step of heat-treating and activating the substrate irradiated with the dopant ions, can include
  • the doping region 51 is formed.
  • the doping region 51 include an n-type or p-type well region 511, an n-type or p-type contact region 512, an n-type or p-type drift region, a body region, a base region, a source region, and a collector region. , a field stop region, a pillar region, a buffer region, a recombination promoting region, or a buried region.
  • the insulating film forming step S33 is a step of forming the insulating film 52.
  • the insulating film 52 includes, for example, one or more of a gate insulating film, an interlayer insulating film for element isolation, or a cap layer for adjusting a flat band voltage or the like in the gate electrode.
  • the electrode forming step S34 is a step of forming electrodes 53 for functioning as a semiconductor device.
  • the electrode 53 for example, one or more of a gate electrode 531, a source electrode 532, a drain electrode 533, a base electrode, an emitter electrode, a collector electrode, an anode electrode, a cathode electrode, an ohmic electrode, or a Schottky electrode. include.
  • the device forming step S30 may further include a removing step S35 of removing at least part of the bulk layer 10 from the back surface side.
  • a removing step S35 of removing at least part of the bulk layer 10 from the back surface side.
  • the semiconductor device according to the present invention is the semiconductor devices 200 and 201 manufactured using the above-described method for improving the dopant activation rate of the epitaxial layer, and the epitaxial layer (epitaxial layer 20 or first epitaxial layer 21) and a device region 50.
  • FIG. 1 The semiconductor device according to the present invention is the semiconductor devices 200 and 201 manufactured using the above-described method for improving the dopant activation rate of the epitaxial layer, and the epitaxial layer (epitaxial layer 20 or first epitaxial layer 21) and a device region 50.
  • the epitaxial layer (the epitaxial layer 20 or the first epitaxial layer 21 ) has a higher dopant activation rate than the bulk layer 10 .
  • the commercial substrate (bulk layer 10) has a dopant activation rate of 33%. Therefore, the dopant activation rate of the epitaxial layer 20 or the first epitaxial layer 21 is preferably 33% or more, more preferably 40% or more, still more preferably 50% or more, still more preferably 60% or more. % or more, more preferably 66% or more, more preferably 70% or more, still more preferably 80% or more, still more preferably 90% or more.
  • the standard deviation of the carrier concentration measured at a plurality of points in the plane of the epitaxial layer is preferably 1.0 ⁇ 10 17 cm ⁇ 3 or less, more preferably 5.0 ⁇ 10 16 cm. ⁇ 3 or less, more preferably 3.0 ⁇ 10 16 cm ⁇ 3 or less, still more preferably 2.0 ⁇ 10 16 cm ⁇ 3 or less, still more preferably 1.0 ⁇ 10 16 cm ⁇ 3 or less or less, more preferably 5.0 ⁇ 10 15 cm ⁇ 3 or less, and still more preferably 3.0 ⁇ 10 15 cm ⁇ 3 or less.
  • the coefficient of variation (standard deviation/average value) of the carrier concentration in the plane of the epitaxial layer is preferably 0.05 or less, more preferably 0.04 or less, and still more preferably 0.03 or less. , more preferably 0.02 or less, and still more preferably 0.01 or less. In this way, when the variation in carrier concentration is suppressed to an extremely low level, it is suggested that the variation in the dopant activation rate is suppressed.
  • the semiconductor devices 200 and 201 according to these embodiments have an epitaxial layer (the epitaxial layer 20 or the first epitaxial layer 21) with a high dopant activation rate, which contributes to a reduction in on-resistance.
  • the semiconductor devices 200 and 201 since the semiconductor devices 200 and 201 according to these embodiments have epitaxial layers (the epitaxial layer 20 or the first epitaxial layer 21) with little variation in the dopant activation rate, the semiconductor devices may be destroyed. It is possible to suppress the concentration of current to a specific location.
  • semiconductor devices include Schottky barrier diodes, junction barrier Schottky diodes, thyristors, bipolar junction transistors, and PiN diodes.
  • the apparatus used in the following examples is the apparatus described in Patent Document 2, and accommodates the main container 30, the high-melting-point container 40, and the main container 30 and the high-melting-point container 40 so that a temperature gradient is formed. and a heating furnace capable of heating to . Note that the device described in Patent Document 3 may also be used.
  • a growth step S10 of growing an epitaxial layer 20 under an equilibrium vapor pressure environment was performed on a silicon carbide substrate having a diameter of 6 inches and tilted 4 degrees in the ⁇ 11-20> direction. After that, a measuring step S20 of measuring the activation rate of the dopant was performed on the grown epitaxial layer 20 .
  • the silicon carbide substrate was placed in the main container 30, and the main container 30 was further placed in the high-melting-point container 40 and heated at 1900° C. using a heating furnace.
  • a container made of polycrystalline SiC was used for the main body container 30 .
  • the atomic number ratio Si/C in the main container 30 in which the silicon carbide substrate was placed was 1.
  • the silicon carbide substrate satisfying the stoichiometric ratio of 1:1 was placed in the main container 30 made of polycrystalline SiC satisfying the stoichiometric ratio of 1:1, the atomic number ratio in the main container 30 was Si/C was 1.
  • the epitaxial layer 20 was grown in the SiC—C equilibrium vapor pressure environment by heating the main container 30 having an atomic ratio Si/C of 1 in the container.
  • the epitaxial layer 20 was grown in the SiC--C equilibrium vapor pressure environment, but similar effects can be expected even when the SiC--Si equilibrium vapor pressure environment is employed.
  • a TaC container having a tantalum silicide layer inside was used as the high melting point container 40 . That is, the Si vapor pressure environment within the high melting point container 40 was formed by heating the tantalum silicide layer and supplying Si vapor into the container.
  • Measurement step S20 A first measurement step S21 of measuring the total amount of dopants doped into the epitaxial layer 20 was performed on the epitaxial layer 20 grown in the growth step S10. As a result of measuring the total dopant amount using secondary ion mass spectrometry, the total dopant amount in the measurement range of the epitaxial layer 20 was 4.0 ⁇ 10 18 cm ⁇ 3 .
  • the epitaxial layer 20 grown in the growth step S10 was subjected to a second measuring step S22 for measuring the amount of dopant activated in the epitaxial layer 20.
  • FIG. As a result of measuring the carrier concentration using Raman spectroscopy, the amount of activated dopant in the measurement range of the epitaxial layer 20 was 2.5 ⁇ 10 18 cm ⁇ 3 .
  • the dopant activation rate obtained by performing the same measurement step S20 on the bulk layer 10 was 33%. Therefore, it can be seen that the dopant activation rate of the epitaxial layer 20 of the example is higher than that of the bulk layer 10 .
  • the epitaxial layer 20 with a dopant activation rate of 33% or more can be obtained by including the growth step of growing under the equilibrium vapor pressure environment.
  • an epitaxial layer 20 having a dopant activation rate of 60% or more was obtained. Therefore, a semiconductor device manufactured using a semiconductor substrate having an epitaxial layer 20 grown by the method of the present invention can have reduced on-resistance.
  • the entire epitaxial layer 20 is divided into nine sections to set arbitrary areas A (see FIG. 4), and a measurement point P is arranged for each arbitrary area A, Carrier concentration was measured.
  • the standard deviation of carrier concentration was 1.36 ⁇ 10 16 cm ⁇ 3 .
  • the coefficient of variation (standard deviation/average value) of the carrier concentration was 0.0147.
  • the standard deviation of the carrier concentration obtained by performing the same measurement on the bulk layer 10 was 1.51 ⁇ 10 17 cm ⁇ 3 .
  • the coefficient of variation (standard deviation/average value) of the carrier concentration of the bulk layer 10 was 0.0592. Therefore, it is suggested that the dopant activation rate of the epitaxial layer 20 of the example has less variation than that of the bulk layer 10 .
  • the standard deviation of the carrier concentration is 1.0 ⁇ 10 17 cm ⁇ 3 or less
  • the coefficient of variation of the carrier concentration is 0.02 or less
  • a semiconductor device manufactured using a semiconductor substrate having an epitaxial layer 20 grown by the method of the present invention can suppress current concentration at a specific location that may cause destruction of the semiconductor device.
  • Reference Signs List 100 101 semiconductor substrate 200, 201 semiconductor device 10 bulk layer 20 epitaxial layer 21 first epitaxial layer 22 second epitaxial layer 30 main container 31 upper container 32 lower container 33 gap 34 Si vapor supply source 40 high melting point container 41 Upper container 42 Lower container 43 Gap 44 Si vapor supply source 50 Device region 51 Doping region 52 Insulating film 53 Electrode S10 Growth step S20 Measurement step S21 First measurement step S22 Second measurement step S23 Calculation step S30 Device formation step

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Abstract

本発明の解決しようとする課題は、エピタキシャル層のドーパントの活性化率を向上させる新規の技術を提供することにある。また、本発明の解決しようとする課題は、エピタキシャル層のドーパントの活性化率のバラツキを抑制する新規の技術を提供することにある。　本発明は、バルク層１０の上にドーパントを有するエピタキシャル層２０を平衡蒸気圧環境下で成長させる成長工程Ｓ１０を含む、エピタキシャル層２０のドーパントの活性化率を向上させる方法である。

Description

ドーパントの活性化率を向上させる方法及びそれらの方法により作製された構造
　本発明は、ドーパントの活性化率を向上させる方法及びその方法により作製された構造に関する。
　シリコン（Ｓｉ）に代わる次世代の半導体材料として、炭化ケイ素（ＳｉＣ）や窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ２Ｏ３）等の化合物半導体が注目されている。
　例えば、炭化ケイ素は、シリコンに比べて絶縁破壊電界が１桁大きく、バンドギャップが３倍大きく、熱伝導率が３倍程度高い。そのため、炭化ケイ素は、パワーデバイスや高周波デバイス、高温動作デバイス等への応用が期待されている。
　半導体装置（デバイス）において超高耐圧・低損失を実現するためには、エピタキシャル層の不純物（ドーパント）濃度の制御が適切に行われている必要がある。このような問題に対し、不純物濃度の制御を目的としたエピタキシャル成長の方法が種々提案されている。
　例えば、特許文献１には、「エピタキシャル成長装置内に、水素を含むガスを供給して、前記エピタキシャル成長装置内を所定時間、加熱する工程と、前記エピタキシャル成長装置内に、単結晶炭化珪素基板を搬入し、原料ガスとキャリアガスと導電型を決定する不純物を含むドーパントガスを供給して前記単結晶炭化珪素基板に単結晶炭化珪素の膜をエピタキシャル成長により形成する工程と、を含むことを特徴とする炭化珪素半導体基板の製造方法」の技術が記載されている。
　ところで、本願の発明者等は、熱ＣＶＤ法とは異なる成長手法を開発し特許出願を行ってきた。例えば、特許文献２には、ＳｉＣ－Ｃ平衡蒸気圧環境下で炭化ケイ素のエピタキシャル層を成長させる技術が記載されている。また、特許文献３には、ＳｉＣ－Ｓｉ平衡蒸気圧環境下で炭化ケイ素のエピタキシャル層を成長させる技術が記載されている。
特開２０１９－１２１６９０号公報 国際公開第２０２０／０９５８７２号公報 国際公開第２０２０／０９５８７３号公報
　ところで、半導体装置のオン抵抗を低減させるため、エピタキシャル層のドーパントの活性化率を向上させることが望ましい。
　また、オン抵抗を上昇させる原因の１つとして、ドーパントの活性化率のバラツキが挙げられる。例えば、エピタキシャル層におけるドーパントの活性化率が局所的に低い場合には、半導体装置のしきい値電圧やオン抵抗のバラツキの原因となる。さらに、しきい値電圧やオン抵抗のバラツキは、通電能力の低下のみならず、特定箇所への電流集中を引き起こし、破壊の原因となり得る。
　本発明の解決しようとする課題は、エピタキシャル層のドーパントの活性化率を向上させる新規の技術を提供することである。
　また、本発明の解決しようとする課題は、エピタキシャル層のドーパントの活性化率のバラツキを抑制する新規の技術を提供することである。
　上述した課題を解決する本発明は、バルク層の上にエピタキシャル層を平衡蒸気圧環境下で成長させる成長工程を含む、エピタキシャル層のドーパントの活性化率を向上させる方法である。
　本発明の好ましい形態では、前記成長工程は、前記バルク層よりもドーパントの活性化率が高い前記エピタキシャル層を成長させる工程である。
　本発明の好ましい形態では、前記成長工程は、前記ドーパントの活性化率が３３％以上であるエピタキシャル層を結晶成長させる工程である。
　本発明の好ましい形態では、前記エピタキシャル層のドーパントの活性化率を計測する計測工程を含む。
　本発明の好ましい形態では、前記計測工程は、前記エピタキシャル層のドーパントの濃度を測定する第１の測定工程と、前記エピタキシャル層のキャリア濃度を測定する第２の測定工程と、前記第１の測定工程及び前記第２の測定工程の測定結果に基づいて前記エピタキシャル層のドーパントの活性化率を算出する算出工程と、を有する。
　本発明の好ましい形態では、前記成長工程は、少なくとも４インチ以上の径を有するバルク層上に前記エピタキシャル層を成長させる工程である。
　また、本発明は、半導体の基板の製造方法にも関する。すなわち、上述した課題を解決する本発明は、バルク層の上にエピタキシャル層を平衡蒸気圧環境下で成長させる成長工程を含む、半導体の基板の製造方法である。
　また、本発明は、半導体の基板にも関する。すなわち、上述した課題を解決する本発明は、バルク層の上に成長させたエピタキシャル層を備え、前記エピタキシャル層は、前記バルク層よりもドーパントの活性化率が高い、半導体の基板である。
　本発明の好ましい形態では、前記エピタキシャル層は、前記ドーパントの活性化率が３３％以上である。
　本発明の好ましい形態では、少なくとも４インチ以上の径を有する。
　また、本発明は、半導体装置の製造方法にも関する。すなわち、上述した課題を解決する本発明は、バルク層の上にエピタキシャル層を平衡蒸気圧環境下で成長させる成長工程と、この成長工程により得られた基板の少なくとも一部にデバイス領域を形成するデバイス形成工程と、を含む、半導体装置を製造する方法である。
　本発明の好ましい形態では、前記バルク層の少なくとも一部を除去する除去工程をさらに含む。
　また、本発明は、半導体装置にも関する。すなわち、上述した課題を解決する本発明は、前記バルク層よりもドーパントの活性化率が高い前記エピタキシャル層を備える、半導体装置である。
　本発明の好ましい形態では、前記エピタキシャル層は、前記ドーパントの活性化率が３３％以上である。
　開示した技術によれば、エピタキシャル層のドーパントの活性化率を向上させる新規の技術を提供することができる。
　また、開示した技術によれば、エピタキシャル層のドーパントの活性化率のバラツキを抑制する新規の技術を提供することができる。
　他の課題、特徴および利点は、図面および特許請求の範囲と共に取り上げられる際に、以下に記載される発明を実施するための形態を読むことにより明らかになるであろう。
実施の形態にかかるエピタキシャル層のドーパントの活性化率を向上させる方法を説明する説明図である。 実施の形態にかかるエピタキシャル層のドーパントの活性化率を向上させる方法を説明する説明図である。 実施の形態にかかるエピタキシャル層のドーパントの活性化率を向上させる方法を説明する説明図である。 実施の形態にかかるエピタキシャル層のキャリア濃度の測定方法を説明する説明図である。 他の実施形態にかかるエピタキシャル層のドーパントの活性化率を向上させる方法を説明する説明図である。 実施の形態にかかる半導体装置を製造する方法を説明する説明図である。 他の実施の形態にかかる半導体装置を製造する方法を説明する説明図である。
　以下に添付図面を参照して、この発明にかかるエピタキシャル層のドーパントの活性化率を向上させる方法及びその方法により作製された構造の好適な実施の形態を詳細に説明する。本発明の技術的範囲は、添付図面に示した実施の形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、適宜変更が可能である。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および－を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数をあらわしている。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
≪エピタキシャル層のドーパントの活性化率を向上させる方法≫
　本発明にかかるエピタキシャル層のドーパントの活性化率を向上させる方法は、バルク層１０の上にドーパントを有するエピタキシャル層２０を平衡蒸気圧環境下で成長させる成長工程Ｓ１０と、前記エピタキシャル層２０のドーパントの活性化率を計測する計測工程Ｓ２０と、を含み得る。
　本発明は、平衡蒸気圧環境下でエピタキシャル層２０を成長させる成長工程Ｓ１０を含むことにより、エピタキシャル層２０のドーパントの活性化率を向上させることができる。また、エピタキシャル層２０のドーパントの活性化率のバラツキを抑制することができる。
　図１は、エピタキシャル層のドーパントの活性化率を向上させる方法の実施の形態を説明する説明図である。この実施の形態にかかるエピタキシャル層のドーパントの活性化率を向上させる方法は、化合物半導体のｎ＋型バルク層１０の上に、このｎ＋型バルク層１０よりもドーパントの濃度（ドーピング濃度）が低いｎ－型のエピタキシャル層２０を平衡蒸気圧環境下で成長させる成長工程Ｓ１０を含む。
＜成長工程Ｓ１０＞
　以下、本発明にかかる成長工程Ｓ１０の成長条件について詳細に説明する。
（平衡蒸気圧環境）
　本明細書における「平衡蒸気圧環境」とは、バルク層１０の材料とエピタキシャル層２０の原料とが気相を介して相平衡状態になっているときの蒸気圧の環境を指す。
　以下、炭化ケイ素のエピタキシャル層２０を成長させる成長工程Ｓ１０を例にして、詳細に説明する。
　炭化ケイ素のエピタキシャル層２０を成長させる「平衡蒸気圧環境」は、「ＳｉＣ－Ｃ平衡蒸気圧環境」と、「ＳｉＣ－Ｓｉ平衡蒸気圧環境」と、を含む。
　本明細書における「ＳｉＣ－Ｃ平衡蒸気圧環境」とは、ＳｉＣ（固相）とＣ（固相）が気相を介して相平衡状態となるときの蒸気圧の環境を指す。このＳｉＣ－Ｃ平衡蒸気圧環境は、原子数比Ｓｉ／Ｃが１以下である準閉鎖空間が熱処理されることで形成することができる。例えば、特許文献２に記載の製造装置や成長条件を採用することができる。
　具体的には、化学量論比１：１を満たすＳｉＣ製の容器内に、化学量論比１：１を満たすＳｉＣ基板を配置した場合には、容器内の原子数比Ｓｉ／Ｃは１となる。また、Ｃ蒸気供給源（Ｃペレット等）を配置して原子数比Ｓｉ／Ｃを１以下としても良い。このように容器内の原子数比Ｓｉ／Ｃが１以下となるよう配置した容器を加熱することで、容器内にＳｉＣ－Ｃ平衡蒸気圧環境が形成され得る。
　本明細書における「ＳｉＣ－Ｓｉ平衡蒸気圧環境」とは、ＳｉＣ（固相）とＳｉ（液相）が気相を介して相平衡状態となるときの蒸気圧の環境を指す。このＳｉＣ－Ｓｉ平衡蒸気圧環境は、原子数比Ｓｉ／Ｃが１を超える準閉鎖空間が熱処理されることで形成することができる。例えば、特許文献３に記載の製造装置や成長条件を採用することができる。
　具体的には、化学量論比１：１を満たすＳｉＣ製の容器内に、化学量論比１：１を満たすＳｉＣ基板と、Ｓｉ蒸気供給源（Ｓｉペレット等）と、を配置した場合には、容器内の原子数比Ｓｉ／Ｃは１を超える。このように容器内の原子数比Ｓｉ／Ｃが１を超えるよう配置した容器を加熱することで、容器内にＳｉＣ－Ｓｉ平衡蒸気圧環境が形成され得る。
　なお、本明細書におけるＳｉＣ－Ｃ平衡蒸気圧環境及びＳｉＣ－Ｓｉ平衡蒸気圧環境は、理論的な熱平衡環境から導かれた成長速度と成長温度の関係を満たす近熱平衡蒸気圧環境を含む。
　また、本明細書における「準閉鎖空間」とは、容器内の真空引きは可能であるが、容器内に発生した蒸気の少なくとも一部を閉じ込め可能な空間のことをいう。この準閉鎖空間は、容器内に形成することができる。
　図２及び図３は、実施の形態にかかる炭化ケイ素の成長方法において採用される製造装置を用いてエピタキシャル層２０を成長させる様子を説明する説明図である。平衡蒸気圧環境を実現する製造装置は、下地基板（バルク層１０）を収容する本体容器３０と、この本体容器３０を収容する高融点容器４０と、を備える。
　下地基板（バルク層１０）を本体容器３０に収容し、この本体容器３０を高融点容器４０に収容した状態で、下地基板側が低温となるよう温度勾配を設けて加熱することにより、高温側の本体容器３０の一部から下地基板に原子が供給され、エピタキシャル層２０が形成される。
　なお、図２は、本体容器３０内の原子数比Ｓｉ／Ｃを１以下としてＳｉＣ－Ｃ平衡蒸気圧環境を形成する説明図である。図３は、本体容器３０内の原子数比Ｓｉ／Ｃが１を超えるようにしてＳｉＣ－Ｓｉ平衡蒸気圧環境を形成する説明図である。
（バルク層１０）
　バルク層１０の半導体材料としては、一般的に用いられる化合物半導体の材料であれば採用することができる。例として、炭化ケイ素（ＳｉＣ）を用いて詳細に説明するが、他の既知のＩＶ－ＩＶ族化合物半導体材料を採用しても良い。また、半導体材料は、酸化亜鉛（ＺｎＯ）、硫化亜鉛（ＺｎＳ）、セレン化亜鉛（ＺｎＳｅ）、硫化カドミウム（ＣｄＳ）、テルル化カドミウム（ＣｄＴｅ）等の既知のＩＩ－ＶＩ族化合物半導体材料を採用しても良い。また、半導体材料は、例として、窒化ホウ素（ＢＮ）、ガリウムヒ素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、窒化インジウム（ＩｎＮ）、リン化ガリウム（ＧａＰ）、リン化インジウム（ＩｎＰ）、アンチモン化インジウム（ＩｎＳｂ）等の既知のＩＩＩ－Ｖ族化合物半導体材料を採用しても良い。また、半導体材料は、例として、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ガリウム（Ｇａ２Ｏ３）等の酸化物半導体材料を採用しても良い。なお、バルク層１０は、その材料に応じて用いられる既知の添加原子が、適宜添加されている構成であってよい。
　バルク層１０は、昇華法等で作製したインゴットから円盤状にスライスしたウエハや、化合物半導体の単結晶を薄板状に加工した基板を含む。なお、化合物半導体の単結晶の結晶多形としては、何れのポリタイプのものも採用することができる。
　バルク層１０に添加されるドーパントは、一般的な半導体材料にドーピングされる元素であればよい。具体的には、窒素（Ｎ）やリン（Ｐ）、アルミニウム（Ａｌ）やボロン（Ｂ）等を例示することができる。実施の形態においては、バルク層１０をｎ型とする窒素やリンを採用しているが、バルク層１０をｐ型とするアルミニウムやボロンを採用してもよい。
　バルク層１０のドーパントの濃度は、好ましくは１×１０１７ｃｍ－３より高濃度であり、より好ましくは１×１０１８ｃｍ－３以上であり、さらに好ましくは１×１０１９ｃｍ－３以上である。
　バルク層１０の径は、好ましくは４インチ以上であり、より好ましくは６インチ以上であり、さらに好ましくは８インチ以上である。
（エピタキシャル層２０）
　エピタキシャル層２０は、バルク層１０よりもドーパントの活性化率が高い層である。
　エピタキシャル層２０のドーパントの活性化率は、好ましくは３３％以上であり、より好ましくは４０％以上であり、さらに好ましくは５０％以上であり、さらに好ましくは６０％以上であり、さらに好ましくは６６％以上であり、さらに好ましくは７０％以上であり、さらに好ましくは８０％以上であり、さらに好ましくは９０％以上である。
　また、エピタキシャル層２０においては、ドーパントの活性化率のバラツキが抑制されていることが好ましい。具体的には、エピタキシャル層２０の面内において複数の点で測定したキャリア濃度の標準偏差は、好ましくは１．０×１０１７ｃｍ－３以下であり、より好ましくは５．０×１０１６ｃｍ－３以下であり、さらに好ましくは３．０×１０１６ｃｍ－３以下であり、さらに好ましくは２．０×１０１６ｃｍ－３以下であり、さらに好ましくは１．０×１０１６ｃｍ－３以下であり、さらに好ましくは５．０×１０１５ｃｍ－３以下であり、さらに好ましくは３．０×１０１５ｃｍ－３以下である。
　また、エピタキシャル層２０の面内におけるキャリア濃度の変動係数（標準偏差／平均値）の値は、好ましくは０．０５以下であり、より好ましくは０．０４以下であり、さらに好ましくは０．０４以下であり、さらに好ましくは０．０２以下であり、さらに好ましくは０．０１以下である。このように、キャリア濃度のバラツキが極めて小さく抑制されているため、ドーパントの活性化率のバラツキが抑制されていることが示唆される。
　エピタキシャル層２０の材料は、炭化ケイ素の他にも一般に化合物半導体の材料としてエピタキシャル成長させる材料であれば採用することができる。例えば、エピタキシャル層２０の材料は、上述したバルク層１０の材料として採用され得る既知の材料であってよく、バルク層１０上にエピタキシャル成長され得る既知の材料であってよい。
　具体的には、エピタキシャル層２０の材料は、例として、ＧａＮ、ＡｌＮ、ＩｎＮ、ＺｎＳ、ＺｎＳｅ、ＣｄＴｅ、ＧａＰ、ＧａＡｓ、ＩｎＰ、ＩｎＡｓ、ＩｎＳｂ等を採用することができる。バルク層１０の材料とエピタキシャル層２０の材料の組合せは、両素材の格子定数や熱膨張係数の差を考慮して、適宜選択することができる。
　エピタキシャル層２０のドーパントの濃度は、好ましくは１×１０１７ｃｍ－３より低濃度であり、より好ましくは１×１０１６ｃｍ－３以下であり、さらに好ましくは１×１０１５ｃｍ－３以下である。
（本体容器３０）
　本体容器３０は、下地基板（バルク層１０）を収容可能であり、成長させる半導体材料の元素を含む気相種の蒸気圧を内部に発生させるよう構成されている。例えば、炭化ケイ素のエピタキシャル層２０を成長させる場合には、加熱処理時にＳｉ元素を含む気相種及びＣ元素を含む気相種の蒸気圧を内部空間に発生させる構成であれば良い。例えば、本体容器３０は、多結晶ＳｉＣを含む材料で構成されている。実施の形態においては、本体容器３０の全体が多結晶ＳｉＣで構成されている。このような材料で構成された本体容器３０を加熱することで、Ｓｉ元素を含む気相種及びＣ元素を含む気相種の蒸気圧を発生させることができる。
　すなわち、加熱処理された本体容器３０内の環境は、Ｓｉ元素を含む気相種及びＣ元素を含む気相種の混合系の蒸気圧環境となることが望ましい。このＳｉ元素を含む気相種としては、Ｓｉ，Ｓｉ２，Ｓｉ３，Ｓｉ２Ｃ，ＳｉＣ２，ＳｉＣが例示できる。また、Ｃ元素を含む気相種としては、Ｓｉ２Ｃ，ＳｉＣ２，ＳｉＣ，Ｃが例示できる。すなわち、ＳｉＣ系ガスが本体容器３０内に存在している状態となる。
　なお、本体容器３０の材料としては、ＧａＮ、ＡｌＮ、ＩｎＮ、ＺｎＳ、ＺｎＳｅ、ＣｄＴｅ、ＧａＰ、ＧａＡｓ、ＩｎＰ、ＩｎＡｓ、ＩｎＳｂ等を採用することができる。成長させたいエピタキシャル層２０と同じ材料の本体容器３０を採用することで、所望のエピタキシャル層２０を得ることができる。
　本体容器３０のドーパント及びドーパントの濃度は、所望のエピタキシャル層２０のドーパント及びドーパントの濃度に合わせて選択することができる。バルク層１０よりもドーパントの濃度が低い多結晶ＳｉＣを本体容器３０の材料として採用することにより、バルク層１０よりも低いドーパントの濃度のエピタキシャル層２０を成長させることができる。
　なお、本体容器３０の加熱処理時に、内部空間にＳｉ元素を含む気相種及びＣ元素を含む気相種の蒸気圧を発生させる構成であれば、その構造を採用することができる。例えば、内面の一部に多結晶ＳｉＣが露出した構成や、本体容器３０内に別途多結晶ＳｉＣを配置する構成等を示すことができる。
　本体容器３０は、図２及び図３に示すように、互いに嵌合可能な上容器３１と下容器３２とを備える嵌合容器である。上容器３１と下容器３２の嵌合部には、微小な間隙３３が形成されており、この間隙３３から本体容器３０内の排気（真空引き）が可能なよう構成されている。なお、ＳｉＣ－Ｓｉ平衡蒸気圧環境下で加熱したい場合には、図３に示すように、Ｓｉ蒸気供給源３４を配置して加熱する。このＳｉ蒸気供給源３４としては、固体のＳｉ（単結晶Ｓｉ片やＳｉ粉末等のＳｉペレット）やＳｉ化合物を例示することができる。
　成長工程Ｓ１０は、バルク層１０と本体容器３０の間に設けられた温度差を駆動力として、本体容器３０のＳｉ原子及びＣ原子をバルク層１０表面に輸送する工程である。すなわち、加熱炉によって形成される温度勾配により、少なくとも本体容器３０の一部（例えば、上容器３１の天面）がバルク層１０よりも高温となることで、原料をバルク層１０に輸送する駆動力が生まれる。
　具体的には、バルク層１０の表面の温度と、このバルク層１０に相対する上容器３１の天面の温度を比較した際に、バルク層１０側の温度が低く、上容器３１側の温度が高くなるよう加熱する。このように、バルク層１０と上容器３１との間に温度差を設けた空間を本体容器３０内に形成することで、この温度差を駆動力として、上容器３１のＳｉ原子及びＣ原子をバルク層１０へ輸送することができる。
（高融点容器４０）
　高融点容器４０は、高融点材料を含んで構成されている。例えば、汎用耐熱部材であるＣ、高融点金属であるＷ，Ｒｅ，Ｏｓ，Ｔａ，Ｍｏ、炭化物であるＴａ９Ｃ８，ＨｆＣ，ＴａＣ，ＮｂＣ，ＺｒＣ，Ｔａ２Ｃ，ＴｉＣ，ＷＣ，ＭｏＣ、窒化物であるＨｆＮ，ＴａＮ，ＢＮ，Ｔａ２Ｎ，ＺｒＮ，ＴｉＮ、ホウ化物であるＨｆＢ２，ＴａＢ２，ＺｒＢ２，ＮＢ２，ＴｉＢ２，多結晶ＳｉＣ、又は、本体容器３０と同様の材料、等を例示することができる。
　この高融点容器４０は、本体容器３０と同様に、互いに嵌合可能な上容器４１と下容器４２を備える嵌合容器であり、本体容器３０を収容可能に構成されている。上容器４１と下容器４２の嵌合部には、微小な間隙４３が形成されており、この間隙４３から高融点容器４０内の排気（真空引き）が可能なよう構成されている。
　高融点容器４０は、成長させる半導体材料の元素を含む気相種の蒸気圧を内部に発生させる蒸気供給源を有している。例えば、炭化ケイ素のエピタキシャル層２０を成長させる場合には、高融点容器４０内にＳｉ元素を含む気相種の蒸気圧を供給可能なＳｉ蒸気供給源４４を有している。Ｓｉ蒸気供給源４４は、加熱処理時にＳｉ蒸気を高融点容器４０内に発生させる構成であれば良く、固体のＳｉ（単結晶Ｓｉ片やＳｉ粉末等のＳｉペレット）やＳｉ化合物を例示することができる。例えば、前述した高融点容器４０の内側に、高融点材料をシリサイド化させた層を設けても良い。
　この他にも、加熱処理時に高融点容器４０内にＳｉ元素を含む気相種の蒸気圧が形成される構成であれば採用することができる。
＜計測工程Ｓ２０＞
　計測工程Ｓ２０は、エピタキシャル層２０のドーパントの濃度を測定する第１の測定工程Ｓ２１と、エピタキシャル層２０のキャリア濃度を測定する第２の測定工程Ｓ２２と、第１の測定工程Ｓ２１及び第２の測定工程Ｓ２２の測定結果に基づいてエピタキシャル層２０のドーパントの活性化率を算出する算出工程Ｓ２３と、を有する。
　第１の測定工程Ｓ２１は、エピタキシャル層２０にドーピングされたドーパントの全量を測定する工程である。この第１の測定工程Ｓ２１において採用される測定手法としては、二次イオン質量分析法が例示できる。その他、エピタキシャル層２０のドーパントの全量を測定可能な手法であれば採用することができる。
　第２の測定工程Ｓ２２は、エピタキシャル層２０において活性化しているドーパントの量を測定する工程である。この第２の測定工程Ｓ２２において採用される測定手法としては、ラマン分光法や容量（Ｃ－Ｖ）測定を例示できる。その他、エピタキシャル層２０のキャリア濃度を測定可能な手法であれば採用することができる。
　算出工程Ｓ２３は、エピタキシャル層２０中のドーパントがどの程度活性化しているかを表すドーパントの活性化率を算出する工程である。このドーパントの活性化率は、第２の測定工程Ｓ２２で得られたエピタキシャル層２０の活性化しているドーパントの量を、第１の測定工程Ｓ２１で得られたエピタキシャル層２０のドーパントの全量で除することで算出することができる（ドーパントの活性化率＝活性化しているドーパントの量／ドーパントの全量）。
　実施の形態にかかるドーパントの活性化率を向上させる方法によれば、平衡蒸気圧環境下でエピタキシャル層２０を成長させる成長工程Ｓ１０を含むことにより、エピタキシャル層２０のドーパントの活性化率を向上させることができる。このように、ドーパントの活性化率を向上させることにより、半導体装置のオン抵抗の低減に寄与することができる。
　また、実施の形態にかかるドーパントの活性化率を向上させる方法によれば、平衡蒸気圧環境下でエピタキシャル層２０を成長させる成長工程Ｓ１０を含むことにより、エピタキシャル層２０のドーパントの活性化率のバラツキを抑制することができる。このようにドーパントの活性化率のバラツキを抑制することにより、半導体装置のしきい値電圧やオン抵抗のバラツキを抑制し得る。
　なお、本発明にかかる成長工程Ｓ１０は、少なくとも一層のエピタキシャル層２０を平衡蒸気圧環境下で成長させる工程を有していればよい。そのため、成長条件を変えて２層のエピタキシャル層２０を成長させる場合には、何れか１層を平衡蒸気圧環境下で成長させることでドーパントの活性化率を向上させても良い。
　図５は、ドーパントの活性化率を向上させる方法の他の実施の形態を説明する説明図である。なお、先の実施の形態に示した構成と基本的に同一の構成要素については、同一の符号を付してその説明を簡略化する。
　この他の実施の形態にかかるドーパントの活性化率を向上させる方法は、バルク層１０の上にエピタキシャル層２０を成長させる成長工程Ｓ１０を含み、この成長工程Ｓ１０は、ｎ+型又はｎ－型の第１のエピタキシャル層２１を平衡蒸気圧環境下で成長させる第１の成長工程Ｓ１１と、第１のエピタキシャル層２１の上にバルク層１０よりもドーパントの濃度が低いｎ－型の第２のエピタキシャル層２２を成長させる第２の成長工程Ｓ１２と、を有する。
　すなわち、他の実施の形態のエピタキシャル層２０は、図５に示すように、バルク層１０と、このバルク層１０よりもドーパントの活性化率が高い第１のエピタキシャル層２１と、この第１のエピタキシャル層２１の上に成長させたバルク層１０よりもドーパントの濃度が低い第２のエピタキシャル層２２と、を有していても良い。
　第１の成長工程Ｓ１１は、ｎ＋型のバルク層１０と同等のドーパントの濃度であるｎ＋型の第１のエピタキシャル層２１を成長させても良いし、バルク層１０よりもドーパントの濃度が低いｎ－型の第１のエピタキシャル層２１を成長させても良い。すなわち、第１のエピタキシャル層２１のドーパントの濃度は、好ましくは１×１０１７ｃｍ－３以下であり、より好ましくは１×１０１６ｃｍ－３以下であり、さらに好ましくは１×１０１５ｃｍ－３以下であり、また、好ましくは１×１０１７ｃｍ－３以上であり、より好ましくは１×１０１８ｃｍ－３以上であり、さらに好ましくは１×１０１９ｃｍ－３以上である。この第１の成長工程Ｓ１１の成長手法としては、先の実施の形態と同様の手法を採用することができる。
　第１のエピタキシャル層２１は、バルク層１０よりもドーパントの活性化率が高い層である。第１のエピタキシャル層２１のドーパントの活性化率は、好ましくは３３％以上であり、より好ましくは４０％以上であり、さらに好ましくは５０％以上であり、さらに好ましくは６０％以上であり、さらに好ましくは６６％以上であり、さらに好ましくは７０％以上であり、さらに好ましくは８０％以上であり、さらに好ましくは９０％以上である。
　また、第１のエピタキシャル層２１の面内においては、ドーパントの活性化率のバラツキが抑制されていることが好ましい。具体的には、第１のエピタキシャル層２１の面内において複数の点で測定したキャリア濃度の標準偏差は、好ましくは１．０×１０１７ｃｍ－３以下であり、より好ましくは５．０×１０１６ｃｍ－３以下であり、さらに好ましくは３．０×１０１６ｃｍ－３以下であり、さらに好ましくは２．０×１０１６ｃｍ－３以下であり、さらに好ましくは１．０×１０１６ｃｍ－３以下であり、さらに好ましくは５．０×１０１５ｃｍ－３以下であり、さらに好ましくは３．０×１０１５ｃｍ－３以下である。
　また、第１のエピタキシャル層２１の面内におけるキャリア濃度の変動係数（標準偏差／平均値）の値は、好ましくは０．０５以下であり、より好ましくは０．０４以下であり、さらに好ましくは０．０４以下であり、さらに好ましくは０．０２以下であり、さらに好ましくは０．０１以下である。このように、キャリア濃度のバラツキが極めて小さく抑制されているため、ドーパントの活性化率のバラツキが抑制されていることが示唆される。
　第２の成長工程Ｓ１２は、先の第１の成長工程Ｓ１１とは異なる成長手法を採用することができる。例えば、物理気相成長法（ＰＶＤ法）や化学気相成長法（ＣＶＤ法）等の既知の成膜手法を採用しても良い。
　第２のエピタキシャル層２２のドーパントの濃度は、好ましくは１×１０１７ｃｍ－３より低濃度であり、より好ましくは１×１０１６ｃｍ－３以下であり、さらに好ましくは１×１０１５ｃｍ－３以下である。
　他の実施の形態によれば、バルク層１０よりもドーパントの活性化率が高い第１のエピタキシャル層２１をバルク層１０上に形成することができる。この第１のエピタキシャル層２１を形成することにより、半導体装置を製造する際にバルク層１０の少なくとも一部を除去することで、オン抵抗の低減に寄与することができる。
≪半導体の基板≫
　本発明にかかる半導体の基板は、前述したエピタキシャル層のドーパントの活性化率を向上させる方法を用いて製造される基板１００、１０１であり、バルク層１０よりもドーパントの活性化率が高いエピタキシャル層２０を備える。なお、基板を製造する工程において、バルク層１０の全てを除去する場合には、半導体の基板はエピタキシャル層２０で構成される。
　実施の形態にかかる半導体の基板１００は、図１に示すように、バルク層１０よりもドーパントの活性化率が高い１層のエピタキシャル層２０を有する。市販の基板（バルク層１０）のドーパントの活性化率は３３％である。そのため、エピタキシャル層２０のドーパントの活性化率は、好ましくは３３％以上であり、より好ましくは４０％以上であり、さらに好ましくは５０％以上であり、さらに好ましくは６０％以上であり、さらに好ましくは６６％以上であり、さらに好ましくは７０％以上であり、さらに好ましくは８０％以上であり、さらに好ましくは９０％以上である。
　また、エピタキシャル層２０の面内においては、ドーパントの活性化率のバラツキが抑制されていることが好ましい。具体的には、エピタキシャル層２０の面内において複数の点で測定したキャリア濃度の標準偏差は、好ましくは１．０×１０１７ｃｍ－３以下であり、より好ましくは５．０×１０１６ｃｍ－３以下であり、さらに好ましくは３．０×１０１６ｃｍ－３以下であり、さらに好ましくは２．０×１０１６ｃｍ－３以下であり、さらに好ましくは１．０×１０１６ｃｍ－３以下であり、さらに好ましくは５．０×１０１５ｃｍ－３以下であり、さらに好ましくは３．０×１０１５ｃｍ－３以下である。
　また、エピタキシャル層２０の面内におけるキャリア濃度の変動係数（標準偏差／平均値）の値は、好ましくは０．０５以下であり、より好ましくは０．０４以下であり、さらに好ましくは０．０４以下であり、さらに好ましくは０．０２以下であり、さらに好ましくは０．０１以下である。このように、キャリア濃度のバラツキが極めて小さく抑制されているため、ドーパントの活性化率のバラツキが抑制されていることが示唆される。
　なお、このキャリア濃度の平均値及び標準偏差は、図４に示すように、複数の測定点Ｐにおいてエピタキシャル層２０のキャリア濃度を測定し、これらの複数の測定点Ｐの結果から平均値及び標準偏差を算出することにより得られる。なお、図４においては、エピタキシャル層２０の全域を９つの区画に分割して任意エリアＡを設定し、その任意エリアＡ毎に測定点Ｐを配置している。
　エピタキシャル層２０のドーパントの濃度は、好ましくは１×１０１７ｃｍ－３より低濃度であり、より好ましくは１×１０１６ｃｍ－３以下であり、さらに好ましくは１×１０１５ｃｍ－３以下である。
　バルク層１０の径は、好ましくは４インチ以上であり、より好ましくは６インチ以上であり、さらに好ましくは８インチ以上である。
　また、他の実施の形態にかかる基板１０１は、図５に示すように、バルク層１０よりもドーパントの活性化率が高い第１のエピタキシャル層２１と、バルク層１０よりもドーパントの濃度が低い第２のエピタキシャル層２２と、を有する。
　第１のエピタキシャル層２１は、バルク層１０と同等のドーパントの濃度であるｎ＋型のエピタキシャル層であっても良いし、バルク層１０よりもドーパントの濃度が低いｎ－型のエピタキシャル層であっても良い。すなわち、第１のエピタキシャル層２１のドーパントの濃度は、好ましくは１×１０１７ｃｍ－３以下であり、より好ましくは１×１０１６ｃｍ－３以下であり、さらに好ましくは１×１０１５ｃｍ－３以下であり、また、好ましくは１×１０１７ｃｍ－３以上であり、より好ましくは１×１０１８ｃｍ－３以上であり、さらに好ましくは１×１０１９ｃｍ－３以上である。
　第１のエピタキシャル層２１のドーパントの活性化率は、好ましくは３３％以上であり、より好ましくは４０％以上であり、さらに好ましくは５０％以上であり、さらに好ましくは６０％以上であり、さらに好ましくは６６％以上であり、さらに好ましくは７０％以上であり、さらに好ましくは８０％以上であり、さらに好ましくは９０％以上である。
　また、第１のエピタキシャル層２１の面内においては、ドーパントの活性化率のバラツキが抑制されていることが好ましい。具体的には、第１のエピタキシャル層２１の面内において複数の点で測定したキャリア濃度の標準偏差は、好ましくは１．０×１０１７ｃｍ－３以下であり、より好ましくは５．０×１０１６ｃｍ－３以下であり、さらに好ましくは３．０×１０１６ｃｍ－３以下であり、さらに好ましくは２．０×１０１６ｃｍ－３以下であり、さらに好ましくは１．０×１０１６ｃｍ－３以下であり、さらに好ましくは５．０×１０１５ｃｍ－３以下であり、さらに好ましくは３．０×１０１５ｃｍ－３以下である。
　また、第１のエピタキシャル層２１の面内におけるキャリア濃度の変動係数（標準偏差／平均値）の値は、好ましく０．０５以下であり、より好ましくは０．０４以下であり、さらに好ましくは０．０３以下であり、さらに好ましくは０．０２以下であり、さらに好ましくは０．０１以下である。このように、キャリア濃度のバラツキが極めて小さく抑制されているため、ドーパントの活性化率のバラツキが抑制されていることが示唆される。
　第２のエピタキシャル層２２のドーパントの濃度は、好ましくは１×１０１７ｃｍ－３より低濃度であり、より好ましくは１×１０１６ｃｍ－３以下であり、さらに好ましくは１×１０１５ｃｍ－３以下である。
　バルク層１０の径は、好ましくは４インチ以上であり、より好ましくは６インチ以上であり、さらに好ましくは８インチ以上である。
≪半導体装置を製造する方法≫　図６は、実施の形態にかかる半導体装置を製造する方法を説明する説明図である。図７は、他の実施の形態にかかる炭化ケイ素の半導体装置を製造する方法を説明する説明図である。なお、先の実施の形態に示した構成と基本的に同一の構成要素については、同一の符号を付してその説明を簡略化する。
　実施の形態及び他の実施の形態にかかる炭化ケイ素の半導体装置を製造する方法は、図６及び図７に示すように、バルク層１０の上にドーパントを有するエピタキシャル層２０を平衡蒸気圧環境下で成長させる成長工程Ｓ１０と、このエピタキシャル層２０を有する基板の少なくとも一部にデバイス領域５０を形成するデバイス形成工程Ｓ３０と、を含む。
　なお、デバイス領域５０は、半導体装置として機能させるため必要な構造であり、少なくともドーピング領域５１、絶縁膜５２、電極５３を含む。
＜デバイス形成工程Ｓ３０＞
　デバイス形成工程Ｓ３０は、例えば、エピタキシャル層２０を有する基板の上に回路パターンを形成するパターニング工程Ｓ３１と、この回路パターンを利用して基板中にドーピング領域５１を導入するドーピング工程Ｓ３２と、絶縁膜５２を形成する絶縁膜形成工程Ｓ３３と、電極５３を形成する電極形成工程Ｓ３４と、を含む。
　パターニング工程Ｓ３１は、例として、フォトレジストを塗布するレジスト塗布工程と、フォトマスクを介してフォトレジストを露光する露光工程と、露光されたフォトレジストを現像する現像工程と、このフォトレジストの下方の露出している表面をエッチングする選択的エッチング工程と、を含み得る。これらの工程により、基板の上に回路パターンを形成することができる。
　ドーピング工程Ｓ３２は、例として、イオン化されたドーパント原子であるドーパントイオンを基板に対して照射するイオン注入工程、及び、ドーパントイオンが照射された基板を熱処理し活性化処理を行う活性化工程と、を含み得る。
　このパターニング工程Ｓ３１とドーピング工程Ｓ３２を繰り返すことにより、ドーピング領域５１を形成する工程である。このドーピング領域５１としては、例として、ｎ型又はｐ型のウェル領域５１１、ｎ型又はｐ型のコンタクト領域５１２、ｎ型又はｐ型のドリフト領域、ボディ領域、ベース領域、ソース領域、コレクタ領域、フィールドストップ領域、ピラー領域、バッファ領域、再結合促進領域、又は、埋込み領域、の１つ以上を含む。
　絶縁膜形成工程Ｓ３３は、絶縁膜５２を形成する工程である。この絶縁膜５２としては、例として、ゲート絶縁膜や素子分離用の層間絶縁膜、又は、ゲート電極におけるフラットバンド電圧等を調整するためのキャップ層、の１つ以上を含む。
　電極形成工程Ｓ３４は、半導体装置として機能させるための電極５３を形成する工程である。この電極５３としては、例として、ゲート電極５３１、ソース電極５３２、ドレイン電極５３３、ベース電極、エミッタ電極、コレクタ電極、アノード電極、カソード電極、オーミック電極、又は、ショットキー電極、の１つ以上を含む。
　また、デバイス形成工程Ｓ３０は、バルク層１０の少なくとも一部を裏面側から除去する除去工程Ｓ３５をさらに含んでいても良い。このように、バルク層１０の一部又は全部を除去することにより、伝導層であるバルク層１０の厚みを減少させ、オン抵抗の低減に寄与することができる。除去工程Ｓ３５は、バルク層１０の厚みを減少させる手法であれば、採用することができ、既知の研削手法や研磨手法、エッチング手法等を例示することができる。
≪半導体装置≫
　本発明にかかる半導体装置は、前述したエピタキシャル層のドーパントの活性化率を向上させる方法を用いて製造される半導体装置２００、２０１であり、ドーパントの活性化率を向上させたエピタキシャル層（エピタキシャル層２０又は第１のエピタキシャル層２１）と、デバイス領域５０と、を備える。
　エピタキシャル層（エピタキシャル層２０又は第１のエピタキシャル層２１）は、バルク層１０よりもドーパントの活性化率が高い。市販の基板（バルク層１０）のドーパントの活性化率は３３％である。そのため、エピタキシャル層２０又は第１のエピタキシャル層２１のドーパントの活性化率は、好ましくは３３％以上であり、より好ましくは４０％以上であり、さらに好ましくは５０％以上であり、さらに好ましくは６０％以上であり、さらに好ましくは６６％以上であり、さらに好ましくは７０％以上であり、さらに好ましくは８０％以上であり、さらに好ましくは９０％以上である。
　また、エピタキシャル層の面内においては、ドーパントの活性化率のバラツキが抑制されていることが好ましい。具体的には、エピタキシャル層の面内において複数の点で測定したキャリア濃度の標準偏差は、好ましくは、１．０×１０１７ｃｍ－３以下であり、より好ましくは５．０×１０１６ｃｍ－３以下であり、さらに好ましくは３．０×１０１６ｃｍ－３以下であり、さらに好ましくは２．０×１０１６ｃｍ－３以下であり、さらに好ましくは１．０×１０１６ｃｍ－３以下であり、さらに好ましくは５．０×１０１５ｃｍ－３以下であり、さらに好ましくは３．０×１０１５ｃｍ－３以下である。
　また、エピタキシャル層の面内におけるキャリア濃度の変動係数（標準偏差／平均値）の値は、好ましくは０．０５以下であり、より好ましくは０．０４以下であり、さらに好ましくは０．０３以下であり、さらに好ましくは０．０２以下であり、さらに好ましくは０．０１以下である。このように、キャリア濃度のバラツキが極めて低い水準に抑制されている場合には、ドーパントの活性化率のバラツキが抑制されていることが示唆される。
　これらの実施の形態にかかる半導体装置２００、２０１は、ドーパントの活性化率が高いエピタキシャル層（エピタキシャル層２０又は第１のエピタキシャル層２１）を有するため、オン抵抗の低減に寄与する。
　また、これらの実施の形態にかかる半導体装置２００、２０１は、ドーパントの活性化率のバラツキが少ないエピタキシャル層（エピタキシャル層２０又は第１のエピタキシャル層２１）を有するため、半導体装置の破壊の原因となり得る特定箇所への電流集中を抑制し得る。
　なお、半導体装置は、例として、ショットキー障壁ダイオード、接合型障壁ショットキーダイオード、サイリスター、双極接合型トランジスタ、及び、ＰｉＮダイオードを含む。
　以下、実施例に基づいて本発明をより具体的に説明する。なお、本発明は以下の内容に制限されるものではない。
　下記の実施例で使用した装置は、特許文献２に記載された装置であり、本体容器３０と、高融点容器４０と、本体容器３０及び高融点容器４０を収容し温度勾配が形成されるように加熱可能な加熱炉と、を備えるもの使用した。なお、特許文献３に記載された装置を用いても良い。
　６インチ径の＜１１－２０＞方向に４度傾斜させた炭化ケイ素の基板に対し、平衡蒸気圧環境下でエピタキシャル層２０を成長させる成長工程Ｓ１０を行った。その後、成長させたエピタキシャル層２０に対しドーパントの活性化率を計測する計測工程Ｓ２０を行った。
（成長工程Ｓ１０）
　成長工程Ｓ１０は、炭化ケイ素の基板を本体容器３０に収容し、さらに、本体容器３０を高融点容器４０に収容し、加熱炉を用いて１９００℃で加熱した。
　本体容器３０は、多結晶ＳｉＣ製の容器を用いた。炭化ケイ素の基板を配置した本体容器３０内の原子数比Ｓｉ／Ｃは１であった。具体的には、化学量論比１：１を満たす多結晶ＳｉＣ製の本体容器３０内に、化学量論比１：１を満たす炭化ケイ素の基板を配置したため、本体容器３０内の原子数比Ｓｉ／Ｃは１であった。このように、容器内の原子数比Ｓｉ／Ｃが１である本体容器３０を加熱することにより、ＳｉＣ－Ｃ平衡蒸気圧環境でエピタキシャル層２０を成長させた。なお、実施例においては、ＳｉＣ－Ｃ平衡蒸気圧環境でエピタキシャル層２０を成長させたが、ＳｉＣ－Ｓｉ平衡蒸気圧環境を採用した場合においても同様の効果を期待できる。
　高融点容器４０は、内側にタンタルシリサイド層を有するＴａＣ製の容器を用いた。すなわち、高融点容器４０内のＳｉ蒸気圧環境は、タンタルシリサイド層を加熱し、Ｓｉ蒸気を容器内に供給することで形成した。
（計測工程Ｓ２０）
　成長工程Ｓ１０にて成長させたエピタキシャル層２０に対し、エピタキシャル層２０にドーピングされたドーパントの全量を測定する第１の測定工程Ｓ２１を行った。二次イオン質量分析法を用いてドーパントの全量を測定した結果、エピタキシャル層２０の測定範囲におけるドーパントの全量は４．０×１０１８ｃｍ－３であった。
　次に、成長工程Ｓ１０にて成長させたエピタキシャル層２０に対し、エピタキシャル層２０において活性化しているドーパントの量を測定する第２の測定工程Ｓ２２を行った。ラマン分光法を用いてキャリア濃度を測定した結果、エピタキシャル層２０の測定範囲における活性化しているドーパントの量は２．５×１０１８ｃｍ－３であった。
　最後に、第１の測定工程Ｓ２１及び第２の測定工程Ｓ２２にて得られた結果を用いて、エピタキシャル層２０の測定範囲におけるドーパントの活性化率を算出した。その結果、ドーパントの活性化率は、２．５×１０１８／４．０×１０１８×１００＝６２．５％であった。
　なお、バルク層１０に対し同様の計測工程Ｓ２０を行うことで得られたドーパントの活性化率は３３％であった。そのため、実施例のエピタキシャル層２０のドーパントの活性化率は、バルク層１０よりも高いことがわかる。
　実施例によれば、平衡蒸気圧環境下で成長させる成長工程を含むことにより、ドーパントの活性化率が３３％以上であるエピタキシャル層２０を得られることがわかる。特に、この実施例によれば、ドーパントの活性化率が６０％以上であるエピタキシャル層２０が得られた。そのため、本発明の方法により成長されたエピタキシャル層２０を有する半導体の基板を用いて製造された半導体装置はオン抵抗を低減し得る。
　また、この実施例のエピタキシャル層２０に対し、エピタキシャル層２０の全域を９つの区画に分割して任意エリアＡを設定し（図４参照）、その任意エリアＡ毎に測定点Ｐを配置し、キャリア濃度の測定を行った。その結果、キャリア濃度の標準偏差は、１．３６×１０１６ｃｍ－３であった。また、キャリア濃度の変動係数（標準偏差／平均値）の値は、０．０１４７であった。
　なお、バルク層１０に対し同様の測定を行い得られたキャリア濃度の標準偏差は１．５１×１０１７ｃｍ－３であった。また、バルク層１０のキャリア濃度の変動係数（標準偏差／平均値）の値は、０．０５９２であった。そのため、実施例のエピタキシャル層２０のドーパントの活性化率は、バルク層１０よりバラツキが少ないことが示唆される。
　この実施例によれば、平衡蒸気圧環境下で成長させる成長工程を含むことにより、キャリア濃度の標準偏差が１．０×１０１７ｃｍ－３以下であり、キャリア濃度の変動係数（標準偏差／平均値）の値が０．０２以下となる極めて面内のバラツキの少ないエピタキシャル層２０を得られることがわかる。
　以上により、本発明の方法により成長されたエピタキシャル層２０を有する半導体の基板を用いて製造された半導体装置は、半導体装置の破壊の原因となり得る特定箇所への電流集中を抑制し得る。
　１００、１０１　半導体の基板
　２００、２０１　半導体装置
　１０　バルク層
　２０　エピタキシャル層
　２１　第１のエピタキシャル層
　２２　第２のエピタキシャル層
　３０　本体容器
　３１　上容器
　３２　下容器
　３３　間隙
　３４　Ｓｉ蒸気供給源
　４０　高融点容器
　４１　上容器
　４２　下容器
　４３　間隙
　４４　Ｓｉ蒸気供給源
　５０　デバイス領域
　５１　ドーピング領域
　５２　絶縁膜
　５３　電極
　Ｓ１０　成長工程
　Ｓ２０　計測工程
　Ｓ２１　第１の測定工程
　Ｓ２２　第２の測定工程
　Ｓ２３　算出工程
　Ｓ３０　デバイス形成工程

 

Claims (16)

  1. 　バルク層の上にエピタキシャル層を平衡蒸気圧環境下で成長させる成長工程を含む、エピタキシャル層のドーパントの活性化率を向上させる方法。
  2. 　前記成長工程は、前記バルク層よりもドーパントの活性化率が高い前記エピタキシャル層を成長させる工程である、請求項１に記載の前記方法。
  3. 　前記成長工程は、前記ドーパントの活性化率が３３％以上であるエピタキシャル層を結晶成長させる工程である、請求項１又は請求項２に記載の前記方法。
  4. 　前記エピタキシャル層のドーパントの活性化率を計測する計測工程を含む、請求項１～３の何れか一項に記載の前記方法。
  5. 　前記計測工程は、前記エピタキシャル層のドーパントの濃度を測定する第１の測定工程と、
    　前記エピタキシャル層のキャリア濃度を測定する第２の測定工程と、
    　前記第１の測定工程及び前記第２の測定工程の測定結果に基づいて前記エピタキシャル層のドーパントの活性化率を算出する算出工程と、を有する、請求項４に記載の前記方法。
  6. 　前記成長工程は、少なくとも４インチ以上の径を有するバルク層上に前記エピタキシャル層を成長させる工程である、請求項１～５の何れか一項に記載の前記方法。
  7. 　請求項１～６の何れか一項に記載の方法を用いて半導体の基板を製造する方法。
  8. 　請求項７に記載の方法により製造した半導体の基板であって、
    前記エピタキシャル層におけるドーパントの活性化率が前記バルク層よりも高い、半導体の基板。
  9. 　バルク層の上に成長させたエピタキシャル層を備え、
    　前記エピタキシャル層は、前記バルク層よりもドーパントの活性化率が高い、半導体の基板。
  10. 　前記エピタキシャル層は、前記ドーパントの活性化率が３３％以上である、請求項９に記載の前記基板。
  11. 　少なくとも４インチ以上の径を有する、請求項８～１０の何れか一項に記載の前記基板。
  12. 　請求項１～６の何れか一項に記載の方法により成長させたエピタキシャル層を有する半導体の基板を用いて半導体装置を製造する方法であって、
    　前記基板の少なくとも一部にデバイス領域を形成するデバイス形成工程を含む、半導体装置を製造する方法。
  13. 　前記バルク層の少なくとも一部を除去する除去工程をさらに含む、請求項１２に記載の前記方法。
  14. 　請求項１２又は請求項１３に記載の方法により製造した半導体装置であって、
    　前記エピタキシャル層におけるドーパントの活性化率が前記バルク層よりも高い、半導体装置。
  15. 　バルク層よりもドーパントの活性化率が高いエピタキシャル層を備える、半導体装置。
  16. 　前記エピタキシャル層は、前記ドーパントの活性化率が３３％以上である、請求項１４又は請求項１５に記載の半導体装置。

     
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