JP6729416B2 - 窒化物半導体デバイス及び窒化物半導体デバイスの製造方法 - Google Patents

窒化物半導体デバイス及び窒化物半導体デバイスの製造方法 Download PDF

Info

Publication number
JP6729416B2
JP6729416B2 JP2017007386A JP2017007386A JP6729416B2 JP 6729416 B2 JP6729416 B2 JP 6729416B2 JP 2017007386 A JP2017007386 A JP 2017007386A JP 2017007386 A JP2017007386 A JP 2017007386A JP 6729416 B2 JP6729416 B2 JP 6729416B2
Authority
JP
Japan
Prior art keywords
layer
aln
gan
nitride semiconductor
thickness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017007386A
Other languages
English (en)
Other versions
JP2018117064A (ja
Inventor
健 中田
健 中田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Priority to JP2017007386A priority Critical patent/JP6729416B2/ja
Priority to US15/874,408 priority patent/US10263094B2/en
Publication of JP2018117064A publication Critical patent/JP2018117064A/ja
Application granted granted Critical
Publication of JP6729416B2 publication Critical patent/JP6729416B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66446Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02373Group 14 semiconducting materials
    • H01L21/02378Silicon carbide
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02455Group 13/15 materials
    • H01L21/02458Nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02494Structure
    • H01L21/02496Layer structure
    • H01L21/02505Layer structure consisting of more than two layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02538Group 13/15 materials
    • H01L21/0254Nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/0262Reduction or decomposition of gaseous compounds, e.g. CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/24Alloying of impurity materials, e.g. doping materials, electrode materials, with a semiconductor body
    • H01L21/244Alloying of electrode materials
    • H01L21/246Alloying of electrode materials with AIIIBV compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28575Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608Silicon carbide
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725Source or drain electrodes for field effect devices
    • H01L29/41766Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/778Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/778Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02494Structure
    • H01L21/02496Layer structure
    • H01L21/02499Monolayers

Description

本発明は、窒化物半導体デバイス及び窒化物半導体デバイスの製造方法に関する。
窒化ガリウム(GaN)系材料を用いた高電子移動度トランジスタ(HEMT:High Electron Mobility Transistor)が知られている。HEMT構造を有する電子デバイスは、高速性能及び高耐圧性能を備えるデバイスとして実用化されている。また近年では、高電子濃度を活用した高周波デバイスの開発が進んでいる。例えば下記特許文献1,2には、i型のAlGaN層とi型のGaN層とを用いた高電子移動度トランジスタが開示されている。これらのAlGaN層とGaN層との界面には、高濃度の二次元電子(2DEG)が発生する。この二次元電子を用いることにより、HEMTが優れた増幅(変調)特性を示す。
特開2003−258005号公報 特開2003−243424号公報
上記二次元電子濃度を増加させ、HEMTの更なる高移動度を達成するため、AlGaN層とGaN層との界面にAlNスペーサを挿入するGaN−HEMT構造が提案されている。このHEMT構造では、二次元電子濃度と移動度とが増加し、飽和電流、及び相互コンダクタンスの改善が期待される。そして最終的に、HEMTの高周波特性(例えば、利得及び効率)の改善が実現され得る。しかしながら、AlNスペーサが設けられたHEMTのオーミック電極のコンタクト抵抗は、AlNスペーサを有さないHEMTのコンタクト抵抗よりも低減しにくいという課題がある。
本発明は、高周波特性の改善と、コンタクト抵抗の安定的な低減との両立が実現可能な窒化物半導体デバイス及び窒化物半導体デバイスの製造方法を提供することを目的とする。
本発明の一形態に係る窒化物半導体デバイスの製造方法は、炭化ケイ素(SiC)基板の上に1050℃以下の成長温度にて、600nm以下の厚さを有するGaNチャネル層を成長する工程と、50Torr以下の成長圧力であって、水素(H)及びアンモニア(NH)の合計流量で実質的に決定される全体流量に対してアンモニア(NH)の流量が10%以下である条件にて、GaNチャネル層上にAlN層を成長する工程と、を備える。
本発明の他の一形態に係る窒化物半導体デバイスは、600nm以下の厚さを有するGaNチャネル層と、GaNチャネル層上に設けられ、約1nmの厚さを有するAlN層と、AlN層上に設けられるバリア層と、を備え、GaNチャネル層は、X線ロッキングカーブ法による(102)面の半値幅が500arcsec以上であり、AlN層の表面は1×10/cm以上の凹部密度を有する。
本発明の他の一形態に係る窒化物半導体デバイスは、600nm以下の厚さを有するGaNチャネル層と、GaNチャネル層上に設けられ、約1nmの厚さを有するAlN層と、AlN層上に設けられるバリア層と、を備え、GaNチャネル層は、X線ロッキングカーブ法による(102)面の半値幅が500arcsec以上であり、AlN層は0.2nm以上の二乗平均面粗さを有する。
本発明によれば、高周波特性の改善と、コンタクト抵抗の安定的な低減との両立が実現可能な窒化物半導体デバイス及び窒化物半導体デバイスの製造方法を提供できる。
図1は、実施形態に係る窒化物半導体デバイスを示す断面図である。 図2(a)〜(c)は、実施形態に係る窒化物半導体デバイスの製造方法を説明するための図である。 図3(a),(b)は、実施形態に係る窒化物半導体デバイスの製造方法を説明するための図である。 図4は、HEMTのバンド構造を示す図である。 図5は、窒化物半導体積層構造及びオーミック電極を有するウェハの一例を示す模式断面図である。 図6は、異なるAlN層の成長条件でのGaN層の(102)面の半値幅とオーミック電極のコンタクト抵抗との相関関係を示すグラフである。 図7は、実施例1の試料のAFM分析結果を示す写真である。 図8は、比較例1の試料のAFM分析結果を示す写真である。
以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、以下の説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。
図1は、本実施形態に係る窒化物半導体デバイスの一例である高電子移動度トランジスタ(以下、「HEMT」とする)を示す断面図である。図1に示すように、HEMT1は、SiC基板2、AlN層3、GaN層4、AlN層5、AlGaN層6、ソース7、ドレイン8、ゲート9、及び保護膜10を備えている。HEMT1においては、SiC基板2上に窒化物半導体層であるAlN層3、GaN層4、AlN層5、及びAlGaN層6が、この順に積層されている。すなわち、HEMT1は、AlN層3、GaN層4、AlN層5、及びAlGaN層6を含む窒化物半導体積層構造を有している。
SiC基板2(炭化ケイ素基板)は、半絶縁性である。AlN層3は、GaN層4に対するバッファ層及びシード層として機能し、SiC基板2上にエピタキシャル成長した窒化物半導体層である。AlN層3の厚さは、例えば10nm以上20nm以下である。本実施形態におけるAlN層3の厚さは20nm以下に設定されているので、SiC基板2上に設けるAlN層3は、連続した層ではなく、複数の島状になる場合がある。ここで「連続した層」とはその厚さ方向に一様に分布した状態を言う。
GaN層4は、チャネル層(GaNチャネル層)及びAlN層5の下地層として機能し、AlN層3上にエピタキシャル成長した窒化物半導体層である。GaN層4は、SiCに対する濡れ性に起因して、SiC基板2上に直接成長できない。このため、GaN層4は、AlN層3を介して成長している。GaN層4の厚さは、例えば300nm以上600nm以下である。GaN層4の厚さが300nm以上であることにより、GaN層4の質を確保でき、HEMT1の高移動度性能を発揮できる。GaN層4の厚さが600nm以下であることにより、GaN層4の欠陥密度(転位密度)を適切な範囲に調整できる。換言すると、GaN層4には、GaN結晶の格子欠陥に起因した貫通転位が設けられる。なお、転位とは、結晶中に含まれる線状の結晶欠陥であり、貫通転位は、結晶を貫通するように設けられる線状の結晶欠陥である。ロッキングカーブ法にてGaN層4のX線回折測定を行った場合、GaN層4の(102)面の半値幅(FWHM:Full Width at Half maximum)が500arcsec以上である。以下では、GaN層の(102)面の半値幅とは、ロッキングカーブ法にてGaN層のX線回折測定を行うことによって得られるものと定義する。
ロッキングカーブ法(X線ロッキングカーブ法)は、入射X線の方向と検出器の位置とを固定して、試料結晶のみを回転させる方法である。換言すると、ロッキングカーブ法は、2θを固定してωだけを変化させてX線回折測定を行う方法である。
AlN層5は、GaN層4とAlGaN層6との間に位置するスペーサ層(AlNスペーサ層)として機能し、GaN層4上にエピタキシャル成長した窒化物半導体層である。AlN層5は、AlN層3及びGaN層4に対して極めて小さい膜厚を有している。具体例としては、AlN層5の厚さは約1nmである。約1nmの厚さとは、例えば四捨五入して1nmとなる厚さであり、具体的には0.5nm以上1.5nm未満である。AlN層5にはピットによる凹凸が設けられている。AlN層5は、連続した層ではなく、複数の島状になってもよい。AlN層5の表面は、例えば1×10/cm以上の凹部密度を有する。AlN層5の表面の凹部密度は、2×10/cm以上でもよい。また、AlN層5は、例えば、0.2nm以上の二乗平均面粗さ(Rms)を有する。AlN層5は、0.5nm以上の二乗平均面粗さを有してもよい。
AlGaN層6は、バリア層(AlGaNバリア層)として機能し、AlN層5上にエピタキシャル成長した窒化物半導体層である。GaN層4とAlGaN層6との間には、これらの格子定数の相違に起因した歪が生じる。この歪が、両者の界面にピエゾ電荷を誘起する。AlGaN層6の厚さは、例えば10nm以上30nm以下である。AlGaN層6は、n型化していてもよい。この場合、AlGaN層6に含まれるドナーに起因する電子が、上記ピエゾ電荷に重畳されて両者の界面に生じ、チャネルが形成される。AlGaN層6に含まれるAlGaNのAlの含有量(Al組成)は、例えば25%である。この場合、AlGaNの組成は、Al0.5Ga0.5Nになる。また、AlGaNの組成は、例えば、Al0.2Ga0.8Nでもよい。AlGaN層6には、リセス6a,6bが設けられている。リセス6a,6bのそれぞれは、例えばAlGaN層6の1/3〜1/2の厚さを削ることによって形成される。
ソース7及びドレイン8のそれぞれは、AlGaN層6上に設けられている。より具体的には、ソース7はリセス6a内にてAlGaN層6に接しており、ドレイン8は、リセス6b内にてAlGaN層6に接している。ソース7及びドレイン8のそれぞれは、オーミック電極であり、例えばチタン(Ti)層とアルミニウム(Al)層との積層構造を有する。この場合、チタン層が、第2のAlGaN層6に接触している。
ゲート9は、AlGaN層6に接しており、ソース7とドレイン8との間に設けられている。ゲート9は、例えばニッケル(Ni)層と金(Au)層との積層構造を有する。
保護膜10は、AlGaN層6等を保護する膜であり、AlGaN層6を覆っている。保護膜10は、例えば窒化ケイ素(SiN)膜である。
このようなHEMT1においては、GaN層4とAlN層5との界面であって、GaN層4側に2次元電子ガス(2DEG)が生じ、チャネル領域11が形成される。
次に、図2(a)〜(c)及び図3(a),(b)を用いながら、本実施形態に係る窒化半導体装置の一例であるHEMT1の製造方法について説明する。図2(a)〜(c)及び図3(a),(b)は、本実施形態に係るHEMT1の製造方法を説明する図である。
まず、図2(a)に示すように、第1ステップとして、SiC基板2上に、例えば有機金属気相成長法(以下、OMVPE(Organo-Metallic Vapor Phase Epitaxy)法とする)によってAlN層3を成長する。第1ステップにおいては、例えば厚さ20nmのAlN層3を形成する。AlN層3の原料は、例えばトリメチルアルミニウム(TMA)及びアンモニア(NH)であり、キャリアガスとして水素を用いる。AlN層3の成長温度は、例えば1100℃である。AlN層3の成長圧力は、例えば100Torr(約133kPa)である。なお、成長温度及び成長圧力は、SiC基板2が収容されているチャンバ内の温度及び圧力である。
次に、図2(b)に示すように、第2ステップとして、例えばOMVPE法によって、AlN層3上にGaN層4を成長する。第2ステップにおいては、例えば厚さ500nmのGaN層4を形成する。GaN層4の原料は、例えばトリメチルガリウム(TMG)及びNHであり、キャリアガスとして水素を用いる。GaN層4の成長温度は、例えば1000℃以上1050℃以下である。GaN層4の成長温度が1000℃以上であることにより、GaN層4が良好に成長でき、GaN層4の質、一例として鏡面な表面を確保できる。GaN層4の成長温度が1050℃以下であることにより、GaN層の(102)面の半値幅を、500arcsec以上とすることが可能になる。GaN層4の成長圧力は、例えばAlN層3の成長圧力と同一である。
次に、図2(c)に示すように、第3ステップとして、例えばOMVPE法によって、GaN層4上にAlN層5を成長する。第3ステップにおいては、厚さ約1nmのAlN層5を形成する。AlN層5の原料は、例えばTMA及びNHである。AlN層5を成長する際、TMA及びNHに加えてキャリアガスである水素(H)がチャンバ内に導入されている。この場合、TMAの流量は、NHの流量及びHの流量と比較して極めて小さく設定される。例えば、NHの流量及びHの流量は、それぞれTMAの流量の数千倍から数万倍に設定される。このため、第3ステップにおけるガスの全体流量は、NH及びHの合計流量にて実質的に決定される。第3ステップにてAlN層5を成長させる際、NHの流量は、例えば、上記全体流量に対して10%以下である。AlN層5の成長温度は、1050℃以下であり、例えば1000℃である。AlN層5の成長圧力は、例えば50Torr以下(約67kPa以下)である。
次に、図3(a)に示すように、第4ステップとして、OMVPE法によって、GaN層5上にAlGaN層6を成長する。第4ステップでは、例えば、Al組成25%、厚さ20nmのAlGaN層6を形成する。AlGaN層6の原料は、例えばTMA、TMG、及びNHであり、キャリアガスとして水素を用いる。TMA及びTMGの流量は、NHの流量及びHの流量と比較して極めて小さく設定される。第4ステップにてAlN層5を成長させる際、NHの流量とHの流量との関係は、例えば、下記式(1)を満たす。すなわち、第4ステップにおいては、NHの流量をNHとHとの合計流量で除した値が10%未満である。AlGaN層6の成長温度及び成長圧力は、AlN層5の成長温度及び成長圧力とそれぞれ同一である。AlGaN層6を成長することにより、GaN層4とAlN層5との界面であってGaN層4側に2次元電子ガス(2DEG)が生じ、チャネル領域11が形成される。
式(1):NH/(H+NH)<10%
次に、図3(b)に示すように、第5ステップとして、AlGaN層6上に、ソース7、ドレイン8及びゲート9をリソグラフィー、金属成膜、及びリフトオフ等により形成する。第5ステップでは、まずエッチングによってAlGaN層6にリセス6a,6bを形成する。次に、リセス6a内にソース7を形成すると共に、リセス6b内にドレイン8を形成する。続いて、例えば高速熱処理装置を用い、700℃、1分間の熱処理を施すことによって、AlGaN層6とソース7との界面、及びAlGaN層6とドレイン8との界面のオーミック接合を形成する。これにより、AlGaN層6とソース7及びドレイン8とのコンタクト抵抗の低減を図っている。次に、ソース7とドレイン8との間であってAlGaN層6上にゲート9を形成する。そして保護膜10を形成することによって、図1に示すHEMT1を製造する。
以下では、AlN層を有するHEMTに設けられるオーミック電極のコンタクト抵抗が低減しにくい理由、及び当該コンタクト抵抗を安定的に低減する条件の考察について説明する。
図1に示されるように、GaN層4とAlGaN層6との間にAlN層5が設けられる場合、AlN層5とAlGaN層6との界面には、負電荷が生じるように分極(自発分極及びピエゾ分極)が生じ得る。この場合、図4に開示されるHEMT1のバンド構造に示されるように、伝導体の障壁が高くなる。これによって、オーミック電極であるソース7及びドレイン8と、チャネル領域11内の2次元電子との間の電子移動が発生しにくくなり、上記オーミック電極のコンタクト抵抗が低減しにくくなると推察される。
上述した問題を解消するための手法としては、例えば、ドーピング技術を用いて窒化物半導体層にN層を形成する方法、もしくは、AlGaN層にリセスを設ける方法等が挙げられる。
前者の場合、窒化物半導体層の結晶を壊し、且つ、低抵抗領域を形成することによって、オーミック接続を得ることを図る。しかしながら、この手法では、高品質の保護膜を形成する工程、Nイオン注入工程、活性化熱処理工程、及び変質した保護膜の除去工程などが必要になる。よって、HEMTの製造工程が煩雑になってしまう。加えて、活性加熱処理工程では、1000℃を超える温度に設定する必要がある。この場合、窒化物半導体層の結晶品質が劣化し、HEMTの信頼度が低下してしまう。
後者の場合、オーミック電極とチャネル領域との距離を短くし、トンネル接合を利用してコンタクト抵抗を下げることを図る。しかしながら、この手法では、所望のコンタクト抵抗を得るために、リセスの深さを厳密に制御しなければならない。リセスの深さは、例え高度なRIE技術等を採用したとしても、厳密に制御することは困難である。したがって、上記リセスを単に設けただけでは、ウェハ面内又はウェハ間で安定したコンタクト抵抗を得るのは困難である。
ここで、図1に示すHEMT1と同様の窒化物半導体積層構造及びオーミック電極を有するウェハを複数準備した。図5は、上記窒化物半導体積層構造及びオーミック電極を有するウェハの一例を示す模式断面図である。図5に示すウェハ21において、AlGaN層26にはリセス26aが設けられ、且つ、当該リセス26a内にオーミック電極27が設けられている。ウェハ21において、AlN層25の厚さは約1nmであり、AlGaN層26の厚さは20nmである。AlGaN層26におけるAl組成は25%である。リセス26aの深さは10nmである。オーミック電極27は、厚さ20nmのチタン層と、厚さ200nmのアルミニウム層との積層体である。また、高速熱処理装置を用い、700℃、1分間の熱処理をウェハ21に施し、AlGaN層26とオーミック電極27との界面のオーミック接合が得られる。
ウェハ21におけるオーミック電極27のコンタクト抵抗がばらつく原因を解析した。この結果、リセス26aの深さに依存せずにオーミック電極27のコンタクト抵抗が低いウェハでは、GaN層24とAlGaN層26との間に位置するAlN層25の断面及び表面にV字型のピット31が多く形成されていることを見出した。これは、AlN層25においてピット31が形成されている領域では逆向きの分極電荷が弱まることによって、結果として伝導帯エネルギー準位(Ec)とフェルミエネルギー(Ef)との差(Ec−Ef)が下がり、オーミック接合が得やすくなっていると推察される。
上記解析を進めていくと、AlN層25にピット31が多く形成される条件を単に採用しても、ウェハ21に設けられるオーミック電極27のコンタクト抵抗は、必ずしも低くならないことが判明した。この原因についてさらに検討をするため、AlN層25の下地層であるGaN層24に着目した。GaN層24の影響を検討した結果、GaN層24の貫通転位32の密度とAlN層25の凹凸との相互作用によって、オーミック電極27のコンタクト抵抗が最終的に決定されていることを見出した。すなわち、例えば凹凸あるいはピットが生じやすいAlN層25の成長条件に設定したとしても、GaN層24の貫通転位密度が小さいと、オーミック電極27のコンタクト抵抗が安定的に低くならないことを見出した。これは、GaN層24の貫通転位密度が小さいため、AlN層25にピットが形成されにくかったと推察される。したがって、オーミック電極27のコンタクト抵抗を安定的に低くするためには、所定以上の貫通転位密度を有するGaN層24を設ける成長条件を採用することがまず必要である。加えて、GaN層24の上記成長条件と、凹凸あるいはピットが生じやすいAlN層25の成長条件との両方を採用することによって、オーミック電極27のコンタクト抵抗をより安定的に低くできる。
まず、GaN層24の成長条件を検討する。GaN層24が所定以上の貫通転位密度を有するためには、例えば、エピタキシャル成長したGaN層24の(102)面の半値幅が500arcsec以上であればよい。しかしながら単純に成長条件を転位の多くなる方向に持っていくだけでは、HEMTのバッファ層としての要件も満たさなくなる。その転位密度とバッファ層としての最低要件の両立は困難であるが、以下の方策により実現される。GaN層24の貫通転位密度は、GaN層24の成長温度と膜厚とを調整することによって制御される。換言すると、GaN層24の成長温度と膜厚とを調整することによって、所定以上の貫通転位密度を有するGaN層24を設けることができる。一般的にGaN層を厚くすることによって、その転位密度は減少し、GaN層の(102)面の半値幅は小さくなる傾向にある。ここで、SiC基板22上にGaN層24を成長する場合、SiCとGaNとの格子定数の差が小さいので、GaN層24の(102)面の半値幅は小さくなりやすい。例えば、GaN層24の厚さが薄い場合(例えば、500nm程度)であっても、GaN層24の成長温度が1060℃であればGaN層24の(102)面の半値幅は300arcsec程度となり、所定未満の貫通転位密度を有するGaN層24が形成されてしまう。したがって、SiC基板22上に成長したGaN層24の(102)面の半値幅を500arcsec以上とするためには、GaN層24の厚さを600nm以下にすることに加えて、GaN層24の成長温度を1050℃以下にすることが必要である。仮にGaN層24の成長温度を1020℃に設定したとしても、GaN層24の厚さが1000nmとすると、やはりGaN層24の(102)面の半値幅は350arcsec程度となり、貫通転位密度は不十分な量となる。またGaN層24の成長温度を1000℃以下に設定すると、GaN層24自体の平坦化が進まず、鏡面な半導体ウェハが得られず、HEMTを作成することができない。SiC基板22上の成長においてはGaN層24の成長温度・厚さを適切に設定することによって、HEMT作成に耐える結晶品質、一例として鏡面な表面と所定以上の転移密度量とが両立可能となる。
次に、AlN層25の成長条件を検討する。図6は、異なるAlN層の成長条件でのGaN層の(102)面の半値幅とオーミック電極のコンタクト抵抗との相関関係を示すグラフである。図6の横軸は、GaN層24の貫通転位密度の代替値であるGaN層24の(102)面の半値幅を示す。図6の縦軸は、オーミック電極27のコンタクト抵抗を示す。図6に示すプロット41は、成長条件αにてAlN層25を成長した場合における上記半値幅と上記コンタクト抵抗との相関関係を示している。図6に示すプロット42は、成長条件βにてAlN層25を成長した場合における上記半値幅と上記コンタクト抵抗との相関関係を示している。図6に示すプロット43は、成長条件γにてAlN層25を成長した場合における上記半値幅と上記コンタクト抵抗との相関関係を示している。なお、成長条件α、β、γのそれぞれにおいて、AlN層を成長するためのガスとして、TMA、NH、及びHが用いられる。
成長条件αは、高圧であって、NHの流量が大きい成長条件である。具体的には、成長条件αは、成長圧力を100Torr(約133kPa)とし、ガスの全体流量に対するNHの流量比を30%とする条件である。ここで上述したように、TMAの流量はNHの流量及びHの流量に対して無視でき得る量である。このため、ガスの全体流量は、NH及びHの合計流量に実質的に相当する。成長条件αにてAlN層を成長した場合、GaN層の貫通転位密度によらず、コンタクト抵抗は約1.2Ω・mmである。
成長条件βは、低圧であって、NHの流量が大きい成長条件である。具体的には、成長条件βは、成長圧力を50Torr(約67kPa)とし、ガスの全体流量に対するNHの流量比を30%とする条件である。成長条件βにてAlN層を成長した場合、GaN層の貫通転位密度が増加するにつれて、コンタクト抵抗は下がる傾向にある。しかしながら、コンタクト抵抗は、安定して低くなっていない。
成長条件γは、低圧であって、NHの流量が小さい成長条件である。具体的には、成長条件γは、成長圧力を50Torr(約67kPa)とし、ガスの全体流量に対するNHの流量比を10%とする条件である。成長条件γにてAlN層を成長した場合、GaN層の貫通転位密度が所定以上であれば、コンタクト抵抗が安定して小さくなる傾向にある。例えば、GaN層の(102)面の半値幅が、500arcsec以上であればよい。
以上に検討したGaN層の成長条件γに基づいて、上記製造方法に沿って、SiC基板2上にGaN層4を成長する。そして、チャネル層であるGaN層4上にスペーサ層であるAlN層5と、バリア層であるAlGaN層6とを成長して得られる窒化物半導体積層構造を用いて、HEMT1等の窒化物半導体デバイスを形成する。この場合、GaN層4の(102)面の半値幅が500arcsec以上となり、貫通転位密度が所定以上となる。これにより、AlN層に凹凸やピットが良好に形成され、HEMT1におけるオーミック電極であるソース7及びドレイン8とAlGaN層6とのコンタクト抵抗が安定的に低減される。加えて、窒化物半導体積層構造中にAlN層5が設けられることによって、HEMT1の高周波特性を改善できる。したがって、本実施形態によれば、高周波特性の改善と、コンタクト抵抗の低減との両立が実現可能なHEMT1を提供できる。
加えて、AlN層5の成長条件を、50Torr以下の成長圧力であって、水素(H)及びアンモニア(NH)の合計流量で実質的に決定される全体流量に対してアンモニア(NH)の流量を10%以下である条件とすることにより、AlN層5にGaN層4の貫通転位に起因した凹凸やピットがより良好に形成される。これにより、HEMT1におけるオーミック電極であるソース7及びドレイン8とAlGaN層6とのコンタクト抵抗がより安定的に低減される。
また、成長圧力が50Torr以下であって、H及びNHの流量が、NH/(H+NH)<10%、を満たす条件にて、AlN層5上にAlGaN層6を成長してもよい。
また、AlN層5上に、組成がAl0.2Ga0.8Nであり、且つ20nmの厚さを有するAlGaN層6を成長してもよい。
また、AlN層5の厚さは、約1nmであってもよい。この場合、HEMT1の高周波特性を良好に改善できる。
本発明による窒化物半導体デバイス及びその製造方法は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば上記実施形態においては、AlN層5上にAlGaN層6が成長しているが、本発明はこれに限定されない。例えば、バリア層としてAlN層5上にInAlGaN層又はInAlN層等が成長してもよい。
上記実施形態において、HEMT1は、キャップ層を有してもよい。キャップ層は、例えば、AlGaN層6上にエピタキシャル成長することによって形成される。キャップ層は、例えばGaN層である。このGaN層は、例えば3nmの厚さを有しており、n型化していてもよい。
上記実施形態においては、AlN層5の下地層はGaN層4であるが、本発明はこれに限定されない。例えば、上記下地層は、GaN/AlGaNのヘテロバッファ構造であり、且つ、GaN層の厚さが50nmでもよい。すなわち、下地層においては、AlGaN層の欠陥密度(転位密度)及び(102)面の半値幅が支配的であってもよい。この場合であっても、AlN層5がHEMT1のコンタクト抵抗に対して支配的である限り、本発明の作用効果が奏され得る。
また、上記実施形態では窒化物半導体デバイスとしてHEMTが説明されているが、本発明はHEMT以外の窒化物半導体デバイスにも適用できる。
本発明を以下の実施例によりさらに詳細に説明するが、本発明はこれらの例に限定されるものではない。なお、下記実施例の説明においては、上記実施形態と重複する記載は省略する。
(実施例1)
実施例1として、図1に示されるHEMT1を、上記実施形態にて説明した製造方法に沿って形成した。すなわち、実施例1では、SiC基板上に、厚さ20nmのAlNバッファ層と、厚さ500nmのGaNチャネル層と、厚さ1nmのAlNスペーサ層と、Al組成25%、厚さ20nmのAlGaNバリア層と、Ti層/Al層からなるオーミック電極であるソース及びドレインと、Ni層/Au層からなるゲート電極と、表面保護膜であるSiN膜とを有するHEMTを形成した。AlNバッファ層の成長温度は1100℃であり、GaNチャネル層の成長温度は1040℃であり、AlNスペーサ層及びAlGaNバリア層の成長温度は1000℃であった。AlNスペーサ層及びAlGaNバリア層の成長圧力は50Torrであった。AlNスペーサ層を成長する際のNHの流量は、ガスの全体流量に対して10%に設定した。
実施例1のHEMTにおいて、オーミック電極のコンタクト抵抗の測定結果は、0.3Ω・mmであった。また、ロッキングカーブ法にてGaNチャネル層のX線回折測定を行ったところ、GaNチャネル層の(102)面の半値幅は、530arcsecであった。
また、実施例1においては、AlNスペーサ層までを成長した試料を準備した。そして、原子間力顕微鏡(AFM:Atomic Force Microscope)を用い、試料のAlNスペーサ層側の表面を分析した。当該表面の二乗平均面荒さ(Rms)は、0.51nmであり、凹部の密度は2×10/cmであった。図7は、実施例1の試料のAFM分析結果を示す写真である。図7に示すように、試料の分析された表面には、多数の凹みが確認された。これらの凹みは、断面略V字型であった。
(比較例1)
比較例1では、実施例1と同様にHEMTを上記製造方法に沿って形成した。比較例1では、実施例1と比較して、GaNチャネル層の厚さを大きくすると共に、GaNチャネル層の成長温度を高くした。具体的には、GaNチャネル層の厚さは1200nmとし、GaNチャネル層の成長温度は1080℃とした。また比較例1では、実施例1と比較して、AlNスペーサ層の成長圧力を高くすると共に、ガスの全体流量に対するNHの流量を大きくした。具体的には、AlNスペーサ層の成長圧力を150Torrとし、AlNスペーサ層を成長する際のNHの流量は、ガスの全体流量に対して30%に設定した。
比較例1のHEMTにおいて、オーミック電極のコンタクト抵抗の測定結果は、1.2Ω・mmであった。また、ロッキングカーブ法にてGaNチャネル層のX線回折測定を行ったところ、GaNチャネル層の(102)面の半値幅は、280arcsecであった。
比較例1では、実施例1と同様に、AlNスペーサ層までを成長した試料を準備した。そして、AFMを用い、試料のAlNスペーサ層側の表面を分析した。当該表面の二乗平均面荒さは、0.13nmであり、凹部の密度は1×10/cmであった。図8は、比較例1の試料のAFM分析結果を示す写真である。図8に示すように、試料の分析された表面には、複数の凹みが確認された。比較例1の凹みの数は、実施例1の凹みの数よりも明らかに少なかった。これらの結果より、GaNチャネル層の貫通転位密度が小さいことにより、AlNスペーサ層に凹凸が生じにくくなること、及び、オーミック電極のコンタクト抵抗が高くなることがわかる。
(比較例2)
比較例2では、実施例1と同様にHEMTを上記製造方法に沿って形成した。比較例2では、実施例1と比較して、GaNチャネル層の厚さを大きくすると共に、GaNチャネル層の成長温度を高くした。具体的には、比較例1と同様に、GaNチャネル層の厚さは1200nmとし、GaNチャネル層の成長温度は1080℃とした。
比較例2のHEMTにおいて、オーミック電極のコンタクト抵抗の測定結果は、1.0Ω・mmであった。また、ロッキングカーブ法にてGaNチャネル層のX線回折測定を行ったところ、GaNチャネル層の(102)面の半値幅は、270arcsecであった。
比較例2では、実施例1及び比較例1と同様に、AlNスペーサ層までを成長した試料を準備した。そして、AFMを用い、試料のAlNスペーサ層側の表面を分析した。当該表面の二乗平均面荒さは、0.27nmであり、凹部の密度は4×10/cmであった。比較例2のRmsは、比較例1よりも大きかったものの、実施例1よりは小さかった。これらの結果より、凹凸が形成されやすい成長条件にてAlNスペーサ層を成長させたとしても、GaNチャネル層の貫通転位密度が小さいと、オーミック電極のコンタクト抵抗が低減されにくいことがわかる。
以上より、GaNチャネル層の貫通転位密度を所定以上に設定しつつ、凹凸が形成されやすい成長条件にてAlNスペーサ層を成長することによって、オーミック電極のコンタクト抵抗が安定的に低減される傾向にあることが示された。
1…HEMT、2…SiC基板、3…AlN層、4…GaN層(GaNチャネル層)、5…AlN層(AlNスペーサ層)、6…AlGaN層(AlGaNバリア層)、6a,6b…リセス、7…ソース、8…ドレイン、9…ゲート、10…保護膜、11…チャネル領域、21…ウェハ、22…SiC基板、24…GaN層、25…AlN層、26…AlGaN層、26a…リセス、27…オーミック電極、31…ピット、41〜43…プロット。

Claims (8)

  1. 炭化ケイ素(SiC)基板の上に1050℃以下の成長温度にて、600nm以下の厚さを有するGaNチャネル層を成長する工程と、
    50Torr以下の成長圧力であって、水素(H)及びアンモニア(NH)の合計流量で実質的に決定される全体流量に対してアンモニア(NH)の流量が10%以下である条件にて、前記GaNチャネル層上にAlN層を成長する工程と、
    を備える窒化物半導体デバイスの製造方法。
  2. 50Torr以下の成長圧力であって、水素(H)及びアンモニア(NH)の流量が、NH/(H+NH)<10%、を満たす条件にて、前記AlN層上にAlGaN層を成長する工程をさらに備える、請求項1に記載の窒化物半導体デバイスの製造方法。
  3. 前記AlN層上に、組成がAl0.2Ga0.8Nであり、且つ20nmの厚さを有する前記AlGaN層を成長する、請求項2に記載の窒化物半導体デバイスの製造方法。
  4. 前記AlGaN層上に3nmの厚さを有するGaN層をさらに成長する、請求項3に記載の窒化物半導体デバイスの製造方法。
  5. 前記AlN層の厚さは、約1nmである、請求項1〜4のいずれか一項に記載の窒化物半導体デバイスの製造方法。
  6. 600nm以下の厚さを有するGaNチャネル層と、
    前記GaNチャネル層上に設けられ、約1nmの厚さを有するAlN層と、
    前記AlN層上に設けられるバリア層と、
    を備え、
    前記GaNチャネル層は、X線ロッキングカーブ法による(102)面の半値幅が500arcsec以上であり、
    前記AlN層の表面は1×10/cm以上の凹部密度を有する、
    窒化物半導体デバイス。
  7. 600nm以下の厚さを有するGaNチャネル層と、
    前記GaNチャネル層上に設けられ、約1nmの厚さを有するAlN層と、
    前記AlN層上に設けられるバリア層と、
    を備え、
    前記GaNチャネル層は、X線ロッキングカーブ法による(102)面の半値幅が500arcsec以上であり、
    前記AlN層は0.2nm以上の二乗平均面粗さを有する、
    窒化物半導体デバイス。
  8. 前記バリア層がAlGaN層である請求項6もしくは7に記載の窒化物半導体デバイス。
JP2017007386A 2017-01-19 2017-01-19 窒化物半導体デバイス及び窒化物半導体デバイスの製造方法 Active JP6729416B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2017007386A JP6729416B2 (ja) 2017-01-19 2017-01-19 窒化物半導体デバイス及び窒化物半導体デバイスの製造方法
US15/874,408 US10263094B2 (en) 2017-01-19 2018-01-18 Nitride semiconductor device and process of forming the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017007386A JP6729416B2 (ja) 2017-01-19 2017-01-19 窒化物半導体デバイス及び窒化物半導体デバイスの製造方法

Publications (2)

Publication Number Publication Date
JP2018117064A JP2018117064A (ja) 2018-07-26
JP6729416B2 true JP6729416B2 (ja) 2020-07-22

Family

ID=62841062

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017007386A Active JP6729416B2 (ja) 2017-01-19 2017-01-19 窒化物半導体デバイス及び窒化物半導体デバイスの製造方法

Country Status (2)

Country Link
US (1) US10263094B2 (ja)
JP (1) JP6729416B2 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10867792B2 (en) * 2014-02-18 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor (HEMT) having an indium-containing layer and method of manufacturing the same
US10636875B1 (en) * 2019-01-21 2020-04-28 Northrop Grumman Systems Corporation Localized tunneling enhancement for semiconductor devices
JP2021118262A (ja) * 2020-01-27 2021-08-10 株式会社東芝 半導体装置、半導体装置の製造方法、半導体装置の製造装置
JP7439536B2 (ja) * 2020-01-28 2024-02-28 富士通株式会社 半導体装置
CN114520263A (zh) * 2020-11-19 2022-05-20 联华电子股份有限公司 半导体装置及半导体装置的制作方法
CN116264251A (zh) * 2021-12-15 2023-06-16 苏州能讯高能半导体有限公司 半导体器件的外延结构及其制备方法、半导体器件

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3977659B2 (ja) 2002-02-21 2007-09-19 沖電気工業株式会社 ヘテロ接合電界効果トランジスタ
JP3709437B2 (ja) 2002-03-07 2005-10-26 独立行政法人産業技術総合研究所 GaN系ヘテロ接合電界効果トランジスタ及びその特性を制御する方法
WO2005122234A1 (en) * 2004-06-10 2005-12-22 Toyoda Gosei Co., Ltd. Field-effect transistor, semiconductor device, a method for manufacturing them, and a method of semiconductor crystal growth
JP5383974B2 (ja) * 2006-12-27 2014-01-08 住友電工デバイス・イノベーション株式会社 半導体基板および半導体装置
US8216924B2 (en) * 2009-10-16 2012-07-10 Cree, Inc. Methods of fabricating transistors using laser annealing of source/drain regions
US8648389B2 (en) * 2011-06-08 2014-02-11 Sumitomo Electric Industries, Ltd. Semiconductor device with spacer layer between carrier traveling layer and carrier supplying layer
JP2015192026A (ja) * 2014-03-28 2015-11-02 住友電気工業株式会社 半導体装置の製造方法
JP6173493B2 (ja) * 2014-10-03 2017-08-02 日本碍子株式会社 半導体素子用のエピタキシャル基板およびその製造方法
JP6493523B2 (ja) * 2015-05-08 2019-04-03 富士通株式会社 半導体装置及び半導体装置の製造方法
JP6760556B2 (ja) * 2016-11-30 2020-09-23 住友電工デバイス・イノベーション株式会社 半導体基板の製造方法
JP6870304B2 (ja) * 2016-12-05 2021-05-12 住友電気工業株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
US10263094B2 (en) 2019-04-16
US20180204928A1 (en) 2018-07-19
JP2018117064A (ja) 2018-07-26

Similar Documents

Publication Publication Date Title
JP6729416B2 (ja) 窒化物半導体デバイス及び窒化物半導体デバイスの製造方法
US9355843B2 (en) Semiconductor device and method of manufacturing the same
CN108140563B (zh) 半导体元件用外延基板、半导体元件和半导体元件用外延基板的制造方法
JP4792814B2 (ja) 高電子移動度トランジスタ、電界効果トランジスタ、エピタキシャル基板、エピタキシャル基板を作製する方法およびiii族窒化物系トランジスタを作製する方法
WO2011055774A1 (ja) 半導体素子用エピタキシャル基板、半導体素子、および半導体素子用エピタキシャル基板の製造方法
JP5546514B2 (ja) 窒化物半導体素子及び製造方法
JP2007519262A5 (ja)
JP2011166067A (ja) 窒化物半導体装置
TWI663635B (zh) 使用離子植入之使高電阻率氮化物緩衝層的半導體材料生長
CN111406306B (zh) 半导体装置的制造方法、半导体装置
JP2013004924A (ja) 半導体装置
JP2016207748A (ja) 半導体装置の製造方法および半導体装置
US10038086B2 (en) Process for forming a high electron mobility transistor
JP5914999B2 (ja) 半導体装置の製造方法
JP2006279021A (ja) 縦型窒化ガリウム半導体装置およびエピタキシャル基板
JP2007123824A (ja) Iii族窒化物系化合物半導体を用いた電子装置
WO2019142496A1 (ja) 窒化物半導体エピタキシャル基板
JP2014090065A (ja) 窒化物系半導体エピタキシャルウエハ及び窒化物系電界効果型トランジスタ
US20150279658A1 (en) Method of growing nitride semiconductor device
TWI572036B (zh) Nitride crystal structure
JP2009246307A (ja) 半導体装置及びその製造方法
JP6519920B2 (ja) 半導体基板の製造方法、及び半導体装置の製造方法
JP7457053B2 (ja) 窒化物半導体積層物、半導体装置、および窒化物半導体積層物の製造方法
JP7384580B2 (ja) Iii族窒化物積層体
JP6176064B2 (ja) Iii族窒化物半導体デバイス

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190722

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200514

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200602

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200615

R150 Certificate of patent or registration of utility model

Ref document number: 6729416

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250