JP2018113303A - ＳｉＣエピタキシャルウェハ及びその製造方法 - Google Patents

ＳｉＣエピタキシャルウェハ及びその製造方法 Download PDF

Info

Publication number
JP2018113303A
JP2018113303A JP2017001982A JP2017001982A JP2018113303A JP 2018113303 A JP2018113303 A JP 2018113303A JP 2017001982 A JP2017001982 A JP 2017001982A JP 2017001982 A JP2017001982 A JP 2017001982A JP 2018113303 A JP2018113303 A JP 2018113303A
Authority
JP
Japan
Prior art keywords
sic
basal plane
single crystal
crystal substrate
epitaxial wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017001982A
Other languages
English (en)
Other versions
JP6762484B2 (ja
Inventor
啓介 深田
Keisuke Fukada
啓介 深田
直人 石橋
Naoto Ishibashi
直人 石橋
章 坂東
Akira Bando
章 坂東
伊藤　雅彦
Masahiko Ito
雅彦 伊藤
功穂 鎌田
Isao Kamata
功穂 鎌田
秀一 土田
Shuichi Tsuchida
秀一 土田
一都 原
Kazuto Hara
一都 原
内藤　正美
Masami Naito
正美 内藤
秀幸 上東
Hideyuki Kamihigashi
秀幸 上東
裕明 藤林
Hiroaki Fujibayashi
裕明 藤林
青木　宏文
Hirofumi Aoki
宏文 青木
利和 杉浦
Toshikazu Sugiura
利和 杉浦
鈴木　克己
Katsumi Suzuki
克己 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Central Research Institute of Electric Power Industry
Denso Corp
Toyota Motor Corp
Resonac Holdings Corp
Original Assignee
Showa Denko KK
Central Research Institute of Electric Power Industry
Denso Corp
Toyota Motor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Showa Denko KK, Central Research Institute of Electric Power Industry, Denso Corp, Toyota Motor Corp filed Critical Showa Denko KK
Priority to JP2017001982A priority Critical patent/JP6762484B2/ja
Priority to CN201780082719.6A priority patent/CN110192266B/zh
Priority to US16/476,412 priority patent/US20190376206A1/en
Priority to PCT/JP2017/046359 priority patent/WO2018131449A1/ja
Priority to DE112017006777.4T priority patent/DE112017006777B4/de
Publication of JP2018113303A publication Critical patent/JP2018113303A/ja
Application granted granted Critical
Publication of JP6762484B2 publication Critical patent/JP6762484B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/20—Epitaxial-layer growth characterised by the substrate the substrate being of the same materials as the epitaxial layer
    • C30B25/205—Epitaxial-layer growth characterised by the substrate the substrate being of the same materials as the epitaxial layer the substrate being of insulating material
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/42—Silicides
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/16—Controlling or regulating
    • C30B25/165—Controlling or regulating the flow of the reactive gases
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/183—Epitaxial-layer growth characterised by the substrate being provided with a buffer layer, e.g. a lattice matching layer
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/20—Epitaxial-layer growth characterised by the substrate the substrate being of the same materials as the epitaxial layer
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02—Elements
    • C30B29/06—Silicon
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/36—Carbides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02167—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon carbide not containing oxygen, e.g. SiC, SiC:H or silicon carbonitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/02447—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Mechanical Engineering (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Chemical Vapour Deposition (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

【課題】デバイスキラー欠陥となる基底面転位（ＢＰＤ）及び内在３Ｃ三角欠陥が少ないＳｉＣエピタキシャルウェハ及びその製造方法を提供する。
【解決手段】主面が（０００１）面に対して０．４°〜５°のオフ角を有するＳｉＣ単結晶基板１と、ＳｉＣ単結晶基板１上に設けられたエピタキシャル層２と、を有し、エピタキシャル層２はＳｉＣ単結晶基板１から外表面まで連なる基底面転位２Ａの密度が０．１個／ｃｍ２以下であり、内在３Ｃ三角欠陥密度が０．１個／ｃｍ２以下であるＳｉＣエピタキシャルウェハ１０の製造方法は、第１の成長速度から成長速度が５０μｍ／ｈ以上の第２の成長速度に向かって徐々に成長速度を速めながらＳｉＣ単結晶基板１上にＳｉＣをエピタキシャル成長する第１工程と、５０μｍ／ｈ以上の成長速度でＳｉＣをエピタキシャル成長する第２工程とを有する。
【選択図】図１

Description

本発明は、ＳｉＣエピタキシャルウェハ及びその製造方法に関する。
炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）に比べて絶縁破壊電界が１桁大きく、また、バンドギャップが３倍大きく、さらに、熱伝導率が３倍程度高い等の特性を有する。そのため、炭化珪素（ＳｉＣ）は、パワーデバイス、高周波デバイス、高温動作デバイス等への応用が期待されている。
ＳｉＣデバイスの実用化の促進には、高品質のＳｉＣエピタキシャルウェハ、及び高品質のエピタキシャル成長技術の確立が不可欠である。
ＳｉＣデバイスは、昇華再結晶法等で成長させたＳｉＣのバルク単結晶から加工して得られたＳｉＣ単結晶基板上に、化学的気相成長法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）等によってデバイスの活性領域となるエピタキシャル層（膜）を成長させたＳｉＣエピタキシャルウェハを用いて作製されるのが一般的である。
より具体的には、（０００１）面から＜１１−２０＞方向にオフ角を有する面を成長面とするＳｉＣ単結晶基板上にステップフロー成長（原子ステップからの横方向成長）させて４Ｈのエピタキシャル層を成長させるのが一般的である。
ＳｉＣエピタキシャルウェハにおいて、ＳｉＣデバイスに致命的な欠陥を引き起こすデバイスキラー欠陥の一つとして、基底面転位（Ｂａｓａｌ ｐｌａｎｅ ｄｉｓｌｏｃａｔｉｏｎ：ＢＰＤ）が知られている。
ＳｉＣ単結晶基板中における基底面転位の多くは、エピタキシャル層が形成される際に貫通刃状転位（Ｔｈｒｅａｄｉｎｇ ｅｄｇｅ ｄｉｓｌｏｃａｔｉｏｎ：ＴＥＤ）に変換される。一方で、エピタキシャル層にそのまま引き継がれる一部の基底面転位は、デバイスキラー欠陥となる。
そのため、ＳｉＣ単結晶基板からエピタキシャル層に引き継がれる基底面転位の割合を低減し、デバイスキラー欠陥を低減する検討が進められている。
例えば特許文献１には、結晶成長過程における温度を制御することで、ＳｉＣ単結晶基板に付着した原子のマイグレーションを変化させるような熱ストレスを加え、３インチのＳｉＣエピタキシャルウェハにおける基底面転位密度を１０個／ｃｍ２以下としたことが記載されている。
また、例えば特許文献２には、結晶成長過程におけるＣＶＤの反応物濃度、圧力、温度及びガス流等のパラメータを制御することで、ＳｉＣエピタキシャルウェハにおける基底面転位密度を１０個／ｃｍ２以下としたことが記載されている。
さらに、例えば非特許文献１には、エピタキシャル層の成長速度を５０μｍ／ｈにすることで、ＳｉＣ単結晶基板からエピタキシャル層に引き継がれるＢＰＤの割合を１％まで低減できることが記載されている。現段階での技術水準では、６インチのＳｉＣ単結晶基板表面に存在する基底面転位が１００〜５０００個／ｃｍ２程度であるため、１％にするということは、ＳｉＣエピタキシャルウェハの表面に１０〜５０個／ｃｍ２の基底面転位が生じることを意味する。
また非特許文献２には、Ｃ／Ｓｉ比を高めることで、エピタキシャルウェハ内の基底面転位密度を低減できることが記載されている。
また非特許文献３には、基底面転位密度と内在３Ｃ三角欠陥との間にはトレードオフの関係があることが記載されている。
特開２０１１−２１９２９９号公報 特開２０１５−５２１３７８号公報 特開２０１３−２３９６０６号公報
Ｔ．Ｈｏｒｉ，Ｋ．Ｄａｎｎｏ ａｎｄ Ｔ．Ｋｉｍｏｔｏ．Ｊｏｕｒｎａｌ ｏｆ Ｃｒｙｓｔａｌ Ｇｒｏｗｔｈ，３０６（２００７）２９７−３０２． Ｗ．Ｃｈｅｎ ａｎｄ Ｍ．Ａ．Ｃａｐａｎｏ．ＪＯＵＲＮＡＬ ＯＦ ＡＰＰＬＩＥＤ ＰＨＹＳＩＣＳ ９８，１１４９０７（２００５）． Ｈ．Ｔｓｕｃｈｉｄａ，Ｍ．Ｉｔｏ，Ｉ．Ｋａｍａｔａ ａｎｄ Ｍ．Ｎａｇａｎｏ．Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ Ｖｏｌ．６１５−６１７（２００９）ｐｐ６７−７２．
近年、一つのエピタキシャルウェハからのＳｉＣデバイスの取れ数を高め、製造コストを低減するために、ＳｉＣエピタキシャルウェハを６インチ以上のサイズに大型化する試みが進められている。そのため、６インチ以上の大型のＳｉＣエピタキシャルウェハにおいても、基底面転位密度の少ないものが求められている。
しかしながら、上述の文献に記載されたＳｉＣエピタキシャルウェハは、いずれもＳｉＣエピタキシャルウェハのサイズが６インチ以下である。上記条件を、単純に６インチサイズに適用すると、基板面積が大きいためＳｉＣ単結晶基板の面内で成膜条件がばらつき、４インチと同等の結果が得られなかった。
また成長速度を大きくしすぎると、三角欠陥等の結晶欠陥が増大するという問題がある。例えば特許文献３の段落００４３には、結晶の成長速度が大きすぎると、結晶欠陥が発生するおそれが高まることが記載されている。
本発明は上記問題に鑑みてなされたものであり、デバイスキラー欠陥となる基底面転位及び内在３Ｃ三角欠陥の少ないＳｉＣエピタキシャルウェハ及びその製造方法を得ることを目的とする。
本発明者らは、鋭意検討の結果、結晶成長条件を高速のエピタキシャル成長条件に向かって漸近させるランピング工程と、高速で結晶をエピタキシャル成長させる高速成長工程と、を設けることで、基底面転位及び内在３Ｃ三角欠陥の少ないＳｉＣエピタキシャルウェハが得られることを見出した。
すなわち、本発明は、上記課題を解決するため、以下の手段を提供する。
（１）本発明の一態様にかかるＳｉＣエピタキシャルウェハは、主面が（０００１）面に対して０．４°〜５°のオフ角を有するＳｉＣ単結晶基板と、前記ＳｉＣ単結晶基板上に設けられたエピタキシャル層と、を有し、前記エピタキシャル層は、前記ＳｉＣ単結晶基板から外表面まで連なる基底面転位密度が０．１個／ｃｍ２以下であり、内在３Ｃ三角欠陥密度が０．１個／ｃｍ２以下である。
（２）上記態様にかかるＳｉＣエピタキシャルウェハにおいて、前記エピタキシャル層において、前記ＳｉＣ単結晶基板側の第１領域の基底面転位密度が、前記外表面側の第２領域の基底面転位密度より高くてもよい。
（３）上記態様にかかるＳｉＣエピタキシャルウェハにおいて、前記ＳｉＣ単結晶基板と前記エピタキシャル層とが同じ導電型であり、前記エピタキシャル層は、前記ＳｉＣ単結晶基板側からバッファ層とドリフト層とを有し、前記バッファ層のキャリア濃度は、前記ドリフト層より高く、前記バッファ層は、前記第１領域を含んでもよい。
（４）上記態様にかかるＳｉＣエピタキシャルウェハにおいて、前記第１領域の厚みが、１μｍ以下であってもよい。
（５）上記態様にかかるＳｉＣエピタキシャルウェハにおいて、前記ＳｉＣ単結晶基板の口径が１５０ｍｍ以上であってもよい。
（６）上記態様にかかるＳｉＣエピタキシャルウェハにおいて、前記エピタキシャル層の厚みが１０μｍ以上であってもよい。
（７）本発明の一態様にかかるＳｉＣエピタキシャルウェハの製造方法は、主面が（０００１）面に対して０．４°〜５°のオフ角を有するＳｉＣ単結晶基板上にエピタキシャル層を結晶成長するＳｉＣエピタキシャルウェハの製造方法であって、第１の成長速度から成長速度が５０μｍ／ｈ以上の第２の成長速度に向かって徐々に成長速度を速めながら、前記ＳｉＣ単結晶基板上にＳｉＣをエピタキシャル成長する第１工程と、５０μｍ／ｈ以上の成長速度でＳｉＣをエピタキシャル成長する第２工程と、を有する。
（８）上記態様にかかるＳｉＣエピタキシャルウェハの製造方法における前記第１工程において成長速度の増加率が、０．１μｍ／（ｈ・ｓｅｃ）〜２．０μｍ／（ｈ・ｓｅｃ）であってもよい。
本発明の一態様に係るＳｉＣエピタキシャルウェハの製造方法によれば、エピタキシャル層においてＳｉＣ単結晶基板から外表面まで連なる基底面転位密度を０．１個／ｃｍ２以下とし、内在３Ｃ三角欠陥密度を０．１個／ｃｍ２以下にすることができる。
また本発明の一態様に係るＳｉＣエピタキシャルウェハは、ＳｉＣデバイスのデバイス動作に大きな影響を与える基底面転位欠陥密度が低く、より高いデバイスの収率（歩留り）や品質を実現できる。
基底面転位及び貫通刃状転位を説明するためのＳｉＣエピタキシャルウェハの断面模式図である。 ＳｉＣ単結晶基板とエピタキシャル層の界面及びエピタキシャル層内部における転位の挙動を模式的に示した図である。 基底面転位から貫通刃状転位に変換されるタイミングがＳｉＣデバイスへ与える影響の違いを示す模式図である。 フォトルミネッセンス法により特定される内在３Ｃ三角欠陥のフォトルミネッセンス像である。 本実施形態にかかるＳｉＣエピタキシャルウェハの製造方法を模式的に示したグラフである。 エピタキシャル層の成長速度を変えて作製した４インチのＳｉＣエピタキシャルウェハ内に含まれる基底面転位密度を示したグラフである。 エピタキシャル層の成長速度を変えて作製した６インチのＳｉＣエピタキシャルウェハ内に含まれる基底面転位密度を示したグラフである。
以下、本実施形態にかかるＳｉＣエピタキシャルウェハおよびＳｉＣエピタキシャルウェハの製造方法について、図を適宜参照しながら詳細に説明する。以下の説明で用いる図面は、本発明の特徴をわかりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などは実際とは異なっていることがある。以下の説明において例示される材質、寸法等は一例であって、本発明はそれらに限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
（基底面転位（ＢＰＤ）、貫通刃状転位（ＴＥＤ））
図１は、基底面転位及び貫通刃状転位を説明するためのＳｉＣエピタキシャルウェハの断面模式図である。
図１に示すＳｉＣエピタキシャルウェハ１０は、ＳｉＣ単結晶基板１上にエピタキシャル層２を有する。
ＳｉＣ単結晶基板１には、基底面転位（ＢＰＤ）１Ａが存在する。基底面転位とは、文字通りＳｉＣ単結晶の基底面である（０００１）面（ｃ面）に存在する転位のことである。一般に、ＳｉＣ単結晶基板１は、（０００１）から＜１１−２０＞方向にオフセット角を有する面を成長面１ａとする。そのため、図１において基底面転位１Ａは、成長面１ａに対して傾いて存在する。
ＳｉＣ単結晶基板１中の基底面転位１Ａは、エピタキシャル層２のエピタキシャル成長する際に影響を及ぼし、転位はエピタキシャル層２内で以下の３つの挙動を示す。図２は、ＳｉＣ単結晶基板１とエピタキシャル層２の界面及びエピタキシャル層２内部における転位の挙動を模式的に示した図である。
一つ目の挙動は、図２（ａ）に示すように、基底面転位１Ａとエピタキシャル層２の界面において、基底面転位１Ａから貫通刃状転位（ＴＥＤ）２Ｂへ変換する挙動である。
二つ目の挙動は、図２（ｂ）に示すように、基底面転位１Ａがそのままエピタキシャル層２へ引き継がれる挙動である。エピタキシャル層２に引き継がれた転位は、基底面転位２Ａとなる。
また三つ目の挙動は、図２（ｃ）に示すように、エピタキシャル層２の内部で基底面転位２Ａから貫通刃状転位２Ｂに変換する挙動である。この挙動は、エピタキシャル層２の成長過程で成長条件を変更等した場合に起こりやすい。
基底面転位と貫通刃状転位は、同じバーガースベクトルを有し、相互に変換可能である。貫通刃状転位とは、結晶の変位方向を示すバーガースベクトルと転位線が直交する結晶欠陥である。結晶欠陥の形状としては、完全な結晶面に１枚の余剰な原子面が刃状に入り込んだ形を有する。
ＳｉＣデバイスへ与える悪影響は、基底面転位２Ａの方が貫通刃状転位２Ｂより大きい。例えば、基底面転位を有するバイポーラデバイスの順方向に電流を流すと、ショックレイ型の積層欠陥を形成しながら欠陥が拡大し、デバイスの順方向特性を劣化させる。
そのため、３つの挙動のうち最もＳｉＣデバイスへの影響が小さいのは、図２（ａ）で示す第１の挙動である。これに対し、３つの挙動のうち最もＳｉＣデバイスへの影響が大きいのは、図２（ｂ）で示す第２の挙動である。
図２（ｃ）で示す第３の挙動の場合は、基底面転位２Ａから貫通刃状転位２Ｂに変換されるタイミングによってＳｉＣデバイスへ与える影響が大きく変わる。図３は、基底面転位２Ａから貫通刃状転位２Ｂに変換されるタイミングがＳｉＣデバイスへ与える影響の違いを示す模式図である。
ＳｉＣエピタキシャル層２は、ＳｉＣ単結基板１側からバッファ層２ａとドリフト層２ｂとを有する場合がある。ドリフト層２ｂはＳｉＣデバイスが形成される層であり、バッファ層２ａはドリフト層２ｂとＳｉＣ単結晶基板１のキャリア濃度の違いを緩和するための層である。バッファ層２ａとドリフト層２ｂの違いは、キャリア濃度の違いにより明確に判断できる。一般的にドリフト層２ｂは、キャリア濃度がバッファ層２ａより低い。
ドリフト層２ｂはＳｉＣデバイスが形成される層であり、その層内に基底面転位２Ａが含まれるとＳｉＣデバイスに悪影響を及ぼす。すなわち図３（ｂ）に示すように、基底面転位２Ａから貫通刃状転位２Ｂの変換がドリフト層２ｂ内で生じた場合は、ＳｉＣデバイスに用いるＳｉＣエピタキシャルウェハ１０として認容されない。
一方で、バッファ層２ａは成長条件を調整する層であり、その層内に基底面転位２Ａが含まれたからと言って、直ちにＳｉＣデバイスに悪影響を及ぼすわけではない。すなわち図３（ａ）に示すように、基底面転位２Ａから貫通刃状転位２Ｂの変換がバッファ層２ａ内で生じた場合は、ＳｉＣデバイスに用いるＳｉＣエピタキシャルウェハ１０として認容される。
このように、ＳｉＣデバイスへの影響を避けるために、エピタキシャル層２を積層する過程で、ＳｉＣ単結晶基板１内の基底面転位１Ａを貫通刃状転位２Ｂに高効率で変換することが求められる。また基底面転位から貫通刃状転位への変換するタイミングとしては、図２（ａ）に示すようなＳｉＣ単結晶基板１とエピタキシャル層２の界面、及び、図３（ａ）で示すようなエピタキシャル層２のバッファ層２ａ内とすることが求められる。
基底面転位２Ａ及び貫通刃状転位２Ｂは、表面を選択エッチングすることによって生じるピットの形状およびＸ線トポグラフによる転位像から識別できる。選択エッチングを用いた方法は破壊検査であり、非破壊で行うことはできない。またＸ線トポグラフは基板全面を測定することが難しい。
そのため、紫外光を当てた際に欠陥が発光するフォトルミネッセンス光を用いたフォトルミネッセンス像を用いて検出することが好ましい。基底面転位２Ａは、紫外光を照射されると、７００ｎｍ以上の波長の光を発光する。
フォトルミネッセンス像を用いると、デバイスに悪影響を及ぼす態様を漏れなく検出できる。デバイスに悪影響を及ぼす態様とは、基底面転位１Ａが変換されずそのままエピタキシャル層２へ引き継がれる場合（図２（ｂ））と、基底面転位２Ａがドリフト層２ｂ内で貫通刃状転位２Ｂに変換する場合（図３（ｂ））と、である。
図２（ａ）で示す場合は、エピタキシャル層２内に含まれる転位が貫通刃状転位２Ｂのみであり、７００ｎｍ以上の波長の光を原則発光しない。積層欠陥の積層方向から見て斜面に当る部分が発光する場合もあるが、これらの欠陥は描像から区別可能である。
また図３（ａ）で示す場合は、基底面転位２Ａが高キャリア濃度のバッファ層２ａ内に存在する為、フォトルミネッセンス光が散乱され検出されにくい。
すなわち、フォトルミネッセンス像を用いると、制御すべき基底面転位２Ａの個数をカウントできる。
（内在３Ｃ三角欠陥）
図４は、内在３Ｃ三角欠陥を測定した結果を示す。図４（ａ）は表面顕微鏡画像であり、図４（ｂ）はフォトルミネッセンス像であり、図４（ｃ）は透過型電子顕微鏡（ＴＥＭ）像である。図４（ｂ）では理解を容易にするように内在３Ｃ三角欠陥Ｔの外周を点線で縁どりしている。
内在３Ｃ三角欠陥Ｔは、紫外光を照射した際に、三角形状に波長５４０ｎｍ〜６００ｎｍのフォトルミネセンス光を発光する欠陥を意味する。
内在３Ｃ三角欠陥Ｔは、いわゆる表面三角欠陥とは少し定義が異なる。表面三角欠陥は、光学顕微鏡により三角形状に見える欠陥を意味し、エピタキシャル層２の表面に見える欠陥しかとらえていない。これに対し、内在３Ｃ三角欠陥Ｔは、フォトルミネッセンス像により判定され、エピタキシャル層２の内部に含有されている欠陥まで捉えている。そのため、光学顕微鏡（図４（ａ））では三角形状の欠陥は見えなくても、フォトルミネッセンス像（図４（ｂ））では三角形状に見える欠陥まで捉えている。
内在３Ｃ三角欠陥Ｔは、ステップフロー成長方向（＜１１−２０＞方向）に沿って上流から下流に三角形の頂点とその対辺（底辺）が並ぶような方向を向いて形成される欠陥である。内在３Ｃ三角欠陥Ｔは、エピタキシャル成長前のＳｉＣ単結晶基板上に存在した異物（パーティクル）を起点として、そこから基板のオフセット角に沿って３Ｃの多形の層が伸びて、エピタキシャル層２の表面に露出する。内在３Ｃ三角欠陥Ｔが存在する部分では、透過型電子顕微鏡像（図４（ｃ））における原子配列が変化する。
すなわち、内在３Ｃ三角欠陥Ｔは、エピタキシャル層２内に内在する欠陥であり、３Ｃの多形を内在する三角形状の欠陥である。３Ｃの多形のＳｉＣが形成された部分は、その他の４Ｈの多形からなる正常なエピタキシャル層と電気特性が異なるため、内在３Ｃ三角欠陥を含むＳｉＣデバイスは不良品となる。
なお、内在３Ｃ三角欠陥は底辺の長さが長くなると、欠陥が占める面積が大きくなるため検出しやすくなる。そのため、内在３Ｃ三角欠陥を漏れなく検出するためには、エピタキシャル層２の結晶成長速度を早くする又はエピタキシャル層２の厚みを厚くすることが好ましい。
例えば、エピタキシャル層２の結晶成長速度が５０μｍ／ｈより小さければエピタキシャル層２の厚みは３０μｍ以上とすることが好ましく、エピタキシャル層２の結晶成長速度が５０μｍ／ｈ以上であればエピタキシャル層２の厚みは１０μｍ以上とすることが好ましい。
（ＳｉＣエピタキシャルウェハの製造方法）
本実施形態にかかるＳｉＣエピタキシャルウェハ１０の製造方法は、主面が（０００１）面に対して０．４°〜５°のオフ角を有するＳｉＣ単結晶基板１上にエピタキシャル層２を結晶成長するものである。
まずＳｉＣ単結晶基板１を準備する。ＳｉＣ単結晶基板１の作製方法は特に問わない。例えば、昇華法等で得られたＳｉＣインゴットをスライスすることで得られる。
ＳｉＣ単結晶基板１には、基底面転位１Ａが（０００１）面（ｃ面）に沿って存在する。ＳｉＣ単結晶基板１の成長面１ａに露出している基底面転位１Ａの個数は、少ない方が好ましいが、特に限定するものではない。現段階での技術水準では、６インチのＳｉＣ単結晶基板１の表面（成長面）に存在する基底面転位１Ａの個数は１ｃｍ２あたり１０００〜５０００個程度である。
次いで、ＳｉＣ単結晶基板１上にエピタキシャル層２をエピタキシャル成長させ、ＳｉＣエピタキシャルウェハ１０を作製する。エピタキシャル層２は、例えば化学気相成長（ＣＶＤ）法等によりＳｉＣ単結晶基板１の成長面１ａ上に、ステップフロー成長（原子ステップから横方向成長）して得られる。
エピタキシャル層２を成長する過程は、第１工程と第２工程とに区分される。図５は、エピタキシャル層２を成長させる成長条件を模式的に示した図である。
図５に示すように、第１工程では、第１の成長速度ＶＡから第２の成長速度ＶＢに向かって成長速度を徐々に早めながら（ランピングしながら）、ＳｉＣ単結晶基板１上にＳｉＣをエピタキシャル成長する。すなわち、第１工程では成長空間内に供給する原料ガスの量を徐々に増加させる。第１工程において成長空間内に供給する原料ガスの量を徐々に増加させることで、内在３Ｃ三角欠陥の発生が抑制される。
内在３Ｃ三角欠陥は、ＳｉＣ単結晶基板上に存在した異物が核となり形成される。成長空間内やＳｉＣ基板表面において原料の一部が核生成することにより生じるシリコンドロップレットや基板のポリタイプとは異なるポリタイプのＳｉＣの析出等は、この核の一例である。
シリコンドロップレットや基板のポリタイプとは異なるポリタイプのＳｉＣの析出のような原料の核生成は、成長空間内における原料比の乱れによって生じる。すなわち、原料の核生成は、成長空間内におけるＣ／Ｓｉ比の乱れによって生じる。例えば、成長空間内におけるＣ／Ｓｉ比が小さくなる（Ｓｉが過剰になる）と、シリコンドロップレットが発生しやすくなる。また成長空間内におけるＣ／Ｓｉ比が大きくなる（Ｃが過剰になる）と、成長表面にステップバンチングが形成されやすくなり、それに伴ってテラス幅が大きくなり、基板のポリタイプとは異なるポリタイプのＳｉＣが核生成しやすくなる。
また成長空間内に存在する原料ガスの量が多いと、原子の総量が多いため原子同士が会合する確率が高まる。そのため、Ｃ／Ｓｉ比の僅かな乱れでも核生成が生じる。
またＣ／Ｓｉ比は、結晶成長の初期において乱れやすい。原料の投入比を制御していても、Ｃ系原料とＳｉ系原料とでは、基板に到達するまでの時間が異なるためである。すなわち、エピタキシャル成長の初期において、Ｃ／Ｓｉ比の理論値とＣ／Ｓｉ比の実効値とが異なっている場合がある。
そのため、投入する原料の流量を徐々に増加させずに、大量の原料ガスを一気に供給すると、内在３Ｃ三角欠陥の発生確率が高まる。この傾向は、第２の成長速度ＶＢが非常に速い成長条件において顕著である。成長速度が早いということは、供給される原料ガス量が非常に多いためである。
第１工程において第１の成長速度ＶＡは、０．１μｍ／ｈ〜１０μｍ／ｈであることが好ましく、１μｍ／ｈ〜５μｍ／ｈであることがより好ましい。当該範囲内であれば、Ｃ／Ｓｉ比を実効値で制御してエピタキシャル成長を行うことができる。
また第１の成長速度ＶＡから第２の成長速度ＶＢに至るまでの成長速度の増加率は、０．１μｍ／（ｈ・ｓｅｃ）〜２．０μｍ／（ｈ・ｓｅｃ）であることが好ましく、０．２μｍ／（ｈ・ｓｅｃ）〜１．０μｍ／（ｈ・ｓｅｃ）であることがより好ましい。
ここで成長速度の増加率は、単位時間当たりの成長速度の変化率に対応し、図５におけるグラフの傾きに対応する。成長速度の増加率が当該範囲内であれば、供給される原料の流量に急速な変化が見られず、Ｃ／Ｓｉ比を大きく乱すことが避けられる。すなわち、核生成を抑制できる。
第１工程におけるＣ／Ｓｉ比は、０．８〜１．２であることが好ましく、０．９〜１．１であることがより好ましい。第１工程において成長するエピタキシャル層は、ＳｉＣ単結晶基板１と接するため、ＳｉＣ単結晶基板１を構成する元素のＣ／Ｓｉ比に合わせて設定することが好ましい。
第２工程では、５０μｍ／ｈ以上の成長速度でＳｉＣをエピタキシャル成長する。第２工程における成長速度は、５０μｍ／ｈであればよく、６０μｍ／ｈ以上であることが好ましい。第２工程における成長速度は、第１工程において最終的に到達する第２の成長速度ＶＢのまま一定としてもよいし、変動させてもよい。
エピタキシャル層２が形成される際に、ＳｉＣ単結晶基板１の基底面転位１Ａの多くは、ＳｉＣ単結晶基板１とエピタキシャル層２の界面（図２（ａ））又は第１工程の途中（図３（ａ））で貫通刃状転位２Ｂに変換される。
ＳｉＣ単結晶基板１内の基底面転位１Ａが、そのままエピタキシャル層２に引き継がれて基底面転位２Ａになるよりも、貫通刃状転位２Ｂに変換して転位の長さを短くした方が、転位のエネルギーが小さくなり安定するためである。一方で一部の基底面転位１Ａは、そのままエピタキシャル層２に引き継がれてキラーデバイス欠陥である基底面転位２Ａになる。
基底面転位１Ａから貫通刃状転位２Ｂへの変換効率を高め、キラーデバイス欠陥である基底面転位２Ａを抑制するためには、第２工程におけるエピタキシャル層の成長速度を早くすることが好ましい。第２工程における成長速度を５０μｍ／ｈ以上とすると、６インチ以上のＳｉＣエピタキシャルウェハ１０においても、ＳｉＣ単結晶基板１から貫通刃状転位２Ｂに変換せずに延在する基底面転位密度２Ａを０．１個／ｃｍ２以下にできる。
ここで、「６インチ以上」のＳｉＣエピタキシャルウェハ１０において、ＳｉＣ単結晶基板１から貫通刃状転位２Ｂに変換せずに延在する基底面転位密度２Ａを０．１個／ｃｍ２以下としたという点は非常に重要な点である。従来の４インチ以下のＳｉＣエピタキシャルウェハにおいては、基底面転位密度を比較的低密度に抑えたＳｉＣエピタキシャルウェハの報告がされている。しかしながら、６インチ以上のＳｉＣエピタキシャルウェハにおいては、このような報告はされていない。６インチ以上のＳｉＣエピタキシャルウェハにおいては、ＳｉＣ単結晶基板の成膜条件がばらついてしまい、４インチと同等の結果を得ることは難しい。
また４インチ以下のＳｉＣエピタキシャルウェハ１０では、エピタキシャル層２の成長速度が５０μｍ／ｈ未満の場合においても、たまたま基底面転位密度が０．１個／ｃｍ２以下となる場合がある。例えば、ＳｉＣ単結晶基板１自体が有する基底面転位１Ａが少ない場合や成膜条件が特定の条件で固定された場合である。
しかし実際には、ＳｉＣ単結晶基板１の状態は、同一ではなくバッチや枚葉ごとに異なる。また成膜条件も種々の理由で変更する必要がある。そのため、４インチ以下のＳｉＣエピタキシャルウェハ１０であっても、基底面転位密度を安定的に低減することは難しい。
第１工程、第２工程におけるＣ／Ｓｉ比は、０．８〜１．４であることが好ましい。当該範囲のＣ／Ｓｉ比であれば、デバイス動作層として好ましい特性のエピタキシャルウェハを得ることができる。例えば、転位起因のピットを浅くしたい場合は低めのＣ／Ｓｉとし、ｎ型ドーピングのバックグラウンドを下げたい場合は高Ｃ／Ｓｉ比とすることが好ましい。
また第２工程において原料ガスと同時に、Ｃｌ元素を有するガス（例えばＨＣｌガス）等を成膜空間内に導入することが好ましい。Ｃｌ元素を有するガスを同時に導入すると、成長面１ａにおいてＳｉＣｌｘが形成し、Ｓｉドロップレットの発生をより抑制できる。
さらに、成膜環境におけるガス圧を低下させることが好ましい。具体的には、１Ｔｏｒｒ以上１００Ｔｏｒｒ以下にすることが好ましく、１Ｔｏｒｒ以上５０Ｔｏｒｒ以下にすることがより好ましい。成膜環境におけるガス圧がこの範囲であれば、エピタキシャル層の成長速度を充分に確保しつつ、気相中でＳｉＣが核生成し、ＳｉＣ単結晶基板上に付着することを抑えることができる。すなわち、三角欠陥の起点となる異物の発生を避けることができる。
また第２工程において、エピタキシャル層２の成長速度を７５μｍ／ｈ以上とすることが好ましく、３００μｍ／ｈ以下とすることが好ましい。エピタキシャル層２の成長速度を７５μｍ／ｈ以上とすると、基底面転位１Ａから貫通刃状転位２Ｂへの変換効率をより高めることができ、安定的に基底面転位密度を０．１個／ｃｍ２以下とすることができる。一方で、成長速度が３００μｍ／ｈ以下であれば、Ｃ／Ｓｉ比の乱れを抑え、三角欠陥の発生を抑制することができる。
またエピタキシャル層２を成長させる前に、ＳｉＣ単結晶基板１の成長面１ａにエッチング、研磨等の表面処理を施してもよい。エピタキシャル層２を成長させる前に、ＳｉＣ単結晶基板１の成長面１ａをエッチングまたは研磨することで、成長面１ａに残るダメージ（結晶歪、異物）等を除去することができる。
エッチングは、成膜チャンバー内で行うことが好ましい。エッチングガスとしては、水素ガス、塩化水素ガス、シラン（ＳｉＨ４）ガス等を用いることができる。研磨は化学的機械研磨（ＣＭＰ）等を用いることができる。
またエピタキシャルウェハ１０の成長初期にバッファ層２ａを形成してもよい。バッファ層２ａは、キャリア濃度がエピタキシャル層２のドリフト層２ｂより高い部分である。バッファ層２ａがあると、ＳｉＣ単結晶１とドリフト層２ｂの間のキャリア濃度を調整できる。
上述のように、本発明の一態様に係るＳｉＣエピタキシャルウェハの製造方法によれば、成長速度を早めることで、基底面転位１Ａから貫通刃状転位２Ｂへの変換効率を高め、エピタキシャルウェハにおけるＳｉＣ単結晶基板１から貫通刃状転位２Ｂに変換せずに延在する基底面転位密度を０．１個／ｃｍ２以下とすることができる。
また成長速度を所定の速度以上とすることで、異なるＳｉＣ単結晶基板、異なる成膜条件においても、再現性高く安定的に基底面転位密度を０．１個／ｃｍ２以下とすることができる。
さらに、エピタキシャル層の成長速度を早めることにより発生する可能性の高まる内在３Ｃ三角欠陥も、成膜条件等を所定の条件にすることで低減できる。
（ＳｉＣエピタキシャルウェハ）
本実施形態にかかるＳｉＣエピタキシャルウェハは、上述の製造方法により得られる。本実施形態にかかるＳｉＣエピタキシャルウェハは、図１に示すように、ＳｉＣ単結晶基板１と、ＳｉＣエピタキシャル層２を有する。
ＳｉＣ単結晶基板１は、主面が（０００１）面に対して０．４°〜５°のオフ角を有する。オフ角が当該範囲であれば、デバイスに求められるオフ角を維持したままエピタキシャル層２を成長できる。
エピタキシャル層２のＳｉＣ単結晶基板１から外表面まで連なる基底面転位密度は０．１個／ｃｍ２以下であり、内在３Ｃ三角欠陥密度は０．１個／ｃｍ２以下である。
基底面転位は、フォトルミネッセンス法により検出される。４００ｎｍ以下の波長の光を励起光とし、７００ｎｍ以上の波長で発光するエピタキシャル成長のステップフロー方向に伸びる線状の欠陥を基底面転位として検出した。そして検出されたＳｉＣエピタキシャルウェハ内の基底面転位の数を数え、ＳｉＣエピタキシャルウェハの面積で割ることで、基底面転位密度を求めた。
内在３Ｃ三角欠陥も、フォトルミネッセンス法により検出される。４００ｎｍ以下の波長の光を励起光とし、５４０ｎｍ〜６００ｎｍの波長で発光する三角形状の欠陥を内在３Ｃ三角欠陥として検出した。そして検出されたＳｉＣエピタキシャルウェハ内の基底面転位の数を数え、ＳｉＣエピタキシャルウェハの面積で割ることで、内在３Ｃ三角欠陥の密度を求めた。
ここで、「ＳｉＣ単結晶基板１から外表面まで連なる基底面転位密度」とは、図２（ｂ）に示すように、ＳｉＣ単結晶基板１から貫通刃状転位２Ｂに変換されずに外表面まで延在する基底面転位２Ａの密度を原則意味する。
エピタキシャル層２内に存在する基底面転位２Ａには、２つのパターンが存在する。１つは、図２（ｂ）に示すようにＳｉＣ単結晶基板１から貫通刃状転位２Ｂに変換されずに外表面まで延在する基底面転位２Ａであり、もう一つは、図３（ａ）及び（ｂ）に示すように、エピタキシャル層２の内部で貫通刃状転位２Ｂに変換された基底面転位２Ａである。
フォトルミネッセンス像として測定されているものは、前者であり、後者は原則測定されていない。図３（ａ）に示すように、バッファ層２ａ内で貫通刃状転位２Ｂに変換される場合は、フォトルミネッセンス光が散乱し、充分測定されない。また図３（ｂ）に示すドリフト層２ｂは、原則上述の第２工程で高速成長するため、ドリフト層２ｂ内での貫通刃状転位２Ｂへの変換はあまり生じない。
またこれらのエピタキシャル層２の内部で貫通刃状転位２Ｂに変換された基底面転位２Ａの一部を同時に測定したとしても、基底面転位２Ａを多めに測定しているのであって、ＳｉＣ単結晶基板１から外表面まで連なる基底面転位密度２Ａの密度が０．１個／ｃｍ２以下であることは変わらない。
基底面転位密度が小さいと、１枚のＳｉＣエピタキシャルウェハからのＳｉＣデバイスを作製する取れ効率（歩留り）を高めることができる。また内在３Ｃ三角欠陥密度が小さいと、４Ｈの多形からなる正常なエピタキシャル層と電気特性が異なる３Ｃ多形の部分の占める割合が小さくなるため、ＳｉＣデバイスの有効面積及び収率向上に寄与する。
ＳｉＣ単結晶基板の口径は１５０ｍｍ以上（６インチ以上）であることが好ましい。６インチ以上のＳｉＣエピタキシャルウェハにおいて、基底面転位密度及び内在３Ｃ三角欠陥が上述の範囲のＳｉＣエピタキシャルウェハは、今回初めて見出されたものである。
６インチ以上であるということは重要であり、１枚のＳｉＣエピタキシャルウェハから作製することができるＳｉＣデバイスの取れ数を多くすることができ、ＳｉＣデバイスの低価格化を実現することができる。ＳｉＣデバイスは非常に性能が良い一方でＳｉデバイスと比較してコストが高い点が課題であるが、大型で基底面転位密度が少ないＳｉＣデバイスはコストの大幅な低減につながる。
エピタキシャル層２は、ＳｉＣ単結晶基板１側の第１領域の基底面転位密度が、外表面側の第２領域の基底面転位密度より高い。これは、エピタキシャル層２の結晶成長条件が第１工程と第２工程とに分かれていることに起因する。
成長速度を上げるに伴い、基底面転位２Ａから貫通刃状転位２Ｂへの変換が起きやすくなる。成長速度を徐々に上げている第１工程では、変換率が徐々に高まっていく。５０μｍ／ｈを超える成長速度領域では、ほとんどのＢＰＤをＴＥＤに変換できる。つまり、第２工程で成長したエピタキシャル層は、第１工程で成長したエピタキシャル層より相対的に基底面転位密度が低くなる。
そのため、第１工程で成長したエピタキシャル層が第１領域に対応し、第２工程で成長したエピタキシャル層が第２領域に対応する。第１工程と第２工程は成長条件がなだらかに変化しているため、結晶としての明確な境界は見られないが、基底面転位密度の異なる領域として判別できる。
ＳｉＣ単結晶基板１とエピタキシャル層２とが同じ導電型の場合、エピタキシャル層２は、ＳｉＣ単結晶１側からバッファ層２ａとドリフト層２ｂとを有してもよい。バッファ層を設けることで、ＳｉＣ単結晶基板１とドリフト層２ｂとのキャリア濃度の違いを調整できる。
第１領域は、バッファ層２ａ内に含まれることが好ましい。上述のように、第１領域はエピタキシャル層２内において基底面転位密度が相対的に高い。基底面転位２Ａはバッファ層２ａ内であれば、ＳｉＣデバイスへ及ぼす影響を小さくできる。すなわち、製造過程において第１工程は、バッファ層２ａを形成する過程において行うことが好ましい。
ＢＰＤはなるべくエピタキシャル層２に伸展しない方がよい。そのため、第１領域の厚みは、１μｍ以下であることが好ましい。なお、第１領域の厚みは、エピタキシャル層２を厚み方向に削りながら測定した基底面転位密度から判定する。基底面転位密度が、外表面の基底面転位密度の１０倍以上となった研削面からＳｉＣ単結晶基板１までの厚みが、第１領域の厚みに対応する。
エピタキシャル層２の厚みは１０μｍ以上であることが好ましい。内在３Ｃ三角欠陥はエピタキシャル層２の厚みが厚い方が見出しやすい。そのため、エピタキシャル層２の厚みが当該範囲であれば、内在３Ｃ三角欠陥を漏れなく特定できる。
ＳｉＣエピタキシャルウェハの形状は、特に限定されない。一般に用いられる円形、オリエンタルフラット（ＯＦ）等の切り欠けを有する形状でもよい。
本実施形態にかかるＳｉＣエピタキシャルウェハによれば、ＳｉＣデバイスのキラーデバイス欠陥となる基底面転位（ＢＰＤ）及び内在３Ｃ三角欠陥の量が少なく、ＳｉＣデバイスの品質が高まる。
また自動車向けのモジュール等は、１００Ａ級の大電流を一つのデバイスで扱うため、ＳｉＣエピタキシャルウェハから生産されるＳｉＣチップ（ＳｉＣデバイスの基板）が、１０ｍｍ角級に大型化される。このような大型のＳｉＣチップにおいては、基底面転位密度の取れ効率への影響は極めて高く、基底面転位密度を低減できることは極めて重要である。
以下、本発明の実施例について説明する。なお、本発明は以下の実施例のみに限定されるものではない。
「基底面転位密度の検討」
（実施例１−１〜１−５）
４インチのＳｉＣ単結晶基板を準備した。準備したＳｉＣ単結晶基板は、４Ｈ型のポリタイプであり、主面は４°のオフ角を有する。
次いで、ＳｉＣ単結晶基板を成長炉内に導入し、成長面に対し水素ガスを用いてガスエッチングを行った。エッチングの温度はエピタキシャル成長時の温度と同一とした。
次いで、エッチング後の４Ｈ−ＳｉＣ単結晶基板の表面に対して、原料ガスとしてシラン、プロパン、キャリアガスとして水素を供給しながら、エピタキシャル層を成長させた。第１工程における第１の成長速度ＶＡを４μｍ／ｈとし、第２の成長速度ＶＢを７５μｍ／ｈとした。第１工程において第１の成長速度ＶＡから第２の成長速度ＶＢに至るまでの成長速度の最大増加率は、０．４μｍ／（ｈ・ｓｅｃ）とした。
成長速度の最大増加率の計算方法は以下のように求めた。ある成長速度Ｖになる際のシリコン系の原料ガスの流量をｘ（ｓｃｃｍ）とし、シリコン系の原料ガスの流量の最大増加率をｙ（ｓｃｃｍ／ｓｅｃ）とする。そして、以下の計算式（１）に従い、成長速度の最大増加率を求めた。
「成長速度の最大増加率」＝ｙ÷ｘ×Ｖ・・・（１）
カーボン系原料はＣ／Ｓｉ＝０．８〜１．４の比率で、シリコン系原料流量増加に合わせて増加させた。第１工程におけるＣ／Ｓｉ比は１．０とし、第２工程におけるＣ／Ｓｉ比は１．２とした。
そして作製されたＳｉＣエピタキシャルウェハを（フォトンデザイン社製のフォトルミネッセンスイメージング装置）を用いて、基底面転位密度を評価した。求めた結果を表１及び図６に示す。またＳｉＣ単結晶基板１が有する基底面転位１Ａの数は、サンプルごとに異なるため同一の条件を異なる４つのサンプルで検討した。その結果を実施例１−２〜１−５として示す。
（実施例２−１）
実施例２−１は、第２の成長速度ＶＢを６０μｍ／ｈとした点が実施例１−１と異なる。その他の条件は、実施例１−１と同様とした。得られた実施例２−１のＳｉＣエピタキシャルウェハについても基底面転位密度を評価した。求めた結果を表１及び図６に示す。
（比較例１−１〜１−６）
比較例１−１は、第２の成長速度ＶＢを４５μｍ／ｈとした点が実施例１−１と異なる。その他の条件は、実施例１−１と同様とした。得られた比較例１−１のＳｉＣエピタキシャルウェハについても基底面転位密度を評価した。求めた結果を表１及び図６に示す。またＳｉＣ単結晶基板１が有する基底面転位１Ａの数は、サンプルごとに異なるため同一の条件を異なる５つのサンプルで検討した。その結果を比較例１−２〜１−６として示す。
（実施例３−１〜３−５）
実施例３−１は、ＳｉＣ単結晶基板のサイズが６インチである点が実施例１−１と異なる。その他の条件は、実施例１−１と同様とした。
得られた実施例３−１のＳｉＣエピタキシャルウェハについても基底面転位密度を評価した。求めた結果を表２及び図７に示す。またＳｉＣ単結晶基板１が有する基底面転位１Ａの数は、サンプルごとに異なるため同一の条件を異なる５つのサンプルで検討した。その結果を実施例３−２〜３−５として示す。
（実施例４−１〜４−３）
実施例４−１は、ＳｉＣ単結晶基板のサイズが６インチである点が実施例２−１と異なる。その他の条件は、実施例２−１と同様とした。
得られた実施例４−１のＳｉＣエピタキシャルウェハについても基底面転位密度を評価した。求めた結果を表２及び図７に示す。またＳｉＣ単結晶基板１が有する基底面転位１Ａの数は、サンプルごとに異なるため同一の条件を異なる３つのサンプルで検討した。その結果を実施例４−２及び４−３として示す。
（比較例２−１〜２−３）
比較例２−１は、ＳｉＣ単結晶基板のサイズが６インチである点が比較例１−１と異なる。その他の条件は、比較例１−１と同様とした。
得られた比較例２−１のＳｉＣエピタキシャルウェハについても基底面転位密度を評価した。求めた結果を表２及び図７に示す。またＳｉＣ単結晶基板１が有する基底面転位１Ａの数は、サンプルごとに異なるため同一の条件を異なる３つのサンプルで検討した。その結果を比較例２−２及び２−３として示す。
表１及び表２に示すように、第２の成長速度ＶＢを５０μｍ／ｈ以上とすると、ＳｉＣエピタキシャルウェハの基底面転位密度が０．１個／ｃｍ２以下であった。これに対し、第２の成長速度ＶＢを５０μｍ／ｈ未満の場合、基底面転位密度が０．１個／ｃｍ２を超えるものがあった。特に、ＳｉＣ単結晶基板の大きさが６インチの場合は、基底面転位密度が大きかった。
「内在３Ｃ三角欠陥の検討」
（実施例３−１）
実施例３−１のＳｉＣエピタキシャルウェハに紫外光を当てて、発光した５４０ｎｍ〜６００ｎｍの波長の光をフォトルミネッセンス光として測定し、内在３Ｃ三角欠陥密度を検出した。また同時に共焦点微分干渉光学系表面検査装置（ＳＩＣＡ）で測定した表面に表出して見られる表面三角欠陥密度も同時に測定した。その結果を表３に示す。
（比較例３−１）
比較例３−１では、第１工程を行わなかった点が実施例３−１と異なる。比較例３−１の内在３Ｃ三角欠陥密度及び表面三角欠陥密度を実施例３−１と同様に測定した。その結果を表３に示す。
（比較例３−２）
比較例３−２では、第１工程を行わず、第２工程における成長速度を７μｍ／ｈとした点が実施例３−１と異なる。比較例３−２の内在３Ｃ三角欠陥密度及び表面三角欠陥密度を実施例３−１と同様に測定した。その結果を表３に示す。
表３の比較例３−１に示すように第１工程を設けないと、内在３Ｃ三角欠陥密度が高くなった。また表３の比較例３−２に示すように第２工程における結晶成長速度を遅くすると、基底面転位密度が高くなった。
これに対し、第１工程を行い第２工程で７５μｍ／ｈでエピタキシャル成長を行った実施例３−１は、基底転位密度も三角欠陥密度も０．１個／ｃｍ２以下であった。なお、表面三角欠陥密度はいずれも差が無く、ＳＩＣＡでは内在している三角欠陥まで検出できていないことが確認された。
１…ＳｉＣ単結晶基板、２…エピタキシャル層、１０…ＳｉＣエピタキシャルウェハ、１Ａ，２Ａ…基底面転位、２Ｂ…貫通刃状転位、Ｔ…三角欠陥

Claims (8)

  1. 主面が（０００１）面に対して０．４°〜５°のオフ角を有するＳｉＣ単結晶基板と、
    前記ＳｉＣ単結晶基板上に設けられたエピタキシャル層と、を有し、
    前記エピタキシャル層は、前記ＳｉＣ単結晶基板から外表面まで連なる基底面転位密度が０．１個／ｃｍ２以下であり、内在３Ｃ三角欠陥密度が０．１個／ｃｍ２以下である、ＳｉＣエピタキシャルウェハ。
  2. 前記エピタキシャル層において、前記ＳｉＣ単結晶基板側の第１領域の基底面転位密度が、前記外表面側の第２領域の基底面転位密度より高い、請求項１に記載のＳｉＣエピタキシャルウェハ。
  3. 前記ＳｉＣ単結晶基板と前記エピタキシャル層とが同じ導電型であり、
    前記エピタキシャル層は、前記ＳｉＣ単結晶基板側からバッファ層とドリフト層とを有し、
    前記バッファ層のキャリア濃度は、前記ドリフト層より高く、
    前記バッファ層は、前記第１領域を含む、請求項２に記載のＳｉＣエピタキシャルウェハ。
  4. 前記第１領域の厚みが、１μｍ以下である請求項２または３のいずれかに記載のＳｉＣエピタキシャルウェハ。
  5. 前記ＳｉＣ単結晶基板の口径が１５０ｍｍ以上である、請求項１〜４のいずれか一項に記載のＳｉＣエピタキシャルウェハ。
  6. 前記エピタキシャル層の厚みが１０μｍ以上である、請求項１〜５のいずれか一項に記載のＳｉＣエピタキシャルウェハ。
  7. 主面が（０００１）面に対して０．４°〜５°のオフ角を有するＳｉＣ単結晶基板上にエピタキシャル層を結晶成長するＳｉＣエピタキシャルウェハの製造方法であって、
    第１の成長速度から成長速度が５０μｍ／ｈ以上の第２の成長速度に向かって徐々に成長速度を速めながら、前記ＳｉＣ単結晶基板上にＳｉＣをエピタキシャル成長する第１工程と、
    ５０μｍ／ｈ以上の成長速度でＳｉＣをエピタキシャル成長する第２工程と、を有するＳｉＣエピタキシャルウェハの製造方法。
  8. 前記第１工程において成長速度の増加率が、０．１μｍ／（ｈ・ｓｅｃ）〜２．０μｍ／（ｈ・ｓｅｃ）である、請求項７に記載のＳｉＣエピタキシャルウェハの製造方法。
JP2017001982A 2017-01-10 2017-01-10 ＳｉＣエピタキシャルウェハ及びその製造方法 Active JP6762484B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2017001982A JP6762484B2 (ja) 2017-01-10 2017-01-10 ＳｉＣエピタキシャルウェハ及びその製造方法
CN201780082719.6A CN110192266B (zh) 2017-01-10 2017-12-25 SiC外延晶片及其制造方法
US16/476,412 US20190376206A1 (en) 2017-01-10 2017-12-25 SiC EPITAXIAL WAFER AND METHOD FOR PRODUCING SAME
PCT/JP2017/046359 WO2018131449A1 (ja) 2017-01-10 2017-12-25 ＳｉＣエピタキシャルウェハ及びその製造方法
DE112017006777.4T DE112017006777B4 (de) 2017-01-10 2017-12-25 EPITAXIALER SiC-WAFER

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017001982A JP6762484B2 (ja) 2017-01-10 2017-01-10 ＳｉＣエピタキシャルウェハ及びその製造方法

Publications (2)

Publication Number Publication Date
JP2018113303A true JP2018113303A (ja) 2018-07-19
JP6762484B2 JP6762484B2 (ja) 2020-09-30

Family

ID=62839386

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017001982A Active JP6762484B2 (ja) 2017-01-10 2017-01-10 ＳｉＣエピタキシャルウェハ及びその製造方法

Country Status (5)

Country Link
US (1) US20190376206A1 (ja)
JP (1) JP6762484B2 (ja)
CN (1) CN110192266B (ja)
DE (1) DE112017006777B4 (ja)
WO (1) WO2018131449A1 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020095872A1 (ja) * 2018-11-05 2020-05-14 学校法人関西学院 ＳｉＣ半導体基板及びその製造方法及びその製造装置
WO2021060369A1 (ja) * 2019-09-27 2021-04-01 学校法人関西学院 ＳｉＣ基板、ＳｉＣ基板の製造方法、ＳｉＣ半導体装置およびＳｉＣ半導体装置の製造方法
CN114174565A (zh) * 2019-03-05 2022-03-11 学校法人关西学院 SiC外延衬底的制造方法及其制造装置
CN114375351A (zh) * 2019-08-06 2022-04-19 学校法人关西学院 SiC衬底、SiC外延衬底、SiC晶锭及它们的制造方法
CN114430781A (zh) * 2019-08-06 2022-05-03 学校法人关西学院 SiC籽晶及其制造方法、使该SiC籽晶进行生长而得到的SiC晶锭及其制造方法、以及由该SiC晶锭制造的SiC晶片、具有外延膜的SiC晶片及它们的制造方法
CN114761629A (zh) * 2020-01-24 2022-07-15 日本碍子株式会社 双轴取向SiC复合基板以及半导体器件用复合基板

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112017000725T5 (de) * 2016-02-09 2018-10-31 Sumitomo Electric Industries, Ltd. Siliziumkarbit-Einkristallsubstrat
WO2018185916A1 (ja) * 2017-04-06 2018-10-11 三菱電機株式会社 ＳｉＣエピタキシャルウエハ、ＳｉＣエピタキシャルウエハの製造方法、ＳｉＣデバイス及び電力変換装置
JP6832240B2 (ja) * 2017-05-26 2021-02-24 昭和電工株式会社 ＳｉＣエピタキシャルウェハ及びその製造方法
JP6986944B2 (ja) * 2017-12-06 2021-12-22 昭和電工株式会社 ＳｉＣエピタキシャルウェハの評価方法及び製造方法
JP7170460B2 (ja) * 2018-08-13 2022-11-14 昭和電工株式会社 ＳｉＣ単結晶の評価方法、及び品質検査方法
JP6585799B1 (ja) 2018-10-15 2019-10-02 昭和電工株式会社 ＳｉＣ基板の評価方法及びＳｉＣエピタキシャルウェハの製造方法
JP2020170816A (ja) * 2019-04-05 2020-10-15 三菱電機株式会社 炭化珪素エピタキシャルウエハ、炭化珪素エピタキシャルウエハの製造方法、電力変換装置
FR3118284B1 (fr) * 2020-12-17 2022-11-04 Commissariat Energie Atomique Dispositif électronique en siliciure de carbone et son procédé de fabrication
WO2024057845A1 (ja) * 2022-09-13 2024-03-21 住友電気工業株式会社 炭化珪素基板、炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法
CN116259534B (zh) * 2023-05-12 2024-06-18 比亚迪股份有限公司 碳化硅外延方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10297997A (ja) * 1997-04-24 1998-11-10 Denso Corp 炭化珪素単結晶の製造方法
JP2011121847A (ja) * 2009-12-14 2011-06-23 Showa Denko Kk ＳｉＣエピタキシャルウェハ及びその製造方法
WO2012144614A1 (ja) * 2011-04-21 2012-10-26 新日本製鐵株式会社 エピタキシャル炭化珪素単結晶基板及びその製造方法
JP2013239606A (ja) * 2012-05-16 2013-11-28 Mitsubishi Electric Corp 炭化珪素エピタキシャルウェハの製造方法
JP2014093525A (ja) * 2012-10-31 2014-05-19 Lg Innotek Co Ltd エピタキシャルウエハ
WO2015005064A1 (ja) * 2013-07-09 2015-01-15 富士電機株式会社 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
JP2017145150A (ja) * 2016-02-15 2017-08-24 住友電気工業株式会社 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5011549A (en) * 1987-10-26 1991-04-30 North Carolina State University Homoepitaxial growth of Alpha-SiC thin films and semiconductor devices fabricated thereon
WO1992022922A2 (en) * 1991-06-12 1992-12-23 Case Western Reserve University Process for the controlled growth of single-crystal films of silicon carbide polytypes on silicon carbide wafers
US6165874A (en) * 1997-07-03 2000-12-26 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Method for growth of crystal surfaces and growth of heteroepitaxial single crystal films thereon
US5915194A (en) * 1997-07-03 1999-06-22 The United States Of America As Represented By The Administrator Of National Aeronautics And Space Administration Method for growth of crystal surfaces and growth of heteroepitaxial single crystal films thereon
US6461944B2 (en) * 2001-02-07 2002-10-08 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Methods for growth of relatively large step-free SiC crystal surfaces
US6849874B2 (en) * 2001-10-26 2005-02-01 Cree, Inc. Minimizing degradation of SiC bipolar semiconductor devices
JP4110875B2 (ja) * 2002-08-09 2008-07-02 株式会社デンソー 炭化珪素半導体装置
US6783592B2 (en) * 2002-10-10 2004-08-31 The United States Of America As Represented By The Administrator Of National Aeronautics And Space Administration Lateral movement of screw dislocations during homoepitaxial growth and devices yielded therefrom free of the detrimental effects of screw dislocations
US7179568B2 (en) * 2003-07-10 2007-02-20 Wisconsin Alumni Research Foundation Defect inspection of extreme ultraviolet lithography masks and the like
JP4238357B2 (ja) * 2003-08-19 2009-03-18 独立行政法人産業技術総合研究所 炭化珪素エピタキシャルウエハ、同ウエハの製造方法及び同ウエハ上に作製された半導体装置
US7230274B2 (en) * 2004-03-01 2007-06-12 Cree, Inc Reduction of carrot defects in silicon carbide epitaxy
EP1619276B1 (en) * 2004-07-19 2017-01-11 Norstel AB Homoepitaxial growth of SiC on low off-axis SiC wafers
US8221549B2 (en) * 2005-04-22 2012-07-17 Bridgestone Corporation Silicon carbide single crystal wafer and producing method thereof
WO2008039914A2 (en) * 2006-09-27 2008-04-03 Ii-Vi Incorporated Sic single crystals with reduced dislocation density grown by step-wise periodic perturbation technique
US8823014B2 (en) * 2008-06-13 2014-09-02 Kansas State University Research Foundation Off-axis silicon carbide substrates
CN100578737C (zh) * 2008-11-07 2010-01-06 中国电子科技集团公司第五十五研究所 一种制作基本上没有台阶形貌的碳化硅外延层的方法
JP2010184833A (ja) * 2009-02-12 2010-08-26 Denso Corp 炭化珪素単結晶基板および炭化珪素単結晶エピタキシャルウェハ
JP5693946B2 (ja) * 2010-03-29 2015-04-01 エア・ウォーター株式会社 単結晶３Ｃ−ＳｉＣ基板の製造方法
JP4850960B2 (ja) 2010-04-07 2012-01-11 新日本製鐵株式会社 エピタキシャル炭化珪素単結晶基板の製造方法
JP5076020B2 (ja) * 2011-10-25 2012-11-21 昭和電工株式会社 ＳｉＣエピタキシャルウェハ
CN102828239B (zh) * 2012-08-24 2015-02-18 东莞市中镓半导体科技有限公司 一种通过缺陷应力去除技术自分离氮化镓单晶材料制备自支撑衬底的方法
US8860040B2 (en) 2012-09-11 2014-10-14 Dow Corning Corporation High voltage power semiconductor devices on SiC
JP6233058B2 (ja) * 2013-09-25 2017-11-22 住友電気工業株式会社 炭化珪素半導体基板の製造方法
CN103715069B (zh) * 2013-12-02 2016-09-21 中国电子科技集团公司第五十五研究所 一种减少碳化硅外延薄膜中缺陷的方法
JP6311384B2 (ja) * 2014-03-24 2018-04-18 三菱電機株式会社 炭化珪素半導体装置の製造方法
US9425262B2 (en) * 2014-05-29 2016-08-23 Fairchild Semiconductor Corporation Configuration of portions of a power device within a silicon carbide crystal
DE112015002906B4 (de) * 2015-02-02 2022-12-22 Fuji Electric Co., Ltd. Verfahren zur Herstellung einer Siliciumcarbid-Halbleitervorrichtung und Siliciumcarbid-Halbleitervorrichtung
JP6558968B2 (ja) 2015-06-10 2019-08-14 国立大学法人信州大学 エピカテキンを含むオリゴマー及びその製造方法
JP6584253B2 (ja) * 2015-09-16 2019-10-02 ローム株式会社 ＳｉＣエピタキシャルウェハ、ＳｉＣエピタキシャルウェハの製造装置、ＳｉＣエピタキシャルウェハの製造方法、および半導体装置
CN105260517B (zh) * 2015-09-25 2019-07-19 国网智能电网研究院 一种4H-SiC材料4°偏角三维原子结构模型及其构建方法和应用
JP6706786B2 (ja) * 2015-10-30 2020-06-10 一般財団法人電力中央研究所 エピタキシャルウェハの製造方法、エピタキシャルウェハ、半導体装置の製造方法及び半導体装置
JP6579710B2 (ja) * 2015-12-24 2019-09-25 昭和電工株式会社 ＳｉＣエピタキシャルウェハの製造方法
US11320388B2 (en) * 2016-08-31 2022-05-03 Showa Denko K.K. SiC epitaxial wafer containing large pit defects with a surface density of 0.5 defects/CM2 or less, and production method therefor

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10297997A (ja) * 1997-04-24 1998-11-10 Denso Corp 炭化珪素単結晶の製造方法
JP2011121847A (ja) * 2009-12-14 2011-06-23 Showa Denko Kk ＳｉＣエピタキシャルウェハ及びその製造方法
WO2012144614A1 (ja) * 2011-04-21 2012-10-26 新日本製鐵株式会社 エピタキシャル炭化珪素単結晶基板及びその製造方法
JP2013239606A (ja) * 2012-05-16 2013-11-28 Mitsubishi Electric Corp 炭化珪素エピタキシャルウェハの製造方法
JP2014093525A (ja) * 2012-10-31 2014-05-19 Lg Innotek Co Ltd エピタキシャルウエハ
WO2015005064A1 (ja) * 2013-07-09 2015-01-15 富士電機株式会社 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
JP2017145150A (ja) * 2016-02-15 2017-08-24 住友電気工業株式会社 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113227465B (zh) * 2018-11-05 2024-03-29 学校法人关西学院 SiC半导体衬底及其制造方法和制造装置
CN113227465A (zh) * 2018-11-05 2021-08-06 学校法人关西学院 SiC半导体衬底及其制造方法和制造装置
JPWO2020095872A1 (ja) * 2018-11-05 2021-09-24 学校法人関西学院 ＳｉＣ半導体基板及びその製造方法及びその製造装置
JP7278550B2 (ja) 2018-11-05 2023-05-22 学校法人関西学院 ＳｉＣ半導体基板及びその製造方法及びその製造装置
WO2020095872A1 (ja) * 2018-11-05 2020-05-14 学校法人関西学院 ＳｉＣ半導体基板及びその製造方法及びその製造装置
US12020928B2 (en) 2018-11-05 2024-06-25 Kwansei Gakuin Educational Foundation SiC semiconductor substrate, method for manufacturing same, and device for manufacturing same
CN114174565A (zh) * 2019-03-05 2022-03-11 学校法人关西学院 SiC外延衬底的制造方法及其制造装置
CN114375351A (zh) * 2019-08-06 2022-04-19 学校法人关西学院 SiC衬底、SiC外延衬底、SiC晶锭及它们的制造方法
CN114430781A (zh) * 2019-08-06 2022-05-03 学校法人关西学院 SiC籽晶及其制造方法、使该SiC籽晶进行生长而得到的SiC晶锭及其制造方法、以及由该SiC晶锭制造的SiC晶片、具有外延膜的SiC晶片及它们的制造方法
CN114375351B (zh) * 2019-08-06 2024-04-26 学校法人关西学院 SiC衬底、SiC外延衬底、SiC晶锭及它们的制造方法
CN114430781B (zh) * 2019-08-06 2024-04-30 学校法人关西学院 SiC籽晶、SiC晶锭、SiC晶片及它们的制造方法
WO2021060369A1 (ja) * 2019-09-27 2021-04-01 学校法人関西学院 ＳｉＣ基板、ＳｉＣ基板の製造方法、ＳｉＣ半導体装置およびＳｉＣ半導体装置の製造方法
CN114761629A (zh) * 2020-01-24 2022-07-15 日本碍子株式会社 双轴取向SiC复合基板以及半导体器件用复合基板

Also Published As

Publication number Publication date
US20190376206A1 (en) 2019-12-12
DE112017006777T5 (de) 2019-10-17
JP6762484B2 (ja) 2020-09-30
CN110192266A (zh) 2019-08-30
DE112017006777B4 (de) 2022-02-17
CN110192266B (zh) 2023-11-14
WO2018131449A1 (ja) 2018-07-19

Similar Documents

Publication Publication Date Title
JP6762484B2 (ja) ＳｉＣエピタキシャルウェハ及びその製造方法
JP5273741B2 (ja) エピタキシャルＳｉＣ単結晶基板及びエピタキシャルＳｉＣ単結晶基板の製造方法
JP6459132B2 (ja) ＳｉＣエピタキシャルウェハ及びその製造方法、並びに、欠陥識別方法
JP6493690B2 (ja) ＳｉＣエピタキシャルウェハ及びその製造方法、並びに、ラージピット欠陥検出方法、欠陥識別方法
JP6012841B2 (ja) ＳｉＣエピタキシャルウエハの製造方法
JPWO2016088883A1 (ja) 炭化珪素単結晶の製造方法及び炭化珪素単結晶基板
US11961736B2 (en) SiC epitaxial wafer, production method therefor, and defect identification method
US11107892B2 (en) SiC epitaxial wafer and method for producing same
US10774444B2 (en) Method for producing SiC epitaxial wafer including forming epitaxial layer under different conditions
US11320388B2 (en) SiC epitaxial wafer containing large pit defects with a surface density of 0.5 defects/CM2 or less, and production method therefor
JP2010076967A (ja) 炭化ケイ素基板の製造方法および炭化ケイ素基板
US10985042B2 (en) SiC substrate, SiC epitaxial wafer, and method of manufacturing the same
JP6635579B2 (ja) ＳｉＣエピタキシャルウェハ
JP6052465B2 (ja) エピタキシャル炭化珪素ウエハの製造方法
JP2019009400A (ja) ＳｉＣエピタキシャルウェハ及びその製造方法
JP2011213557A (ja) 導電性ｉｉｉ族窒化物単結晶基板の製造方法
US20220310795A1 (en) Silicon carbide epitaxial substrate and method for manufacturing same
JP7302716B2 (ja) ＳｉＣエピタキシャルウェハ及びその製造方法
JP2014108916A (ja) 炭化珪素基板の製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170223

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170323

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20181130

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20181130

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190426

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200428

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200625

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200707

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20200722

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200804

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20200722

R150 Certificate of patent or registration of utility model

Ref document number: 6762484

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313115

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350