JP5693946B2 - 単結晶３Ｃ−ＳｉＣ基板の製造方法 - Google Patents

単結晶３Ｃ−ＳｉＣ基板の製造方法 Download PDF

Info

Publication number
JP5693946B2
JP5693946B2 JP2010286949A JP2010286949A JP5693946B2 JP 5693946 B2 JP5693946 B2 JP 5693946B2 JP 2010286949 A JP2010286949 A JP 2010286949A JP 2010286949 A JP2010286949 A JP 2010286949A JP 5693946 B2 JP5693946 B2 JP 5693946B2
Authority
JP
Japan
Prior art keywords
single crystal
sic
substrate
growth stage
growth
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2010286949A
Other languages
English (en)
Other versions
JP2011225421A (ja
Inventor
英俊 浅村
英俊 浅村
川村　啓介
啓介 川村
小原　智
智 小原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Air Water Inc
Original Assignee
Air Water Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2010286949A priority Critical patent/JP5693946B2/ja
Application filed by Air Water Inc filed Critical Air Water Inc
Priority to KR1020127025272A priority patent/KR101708613B1/ko
Priority to PCT/JP2011/056518 priority patent/WO2011122368A1/ja
Priority to US13/638,070 priority patent/US8986448B2/en
Priority to EP11762601.0A priority patent/EP2554718B1/en
Priority to CN201180015386.8A priority patent/CN102822395B/zh
Priority to TW100110118A priority patent/TWI537438B/zh
Publication of JP2011225421A publication Critical patent/JP2011225421A/ja
Application granted granted Critical
Publication of JP5693946B2 publication Critical patent/JP5693946B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/16—Controlling or regulating
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/20—Epitaxial-layer growth characterised by the substrate the substrate being of the same materials as the epitaxial layer
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/36—Carbides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/02447—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02614—Transformation of metal, e.g. oxidation, nitridation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H01L21/02661—In-situ cleaning
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24355—Continuous and nonuniform or irregular surface on layer or component [e.g., roofing, etc.]

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Organic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Recrystallisation Techniques (AREA)

Description

本発明は、表面欠陥を大幅に減少させることができる単結晶３Ｃ（立方晶系）−ＳｉＣ基板の製造方法に関するものである。
単結晶ＳｉＣ（炭化シリコン）は、Ｓｉに比べて熱的、化学的安定性に優れ、機械的強度も強く、放射線照射に対しても損傷しにくいという特性から、次世代の半導体デバイス材料として注目を集めている。また、単結晶ＳｉＣは、ＧａＮと格子定数が近いことから、ＧａＮを成長させるための下地基板としても使用することができる。
従来、単結晶ＳｉＣを得る方法として、昇華法によるＳｉＣバルク基板を得る方法や、Ｓｉ基板やＳＯＩ基板上に単結晶３Ｃ−ＳｉＣをヘテロエピタキシャル成長させる方法が行われている。Ｓｉ基板やＳＯＩ基板上にエピタキシャル成長させる方法は、Ｓｉ基板やＳＯＩ基板を炭化処理して薄膜のＳｉＣに変成させ、シラン系ガスと炭化水素ガスを用いて単結晶３Ｃ−ＳｉＣを成長することにより、ＳｉＣのアモルファス化や多結晶化を抑制する手法が考案されている。
単結晶ＳｉＣに欠陥が存在すると、半導体デバイスとしたときの性能を低下させ、ＧａＮ層の下地基板とした場合にもＧａＮ層の品質を低下させる原因となる。このため、欠陥のできるだけ少ない高品質の単結晶ＳｉＣ基板が要求されている。
特開２００３−２１２６９４号公報 特開２００４−０３９７６６号公報 特開２００６−２２８７６３号公報 特開２００７−２８４２９８号公報 特開２００９−２５６１３８号公報
中嶋一雄（著編），エピタキシャル成長のメカニズム，共立出版株式会社（２００２）
しかしながら、エピタキシャル成長により単結晶ＳｉＣを成長させる際、エピタキシャル成長の過程で単結晶ＳｉＣの表面に欠陥が発生しやすいという問題がある。
図１は、一般にエピタキシャル成長反応において、反応ガスの流量や反応圧力を同一の条件としたときに成長速度が温度に依存する関係を表す線図である。なお、図では、横軸を絶対温度の逆数としており、図の右側が低温側、図の左側が高温側である。また、縦軸をエピタキシャル成長速度としており、図の下側が低速側、図の上側が高速側である。
この図からわかるように、エピタキシャル成長は、流量および圧力の条件が一定であれば、低温領域において温度上昇に伴って成長速度が急激に速くなる表面反応律速の領域と、表面反応律速の領域よりも高温側で、温度上昇に伴う成長速度の増加が極めて小さい（言い換えれば温度依存性の少ない）輸送律速の領域と、上記輸送律速の領域よりも高温側で、温度上昇に伴って成長速度が急激に減少する脱離律速の領域が存在する（上記非特許文献１）。
上述した表面反応律速の領域では、化学反応速度が成長速度を支配する。単結晶３Ｃ−ＳｉＣを反応律速で成長させた場合には、単結晶３Ｃ−ＳｉＣの結晶性が悪く、表面状態も極めて粗になり、現実問題として半導体デバイスの製造に適した品質を得ることができなかった。また、脱離律速の領域では、原料分子が基板以外の場所に付着して原料供給効率が低下したり、基板表面に到達した原料分子が結晶化せずに脱離する率が高くなったりする。このため、単結晶３Ｃ−ＳｉＣを脱離律速で成長させた場合には、表面反応律速の領域よりも結晶性は改善されるものの、結晶核の一部が異常成長して表面に多数の突起が成長してしまい、結果として表面状態が粗となり、やはり半導体デバイスの製造に適した品質を得ることができなかった。
したがって、供給ガスの流量条件および成膜圧力を一定とし、成膜温度を上下に調整することで、成膜の律速段階を任意に選択することが可能である。
また、成膜温度および成膜圧力を一定として供給ガスの流量を下げていくと、上記成膜温度を上げていく場合と同様に、律速段階は反応律速から輸送律速へ、さらには脱離律速へと変化することも知られている（上記非特許文献１）。これを利用して、成膜温度および成膜圧力を一定とし、供給ガスの流量を上下に調整することで、成膜の律速段階を任意に選択することも可能である。
さらに、本発明者らは、３Ｃ−ＳｉＣ成長において、成膜温度および供給ガスの流量条件を一定にし、成膜圧力を下げていくと、上記成膜温度を上げていく場合と同様に、律速段階は反応律速から輸送律速へ、さらには脱離律速へと変化することを見出している。これを利用して、成膜温度および供給ガスの流量条件を一定とし、成膜圧力を上下に調整することで、成膜の律速段階を任意に選択することも可能である。
一方、中温域の輸送律速の領域では、原料分子が拡散する過程が支配的となって成長が進行し、反応速度が十分に速い一方、成長速度の温度依存性は小さくなる。
したがって、半導体デバイスやＧａＮの下地基板として単結晶３Ｃ−ＳｉＣ基板を製造する場合、エピタキシャル成長の条件としては、これまで、上記輸送律速の領域を用いざるをえなかった。
ところが、上記輸送律速の領域では、表面反応律速の領域のように結晶性に起因する表面荒れが生じることはなく、脱離律速の領域のような表面突起も発生しないものの、表面に微小なピット欠陥が多数形成されてしまう問題が避けられなかった。
このように、エピタキシャル成長の過程で単結晶３Ｃ−ＳｉＣ層の表面に微小なピット欠陥が生じると、場合によってはそれを除去する研磨工程のような後工程が必要となる。工程が増えれば、その分のコストアップは避けられず、品質への影響要因が増えることとなり、品質安定性や歩留まり等の面でも不利となる。
上記各特許文献は、複数段階の温度でエピタキシャル成長をさせることが開示されているものの、いずれも、上述したようなエピタキシャル成長の過程において生じるピットについての言及はなく、ピットによる表面欠陥を十分に防止しうるものではなかった。
本発明は、上記のような事情に鑑みなされたもので、エピタキシャル成長過程において発生する表面欠陥を大幅に減少させることができ、後工程を簡略化しながら半導体デバイスとしての品質を確保できる単結晶３Ｃ−ＳｉＣ基板の製造方法の提供を目的とする。
上記目的を達成するため、本発明の単結晶３Ｃ−ＳｉＣ基板の製造方法は、ベース基板上にエピタキシャル成長によって単結晶３Ｃ−ＳｉＣ層を形成させる単結晶３Ｃ−ＳｉＣ基板の製造方法であって、
上記単結晶３Ｃ−ＳｉＣ層を、単結晶３Ｃ−ＳｉＣの平坦な表面と単結晶３Ｃ−ＳｉＣ層成長の過程で生じる表面ピットからなる表面状態となるよう形成する第１の成長段階と、
上記第１の成長段階で得られた単結晶３Ｃ−ＳｉＣ層を、上記表面ピットを埋めるようさらにエピタキシャル成長させる第２の成長段階とを行い、
上記第１の成長段階を、基板温度が９７０℃以上１１２０℃以下、原料ガス中に含めるウエハ１枚あたりのモノメチルシランの流量が１．０ｓｃｃｍ以上３０．０ｓｃｃｍ以下、及び成膜圧力が９×１０ −６ Ｔｏｒｒを超え４×１０ −１ Ｔｏｒｒ以下である輸送律速の領域で、５００ｎｍ以上３Ｃ−ＳｉＣ層をエピタキシャル成長させ、
上記第２の成長段階を、原料ガス中に含めるウエハ１枚あたりのモノメチルシランの流量が６．０ｓｃｃｍ以下、基板温度が１１００℃以上ベース基板の融点未満、及び成膜圧力が１×１０ −７ Ｔｏｒｒ以上、６×１０ −５ Ｔｏｒｒ以下の脱離律速の領域で、５００ｎｍ以上３Ｃ−ＳｉＣ層をエピタキシャル成長させることを要旨とする。
すなわち、本発明の単結晶３Ｃ−ＳｉＣ基板の製造方法は、上記単結晶３Ｃ−ＳｉＣ層を、平坦性の高い表面の中に表面ピットが形成された表面状態となるようにエピタキシャル成長させる第１の成長段階と、上記第１の成長段階で得られた単結晶３Ｃ−ＳｉＣ層を、表面の上記表面ピットを埋めるようさらにエピタキシャル成長させる第２の成長段階とを行う。このように、第１の成長段階では表面ピットが形成されるものの、表面ピット以外の部分は平坦性を確保した表面性状の単結晶３Ｃ−ＳｉＣ層を形成し、第２の成長段階では、表面の平坦性を維持しながら上記表面ピットを埋めて表面ピットを減少させて表面の平坦な単結晶３Ｃ−ＳｉＣ層を形成する。このようにすることにより、エピタキシャル成長の過程で単結晶３Ｃ−ＳｉＣ層の表面に生じる表面ピットによる欠陥が少なくなるため、後工程を簡略化し、その分コストダウンを図り、品質への影響要因を減らして品質安定性や歩留まり等の面でも有利となり、半導体デバイス等の用途として品質を確保できる。
また、上記第１の成長段階は輸送律速の領域でエピタキシャル成長させ、上記第２の成長段階は脱離律速の領域でエピタキシャル成長させるため、
輸送律速の領域では、欠陥原因となる結晶核の異常成長を抑え、平坦面の中に表面ピットが散在した表面性状で結晶性のよい単結晶３Ｃ−ＳｉＣ層を高い成長速度で安定的に得ることができる。そして、脱離律速では、従来のように突起が成長する代わりに、輸送律速の成長で形成された表面ピットが埋まるように単結晶３Ｃ−ＳｉＣが成長するとともに、平坦面の平坦性も維持される。このように、表面ピットを埋めながら平坦性を維持した成長を行うことができ、表面ピットを大幅に減少させて平坦性のよい単結晶３Ｃ−ＳｉＣ層を得ることができる。
また、上記第１の成長段階で形成される単結晶３Ｃ−ＳｉＣ層の厚みが５００ｎｍ以上であり、上記第２の成長段階で形成される単結晶３Ｃ−ＳｉＣ層の厚みが５００ｎｍ以上であるため、
第１の成長段階で形成する単結晶３Ｃ−ＳｉＣ層の厚みが５００ｎｍ未満であると、平坦面の中に散在するように形成される表面ピットの部分において、十分に３Ｃ−ＳｉＣが形成されずにベース基板が露出する状態となり、その後の第２の成長段階を経ても３Ｃ−ＳｉＣで表面ピットを埋めることができなくなる。したがって、上記第１の成長段階で形成する単結晶３Ｃ−ＳｉＣ層の厚みを５００ｎｍ以上とすることにより、その後の第２の成長段階で表面ピットを埋めて欠陥を消失させ、平坦性を確保しながら欠陥の少ない単結晶３Ｃ−ＳｉＣ層が得られるようになる。
第２の成長段階で形成する単結晶３Ｃ−ＳｉＣ層の厚みが５００ｎｍ未満であると、第１の成長段階で平坦面の中に散在するように形成された表面ピットを第２の成長段階で十分に埋めることができなくなる。したがって、上記第２の成長段階で形成する単結晶３Ｃ−ＳｉＣ層の厚みを５００ｎｍ以上とすることにより、第１の成長段階で形成された表面ピットを埋めて欠陥を消失させ、平坦性を確保しながら欠陥の少ない単結晶３Ｃ−ＳｉＣ層が得られるようになる。
また、上記ベース基板上に、エピタキシャル成長によって単結晶３Ｃ−ＳｉＣ層を形成する際の原料ガスの主成分がモノメチルシランであるため、
モノメチルシランは、爆発などの危険性が少ないガスであり、成膜中にガス供給バルブの操作、排気バルブの操作、あるいはヒータ出力の操作を行う際にも危険性が少ない点で極めて優れている。
また、上記第１の成長段階において、基板温度が９７０℃以上１１２０℃以下、上記原料ガス中に含めるウエハ１枚あたりのモノメチルシランの流量が１．０ｓｃｃｍ以上３０．０ｓｃｃｍ以下、成膜圧力が９×１０ −６ Ｔｏｒｒを超え４×１０ −１ Ｔｏｒｒ以下であり、
上記第２の成長段階において、上記原料ガス中に含めるウエハ１枚あたりのモノメチルシランの流量が６．０ｓｃｃｍ以下、基板温度が１１００℃以上ベース基板の融点未満、成膜圧力が１×１０ −７ Ｔｏｒｒ以上、６×１０ −５ Ｔｏｒｒ以下であるため、
エピタキシャル成長の成長効率を確保し、表面欠陥を大幅に減少した単結晶３Ｃ−ＳｉＣ層を生産性よく製造することができる。また、第１の成長段階における成膜圧力を上記のように４×１０ −１ Ｔｏｒｒ以下とすることで、成長室を加熱する抵抗型ヒータの放電劣化を抑制できる。
本発明において、上記第１の成長段階から第２の成長段階への切り替えを、原料ガス流量の引き下げ、成膜圧力の引き下げ、基板温度の引き上げの少なくともいずれかによって行う場合には、
上記第１の成長段階から第２の成長段階への切り替えを原料ガス流量の引き下げによって行なうことにより、設定変更に比較的時間のかかる圧力や温度を変化させず、流量の引き下げだけで速やかに切り替えを行うことができる。
上記第１の成長段階から第２の成長段階への切り替えを成膜圧力の引き下げによって行なうことにより、設定変更に比較的時間のかかる温度を変化させず、圧力の引き下げだけで切り替えを行うことができる。また、原料ガスの流量を変化させないことから、エピタキシャル成長を行う雰囲気がより安定し、単結晶３Ｃ−ＳｉＣ層の成長が安定的に行われる。
上記第１の成長段階から第２の成長段階への切り替えを基板温度の引き上げによって行なうことにより、原料ガスの流量を変化させないことから、エピタキシャル成長を行う雰囲気がより安定し、単結晶３Ｃ−ＳｉＣ層の成長が安定的に行われる。
本発明において、少なくとも表層部分がＳｉを含有する半導体結晶からなるベース基板を用いる場合には、
少なくとも表層部分がＳｉを含有する半導体結晶からなるベース基板に対し、結晶性がよく、表面欠陥を大幅に減少した単結晶３Ｃ−ＳｉＣ層を形成し、半導体デバイスとしての品質を確保した単結晶３Ｃ−ＳｉＣ基板を安価に製造することができる。
本発明において、少なくとも表層部分がＳｉからなるベース基板を用い、上記ベース基板の表層部のＳｉを炭化処理してＳｉＣ層に変成させ、上記ＳｉＣ層をシード層として、上記第１の成長段階および第２の成長段階のエピタキシャル成長を行なう場合には、
少なくとも表層部分がＳｉからなるベース基板に対し、結晶性がよく、表面欠陥を大幅に減少した単結晶３Ｃ−ＳｉＣ層を形成し、半導体デバイスとしての品質を確保した単結晶３Ｃ−ＳｉＣ基板を安価に製造することができる。
本発明において、上記第１の成長段階で形成される単結晶３Ｃ−ＳｉＣ層の厚みが９００〜２９００ｎｍであり、
上記第２の成長段階で形成される単結晶３Ｃ−ＳｉＣ層の厚みが７００〜３７００ｎｍである場合には、
第１の成長段階において、十分な平坦面の中に、第２の成長段階で消失できる表面ピットが散在するよう単結晶３Ｃ−ＳｉＣ層を形成でき、平坦性を確保しながら欠陥の少ない単結晶３Ｃ−ＳｉＣ層が得られる。
第２の成長段階において、第１の成長段階で形成された表面ピットを埋めて欠陥を消失させ、平坦性を確保しながら欠陥の少ない単結晶３Ｃ−ＳｉＣ層が得られる。
本発明において、上記ベース基板上にエピタキシャル成長によって単結晶３Ｃ−ＳｉＣ層を形成する際に供給する原料ガスがモノメチルシランのみであり、
上記第１の成長段階において、基板温度が９９０℃以上１１００℃以下、ウエハ１枚あたりのモノメチルシランの流量が２．０ｓｃｃｍ以上１０．０ｓｃｃｍ以下、成膜圧力が３×１０−５Ｔｏｒｒ以上１×１０−１Ｔｏｒｒ以下であり、
上記第２の成長段階において、ウエハ１枚あたりのモノメチルシランの流量が３．０ｓｃｃｍ以下である場合には、
エピタキシャル成長の成長効率を確保し、表面欠陥を大幅に減少した単結晶３Ｃ−ＳｉＣ層を生産性よく製造することができる。
本発明において、上記第１の成長段階において、成膜圧力が１×１０−４Ｔｏｒｒ以下であり、
上記第１の成長段階から第２の成長段階への切り替えを、原料ガス流量の引き下げ、基板温度の引き上げの少なくともいずれかによって行う場合には、
エピタキシャル成長の成長効率を確保し、表面欠陥を大幅に減少した単結晶３Ｃ−ＳｉＣ層を生産性よく製造することができる。
本発明において、上記第１の成長段階において、成膜圧力が１×１０−１Ｔｏｒｒ以上であり、
上記第１の成長段階から第２の成長段階への切り替えを、少なくとも成膜圧力の引き下げによって行う場合には、
エピタキシャル成長の成長効率を確保し、表面欠陥を大幅に減少した単結晶３Ｃ−ＳｉＣ層を生産性よく製造することができる。
本発明において、ベース基板上にエピタキシャル成長によって形成された単結晶３Ｃ−ＳｉＣ層の主面方位が（１１１）である場合には、
主面方位が（１１１）面で平坦性を確保しながら欠陥の少ない単結晶３Ｃ−ＳｉＣ層を得ることができ、半導体デバイスとしての品質を確保した単結晶３Ｃ−ＳｉＣ基板を安価に製造することができる。
ここで、本発明ならびにその説明において、「輸送律速」「脱離律速」「反応律速」は、それぞれつぎのように定義する。
輸送律速：原料ガス、雰囲気、流量、圧力の条件を同一としたエピタキシャル成長において得られる最大成膜速度の９０％以上の成膜速度が得られる基板温度領域。
脱離律速：原料ガス、雰囲気、流量、圧力の条件を同一としたエピタキシャル成長において得られる最大成膜速度の９０％未満の成膜速度が得られる基板温度領域のうち、輸送律速よりも高温側の基板温度領域。
反応律速：原料ガス、雰囲気、流量、圧力の条件を同一としたエピタキシャル成長において得られる最大成膜速度の９０％未満の成膜速度が得られる基板温度領域のうち、輸送律速よりも低温側の基板温度領域。
エピタキシャル成長反応における成長速度の温度依存関係を表す線図である。 本発明の単結晶３Ｃ−ＳｉＣ基板の製造方法を示す工程図である。 ベース基板の調整工程の一例を説明する図である。 実施例１ 表面、断面ＳＥＭ写真。 実施例２ 表面、断面ＳＥＭ写真。 実施例３ 表面、断面ＳＥＭ写真。 実施例４ 表面、断面ＳＥＭ写真。 実施例５ 表面、断面ＳＥＭ写真。 実施例６ 表面、断面ＳＥＭ写真。 実施例７ 表面、断面ＳＥＭ写真。 比較例８ 表面、断面ＳＥＭ写真。 比較例９ 表面、断面ＳＥＭ写真。 比較例１０ 表面、断面ＳＥＭ写真。 比較例１１ 表面、断面ＳＥＭ写真。 比較例１２ 表面、断面ＳＥＭ写真。 比較例１３ 表面、断面ＳＥＭ写真。 比較例１４ 表面、断面ＳＥＭ写真。 比較例１５ 表面、断面ＳＥＭ写真。 比較例１６ 表面、断面ＳＥＭ写真。 比較例１７ 表面、断面ＳＥＭ写真。 実施例１８ 表面、断面ＳＥＭ写真。 実施例１９ 表面、断面ＳＥＭ写真。 実施例２０ 表面、断面ＳＥＭ写真。 原料ガス流量に対する処理チャンバー圧力の変化を示す校正曲線である。
つぎに、本発明を実施するための形態を説明する。
図２は、本発明の単結晶３Ｃ−ＳｉＣ基板の製造方法の一実施の形態を示す工程図である。
本発明の方法は、まず、エピタキシャル成長によって単結晶３Ｃ−ＳｉＣ層を形成するためのベースとなるベース基板を調整し、上記ベース基板上にエピタキシャル成長によって単結晶３Ｃ−ＳｉＣ層を形成させる単結晶３Ｃ−ＳｉＣ基板の製造方法である。
そして、上記エピタキシャル成長は、単結晶３Ｃ−ＳｉＣ層を、平坦性の高い表面とその中に点在する表面ピットからなる表面状態となるようにエピタキシャル成長させる第１の成長段階と、
上記第１の成長段階で得られた単結晶３Ｃ−ＳｉＣ層を、表面の上記表面ピットを埋めるようさらにエピタキシャル成長させる第２の成長段階とを行う。
ベース基板としては、エピタキシャル成長によって３Ｃ−ＳｉＣ層を形成させうるものであれば特に限定するものではなく、各種のものを用いることができる。本発明においては、ベース基板として、単結晶Ｓｉ基板、ＳＯＩ基板を用いた場合に、特に大きな効果を得ることができる。また、ベース基板としてＭｇＯ基板、昇華法による六方晶ＳｉＣバルク基板、ＢＰ基板、サファイア基板、３Ｃ−ＳｉＣ自立基板、ＧａＮ基板、ＧａＡｓ基板、ＡｌＮ基板、ＩｎＮ基板、ＳｉＧｅ基板、ＳｉＧｅ ｏｎ Ｉｎｓｕｌａｔｏｒ基板等を用いた場合にも、本発明の効果を得ることができる。
ベース基板の調整工程の際、後述の変成工程、アニール工程、エピタキシャル工程の前には、必要に応じ、例えばベース基板に対してアンモニア過水洗浄、塩酸過水洗浄、硫酸過水洗浄、希釈ＨＦ洗浄、超音波アセトン洗浄、超音波メタノール洗浄等の公知の洗浄を適宜組み合わせて行ない、基板表面を清浄化する。また、表層部分に、Ｓｉを含有するベース基板については、表面酸化膜を除去する。ベース基板としてＭｇＯ基板、サファイア基板、ＢＰ基板、ＧａＮ基板、ＧａＡｓ基板、ＡｌＮ基板、ＩｎＮ基板等を用いる場合は、通常は上記のような洗浄工程は不要であるが、必要に応じて行ってもよい。
ベース基板として、昇華法による六方晶ＳｉＣバルク基板や３Ｃ−ＳｉＣ自立基板を用いる場合、ベース基板の調整工程においては、例えば、ベース基板をエピタキシャル成長炉内において基板温度１０００℃以上、圧力１Ｔｏｒｒ未満の真空雰囲気で１０分程度アニールする。あるいは、例えば、基板温度１０００℃以上、常圧または減圧下の水素雰囲気中で１０分程度アニールする。これにより、ベース基板の調整工程は完了し、引き続きエピタキシャル成長炉内において第１の成膜工程が行われる。
ベース基板としてＭｇＯ基板、サファイア基板、ＢＰ基板、ＧａＮ基板、ＧａＡｓ基板、ＡｌＮ基板、ＩｎＮ基板等を用いる場合、ベース基板の調整工程においては、例えば、まず、ベース基板をエピタキシャル成長炉内において基板温度１０００℃以上、圧力１Ｔｏｒｒ未満の真空雰囲気で１０分程度アニールする。あるいは、例えば、基板温度１１００℃以上、常圧または減圧下の水素雰囲気中で１０分程度アニールする。ここで、ベース基板の調整工程を終了し、引き続きエピタキシャル成長炉内において第１の成膜工程を行ってもよい。あるいは、例えば引き続き、基板温度７００℃以上、ベース基板融点未満、常圧または減圧下にてシラン系ガス雰囲気、あるいはシラン系ガスと水素の混合雰囲気中で、ベース基板表面に６〜４０ｎｍ厚程度の単結晶シリコン層を成長させる。引き続き、後述のＳＯＩ基板を用いた場合と同様の工程によって、基板表面に形成した単結晶シリコン層を、単結晶３Ｃ−ＳｉＣ層に変成させる。ここでベース基板の調整工程を終了し、引き続きエピタキシャル成長炉内において第１の成膜工程を行う。
例えば、上記ベース基板として、Ｓｉ基板、ＳＯＩ基板、ＳｉＧｅ基板、ＳｉＧｅ ｏｎ Ｉｎｓｕｌａｔｏｒ基板等の少なくとも表層部分がＳｉからなる、あるいはＳｉを主成分とする半導体基板を用いる場合、上記ベース基板の表層部のＳｉあるいはＳｉを主成分とする半導体結晶を炭化処理して３Ｃ−ＳｉＣ層に変成させ、上記３Ｃ−ＳｉＣ層をシード層として、上記第１の成長段階および第２の成長段階のエピタキシャル成長を行なうようにすることができる。このようにすることにより、少なくとも表層部分がＳｉからなるベース基板に対し、結晶性がよく、表面欠陥を大幅に減少した単結晶３Ｃ−ＳｉＣ層を形成し、半導体デバイスとしての品質を確保した単結晶３Ｃ−ＳｉＣ基板を安価に製造することができる。
より具体的には、少なくとも表層部分がＳｉからなるベース基板としてＳｉ基板またはＳＯＩ基板を用いることができる。
図３は、ベース基板としてＳＯＩ基板を用いたときのベース基板の調整工程について説明する図である。
まず、所定厚さの表面Ｓｉ層３と埋め込み絶縁層４とを有するＳＯＩ基板１を準備する。ついで、目標とする基板構造に応じ、上記ＳＯＩ基板１の表面Ｓｉ層３の厚みを６ｎｍ以上の所定厚みまで薄膜化する。なお、この薄膜化工程は行わなくてもよい。つぎに、上記ＳＯＩ基板１を炭化水素系ガス雰囲気中で加熱して上記表面Ｓｉ層３を単結晶３Ｃ−ＳｉＣ層５に変成させる。そして、上記単結晶３Ｃ−ＳｉＣ層５をシード層５として、エピタキシャル成長工程を行う。
上記ＳＯＩ基板１は、Ｓｉ母材２の表面近傍に、埋め込み絶縁層４として所定厚みのＳｉＯ２層が形成され、表面に所定厚さの表面Ｓｉ層３が形成されたものである。上記埋め込み絶縁層４の厚みは、約１〜２００ｎｍ程度の厚みになるよう設定されている。
ついで、目標とする基板構造に応じ、上記ＳＯＩ基板１の表面Ｓｉ層３の厚みを６ｎｍ以上の所定の膜厚まで薄膜化する。この薄膜化は、例えば、ＳＯＩ基板１を酸化雰囲気で加熱処理することにより、埋め込み絶縁層４との界面近傍に所望厚みのＳｉ層を残存させるよう、表面Ｓｉ層３の表面から所定深さを酸化させたのち、表面に生成した酸化物層をフッ化水素酸等でエッチングして除去することにより行われる。なお、この薄膜化工程は行わなくてもよい。
このとき、薄膜化した表面Ｓｉ層３の厚みは、６ｎｍ以上にするのが好ましい。これは、２インチ口径以上のベース基板全面にわたって上記薄膜化した表面Ｓｉ層３の厚みを６ｎｍ未満とすることが現実的に困難であり、基板の一部で表面Ｓｉ層３の欠損をまねくことが多いからである。
ついで、ＳＯＩ基板１を、炭化水素系ガス雰囲気中で加熱して上記表面Ｓｉ層３を単結晶３Ｃ−ＳｉＣ層５に変成させる。
上記変成工程は、例えば、雰囲気制御が可能な加熱炉において、加熱炉内に導入される雰囲気ガス（水素ガスおよび炭化水素ガス）を切り換えながら温度調節することにより行うことができる。
上記のような装置により、上記ＳＯＩ基板１を加熱炉内に設置し、上記加熱炉内に水素ガスと炭化水素系ガスとの混合ガスを供給しながら、加熱炉内の雰囲気温度を上昇させて、上記ＳＯＩ基板１の表面Ｓｉ層３を単結晶３Ｃ−ＳｉＣ層５に変成させることが行われる。
具体的には、上記ＳＯＩ基板１を加熱炉内に設置して、加熱炉内に水素ガスに対して炭化水素系ガスを１体積％の割合で混合した混合ガスを供給する。また、この混合ガスの供給と同じくして、加熱炉内の雰囲気温度を１１００〜１４０５℃に加熱する。より好ましくは１１５０〜１３００℃に加熱する。この加熱によって、ＳＯＩ基板１の表面Ｓｉ層３を単結晶３Ｃ−ＳｉＣ層５に変成させる。
ここで、前記水素ガスはキャリアガスであり、炭化水素ガスとしては例えばプロパンガスを使用することができる。例えば、水素ガスのボンベからの供給量が１０００ｃｃ／分であったならば、炭化水素ガスのボンベからの供給量を１０ｃｃ／分とする。
上記変成工程によって形成される単結晶３Ｃ−ＳｉＣ層５の厚みは、同層の欠損欠陥の低減ならびに３次元成長による結晶性の劣化を抑制するため、３ｎｍ〜２０ｎｍ程度に設定するのが好ましく、より好ましいのは、４〜１０ｎｍであり、さらに好ましいのは５ｎｍ〜７ｎｍ程度である。
変成された単結晶３Ｃ−ＳｉＣ層５の厚みが、２０ｎｍを超えると、単結晶３Ｃ−ＳｉＣ層５の上部が局所的に核成長を起こして粒塊が形成され、表面状態が荒れて好ましくない状態となる。従って、上記表面荒れの影響により、変成処理後のエピタキシャル成長による単結晶３Ｃ−ＳｉＣ膜の品質が劣化するのを防ぐために、単結晶３Ｃ−ＳｉＣ層５の厚みは、２０ｎｍ以下に設定するのが必須となり、より好ましいのは１０ｎｍ以下であり、さらに好ましいのは７ｎｍ以下である。
一方、変成された単結晶３Ｃ−ＳｉＣ層５の厚みを３ｎｍに設定すると、変成処理後の単結晶ＳｉＣ層５のエピタキシャル成長の初期に単結晶３Ｃ−ＳｉＣ層５を昇華して好ましくない状況となる。従って、上記昇華の影響により、変成処理後のエピタキシャル成長による単結晶３Ｃ−ＳｉＣ膜の品質が劣化するのを防ぐために、単結晶３Ｃ−ＳｉＣ層５の厚みは、３ｎｍ以上に設定するのが必須となり、より好ましいのは４ｎｍ以上であり、さらに好ましいのは５ｎｍ以上である。
上記炭化処理を行ったＳＯＩ基板１に対し、上記単結晶３Ｃ−ＳｉＣ層５をシード層としてエピタキシャル成長させることにより、上記シード層の上に単結晶３Ｃ−ＳｉＣ層を成長させる。
また、ベース基板としてＳＯＩ基板ではなくＳｉ基板を使用し、上述したような炭化処理を行うことにより、その表層部にシード層となる単結晶３Ｃ−ＳｉＣ層を形成し、上記シード層の上にエピタキシャル成長により単結晶３Ｃ−ＳｉＣ層を成長させるようにすることもできる。
上記エピタキシャル成長工程は、例えば、単結晶３Ｃ−ＳｉＣ層５が形成されたベース基板を処理チャンバー内に配置し、上記処理チャンバー内にモノメチルシランガスを含む原料ガスを所定の流量（例えば約１ｓｃｃｍ程度）のガス流量で供給しながら、所定の成長温度で処理することにより、上記単結晶３Ｃ−ＳｉＣ層５をシード層として単結晶３Ｃ−ＳｉＣをエピタキシャル成長させる。なお、シランガスおよびプロパンなどの原料ガスを供給した場合、あるいは更に水素などをキャリアガスとして加えた場合にも全く同様に本発明の効果を得ることができる。
このとき、本発明では、上記エピタキシャル成長を、成長する単結晶３Ｃ−ＳｉＣ層が、平坦性の高い表面とその中に点在する表面ピットからなる表面状態となるようにエピタキシャル成長させる第１の成長段階と、上記第１の成長段階で得られた単結晶３Ｃ−ＳｉＣ層における上記表面ピットを埋めるようさらにエピタキシャル成長させる第２の成長段階とを行う。
ここで、上記平坦性の高い表面とは、エピタキシャル成長で得られる単結晶３Ｃ−ＳｉＣ層の表面のうち表面ピットを除く滑らかな表面であり、基板表面の最小二乗平面に対して１０°以下の緩やかな傾斜によって構成されるうねりを含んでもよい趣旨である。上記最小二乗平面は、単結晶３Ｃ−ＳｉＣ表面をＡＦＭ（ａｔｏｍｉｃ ｆｏｒｃｅ ｍｉｃｒｏｓｃｏｐｅ）測定し、得られた面の形状データを最小二乗フィッティングして得られる基準平面とする。ＡＦＭ測定は、１〜５０μｍ角の範囲で行うこととする。
上記第１の成長段階により、シード層５の上に第１の単結晶３Ｃ−ＳｉＣ層６を形成し、上記第２の成長段階でさらに第２の単結晶３Ｃ−ＳｉＣ層７を形成する。
具体的には、上記第１の成長段階は、エピタキシャル成長における輸送律速の領域でエピタキシャル成長させ、上記第２の成長段階は、エピタキシャル成長における脱離律速の領域でエピタキシャル成長させる。
より詳しく説明すると、図１で説明したように、一般にエピタキシャル成長反応において、反応ガスの流量や反応圧力を同一の条件としたときに、成長速度は温度に依存する関係を示す。
すなわち、エピタキシャル成長は、流量および圧力の条件が一定であれば、低温領域において温度上昇に伴って成長速度が急激に速くなる表面反応律速の領域と、表面反応律速の領域よりも高温側で、温度上昇に伴う成長速度の増加が極めて小さい（言い換えれば温度依存性の少ない）輸送律速の領域と、上記輸送律速の領域よりも高温側で、温度上昇に伴って成長速度が急激に減少する脱離律速の領域が存在する。
上述した表面反応律速の領域では、化学反応速度が成長速度を支配する。単結晶３Ｃ−ＳｉＣを反応律速で成長させた場合には、単結晶３Ｃ−ＳｉＣの結晶性が悪く、表面状態も極めて粗になり、現実問題として半導体デバイスの製造に適した品質を得ることができなかった。また、脱離律速の領域では、原料分子が基板以外の場所に付着して原料供給効率が低下したり、基板表面に到達した原料分子が結晶化せずに脱離する率が高くなったりする。このため、単結晶３Ｃ−ＳｉＣを脱離律速で成長させた場合には、表面反応律速の領域よりも結晶性は改善されるものの、結晶核の一部が異常成長して表面に多数の突起が成長してしまい、結果として表面状態が粗となり、やはり半導体デバイスの製造に適した品質を得ることができなかった。
したがって、上述したように、従来は、半導体デバイスやＧａＮの下地基板として単結晶３Ｃ−ＳｉＣ基板を製造する場合、エピタキシャル成長の条件としては、上記輸送律速の領域のみを用いざるをえなかった。
ところが、上記輸送律速の領域では、表面反応律速の領域のように結晶性に起因する表面粗れが生じることはなく、脱離律速の領域のような表面突起も発生しないものの、表面に微小な表面ピットが多数形成されてしまい、表面ピットによる表面欠陥が避けられなかった。
本発明者らは、従来行われていた単純に低温から高温に段階的に基板温度を上げるだけでは、表面ピットを減少させるようにエピタキシャル成長させることが十分にできないことを確認した。そして、単結晶３Ｃ−ＳｉＣ層成長の過程で表面に生じる表面ピットを減少させるようなエピタキシャル成長の特別な条件設定が存在するのではないかと鋭意研究を重ねた。その過程で、従来、輸送律速の領域だけで行われていたエピタキシャル成長を、他の律速領域におけるエピタキシャル成長と複合することによって表面ピットの減少が図れるのではないかという着想に基づき、繰り返し試験を実施した。
その結果、第１段階としてエピタキシャル成長における輸送律速の領域でエピタキシャル成長させ、単結晶３Ｃ−ＳｉＣ層の表面が、上述した平坦性の高い表面とその中に点在する表面ピットからなる表面状態とし、その後、第２段階として、エピタキシャル成長における脱離律速の領域を利用することにより、上記表面ピットを埋めるよう単結晶３Ｃ−ＳｉＣがさらにエピタキシャル成長し、その結果、表面が平坦でかつ表面ピットが少なく、しかも結晶性のよい単結晶３Ｃ−ＳｉＣ層が得られることを見出し、本発明を完成した。
ここで、第１の成長段階で形成される表面ピットの平面形状は、成長させる単結晶３Ｃ−ＳｉＣ層の結晶構造と、表面に配置する結晶面（すなわち結晶の方位）との関係で決定する。例えば、成長させる単結晶３Ｃ−ＳｉＣの主面方位が（１１１）である場合、平面視三角形状の表面ピットが形成される。あるいは、例えば、成長させる単結晶３Ｃ−ＳｉＣの主面方位が（１００）である場合、平面視四角形状の表面ピットが形成される。
また、上記第１の成長段階で形成する単結晶３Ｃ−ＳｉＣ層の厚みは５００ｎｍ以上とするのが好ましく、上記第２の成長段階で形成する単結晶３Ｃ−ＳｉＣ層の厚みを５００ｎｍ以上とすのが好ましい。
すなわち、第１の成長段階で形成する単結晶３Ｃ−ＳｉＣ層の厚みが５００ｎｍ未満であると、平坦性の高い面の中に散在するように形成される表面ピットの部分において、十分に３Ｃ−ＳｉＣが形成されずにベース基板が露出する状態となり、その後の第２の成長段階を経ても３Ｃ−ＳｉＣで表面ピットを埋めることができなくなる。したがって、上記第１の成長段階で形成する単結晶３Ｃ−ＳｉＣ層の厚みを５００ｎｍ以上とすることにより、その後の第２の成長段階で表面ピットを埋めて欠陥を消失させ、平坦性を確保しながら欠陥の少ない単結晶３Ｃ−ＳｉＣ層が得られるようになる。
また、第２の成長段階で形成する単結晶３Ｃ−ＳｉＣ層の厚みが５００ｎｍ未満であると、第１の成長段階で平坦性の高い面の中に散在するように形成された表面ピットを第２の成長段階で十分に埋めることができなくなる。したがって、上記第２の成長段階で形成する単結晶３Ｃ−ＳｉＣ層の厚みを５００ｎｍ以上とすることにより、第１の成長段階で形成された表面ピットを埋めて欠陥を消失させ、平坦性を確保しながら欠陥の少ない単結晶３Ｃ−ＳｉＣ層が得られるようになる。
特に、成長させる単結晶３Ｃ−ＳｉＣの主面方位が（１１１）である場合、平面視三角形状の表面ピットが形成され、５００ｎｍ未満の厚みで十分に表面平坦性のよい３Ｃ−ＳｉＣ層が形成されず、第２の成長段階で表面ピットを十分に埋めることができなくなる傾向がある。
さらに、上記第１の成長段階で形成する単結晶３Ｃ−ＳｉＣ層の厚みは９００〜２９００ｎｍとするのが好ましく、上記第２の成長段階で形成する単結晶３Ｃ−ＳｉＣ層の厚みを７００〜３７００ｎｍとするのが好ましい。
すなわち、第１の成長段階において、十分な平坦性の高い面の中に、第２の成長段階で消失できる表面ピットが散在するよう単結晶３Ｃ−ＳｉＣ層を形成でき、平坦性の高さを確保しながら欠陥の少ない単結晶３Ｃ−ＳｉＣ層が得られる。
また、第２の成長段階において、第１の成長段階で形成された表面ピットを埋めて欠陥を消失させ、平坦性の高さを確保しながら欠陥の少ない単結晶３Ｃ−ＳｉＣ層が得られる。
ここで、第１の成長段階は、上述した輸送律速の領域でエピタキシャル成長させることができればよい。第１の成長段階として輸送律速の領域でエピタキシャル成長させるには、原料ガス、雰囲気、流量、圧力、温度をはじめとする諸条件を限定する趣旨ではないが、おおむね下記の条件下での処理を採用することができる。
雰囲気 ：主成分がモノメチルシランである原料ガス
基板温度：９７０〜１１２０℃
流量 ：１．０〜３０．０ｓｃｃｍ（上記原料ガスに含めるウエハ１枚あたりのモノメチルシランの流量）
圧力 ：１×１０−４〜４×１０−１Ｔｏｒｒ
後述する図２４による校正後の圧力条件は、下記の値となる。
圧力 ：９×１０−６〜４×１０−１Ｔｏｒｒ
また、第２の成長段階も、上述した脱離律速の領域でエピタキシャル成長させることができれば、原料ガス、雰囲気、流量、圧力、温度をはじめとする諸条件を限定する趣旨ではないが、第２の成長段階として脱離律速の領域でエピタキシャル成長させるには、おおむね下記の条件下での処理を採用することができる。
雰囲気 ：主成分がモノメチルシランである原料ガス
基板温度：１１００℃以上ベース基板の融点未満
流量 ：０．１〜６．０ｓｃｃｍ（上記原料ガスに含めるウエハ１枚あたりのモノメチルシランの流量）
圧力 ：１×１０−５〜５×１０−４Ｔｏｒｒ
後述する図２４による校正後の圧力条件は、下記の値となる。
圧力 ：１×１０−７〜６×１０−５Ｔｏｒｒ
なお、第１の成長段階における成膜圧力を上記のように４×１０−１Ｔｏｒｒ以下とすることで、成長室を加熱する抵抗型ヒータの放電劣化を抑制できる。しかしながら、誘導加熱など他の加熱方式を採用する場合は、この制約は取り除くことが可能であり、さらに成膜圧力を上げ、かつ輸送律速の領域で成膜した場合にも、本発明の効果を得ることができる。
ここで、上記成膜圧力の下限値である１×１０−５Ｔｏｒｒ（後述する校正後は１×１０−７Ｔｏｒｒである）は、実験に使用した成長室排気用のターボ分子ポンプの最大能力を記しただけであり、さらに成膜圧力を下げた脱離律速の領域で成膜した場合にも、本発明の効果を得ることができる。
ここで、モノメチルシランは、爆発などの危険性が少ないガスであり、特に本発明のように、成膜中にガス供給バルブの操作、排気バルブの操作、あるいはヒータ出力の操作を必要とする成膜においては、危険性が少ない点で極めて優れている。しかしながら、本発明のＳｉＣ品質改善効果自体は、シランガスおよびプロパンガスなどの他の原料ガスを使用した場合にも、同様に得ることができる。
第１の成長段階および第２の成長段階において、それぞれエピタキシャル成長させる単結晶３Ｃ−ＳｉＣの厚みは、処理時間の長短によって調節することができる。
第１成長段階から第２成長段階への切り換えは、原料ガス流量の引き下げ、成膜圧力の引き下げ、基板温度の引き上げの少なくともいずれかによって行うことができ、従来技術のように、単純に低温成長から高温成長に切り換えるものではない。
すなわち、原料ガスの組成または原料ガスとキャリアガスの組成と混合比率、圧力、温度を一定にしておき、原料ガスの流量を引き下げることで、第１成長段階の輸送律速から第２成長段階の脱離律速へ切り換えることができる。
このように、上記第１の成長段階から第２の成長段階への切り替えを原料ガス流量の引き下げによって行なうことにより、設定変更に比較的時間のかかる圧力や温度を変化させず、流量の引き下げだけで速やかに切り替えを行うことができる。
また、原料ガスの組成または原料ガスとキャリアガスの組成と混合比率、流量、温度を一定にしておき、成膜圧力を引き下げることで、第１成長段階の輸送律速から第２成長段階の脱離律速へ切り換えることもできる。
このように、上記第１の成長段階から第２の成長段階への切り替えを成膜圧力の引き下げによって行なうことにより、設定変更に比較的時間のかかる温度を変化させず、圧力の引き下げだけで切り替えを行うことができる。また、原料ガスの流量を変化させないことから、エピタキシャル成長を行う雰囲気がより安定し、単結晶３Ｃ−ＳｉＣ層の成長が安定的に行われる。
また、原料ガスの組成または原料ガスとキャリアガスの組成と混合比率、流量、圧力を一定にしておき、基板温度を引き上げることで、第１成長段階の輸送律速から第２成長段階の脱離律速へ切り換えることもできる。
このように、上記第１の成長段階から第２の成長段階への切り替えを基板温度の引き上げによって行なうことにより、原料ガスの流量を変化させないことから、エピタキシャル成長を行う雰囲気がより安定し、単結晶３Ｃ−ＳｉＣ層の成長が安定的に行われる。なお、第１段階の輸送律速から第２段階の脱離律速への切り替えを、上記原料ガスの流量変更、成膜圧力の変更、基板温度の変更を組み合わせることによって行ってもよい。
このようにして得られた単結晶３Ｃ−ＳｉＣ基板は、ベース基板上にエピタキシャル成長によって単結晶３Ｃ−ＳｉＣ層が形成され、単結晶３Ｃ−ＳｉＣ層の表面に存在する表面ピット欠陥の数を、エピタキシャル成長直後の状態で８×１０６個／ｃｍ２以下とすることができる。
このため、エピタキシャル成長の過程で単結晶３Ｃ−ＳｉＣ層の表面に生じる表面ピット欠陥が少ないため、後工程を簡略化し、その分コストダウンを図り、品質への影響要因を減らして品質安定性や歩留まり等の面でも有利となり、半導体デバイス等の用途として品質を確保できる。
そして、必要に応じて、エピタキシャル成長によって形成された単結晶３Ｃ−ＳｉＣ層の上に、さらにエピタキシャル成長によりＧａＮ層等の他の半導体膜を形成させることが行われる。すなわち、例えば、エピタキシャル成長で得られた単結晶３Ｃ−ＳｉＣ基板を処理チャンバー内に配置し、上記処理チャンバー内にアンモニアガスを１００〜１００００ｓｃｃｍ程度のガス流量で供給し、トリエチルガリウムやトリメチルガリウム等の有機Ｇａ系ガス、あるいは有機Ａｌ系ガスを約１ｓｃｃｍ程度のガス流量で供給しながら、温度８００〜１４０５℃で処理することにより、上記単結晶３Ｃ−ＳｉＣ層の上にＡｌＮ層、ＧａＮ層、ＡｌＧａＮ層等のいずれかもしくはそれらの積層構造の窒化物半導体層を形成させることができる。
以上のように、本実施形態の単結晶３Ｃ−ＳｉＣ基板の製造方法は、上記単結晶３Ｃ−ＳｉＣ層を、平坦性の高い表面とその中に点在する表面ピットからなる表面状態となるよう形成する第１の成長段階と、上記第１の成長段階で得られた単結晶３Ｃ−ＳｉＣ層を、上記表面ピットを埋めるようさらにエピタキシャル成長させる第２の成長段階とを行う。このように、第１の成長段階では表面ピットが形成されるものの、表面ピット以外の部分は平坦性を確保した表面性状の単結晶３Ｃ−ＳｉＣ層を形成し、第２の成長段階では、表面の平坦性を維持しながら上記表面ピットを埋めて表面ピットを減少させて表面の平坦な単結晶３Ｃ−ＳｉＣ層を形成する。このようにすることにより、エピタキシャル成長の過程で単結晶３Ｃ−ＳｉＣ層の表面に生じる表面ピットによる欠陥が少なくなるため、後工程を簡略化し、その分コストダウンを図り、品質への影響要因を減らして品質安定性や歩留まり等の面でも有利となり、半導体デバイス等の用途として品質を確保できる。
つぎに、本発明の単結晶３Ｃ−ＳｉＣ基板の製法の実施例について説明する。
ベース基板としてＳＯＩ基板およびＳｉ基板を準備し、それぞれ下記の条件で処理を行ってベース基板の調整を行った。
◆ＳＯＩ基板
基板厚み：７２５μｍ
表面Ｓｉ層厚み：１１〜２５μｍ
埋め込み絶縁層厚み：１００〜２００ｎｍ
炭化処理条件：雰囲気ガス プロパン、水素（キャリアガス）
温度 １２００〜１４０５℃、時間 １０〜３０分
単結晶３Ｃ−ＳｉＣシード層厚み：５〜７ｎｍ
◆Ｓｉ基板
基板厚み：５００〜１０００μｍ
炭化処理条件：雰囲気ガス プロパン、水素（キャリアガス）
プロパン：水素＝１：１００
温度 １２００〜１４０５℃、時間 １０〜３０分
単結晶３Ｃ−ＳｉＣシード層厚み：５〜７ｎｍ
引き続き、上記のようにして調整したベース基板にエピタキシャル成長により単結晶３Ｃ−ＳｉＣ層を成長させた。本実施例では、上記エピタキシャル成長において、１回の処理につきベース基板を１枚エピタキシャル成長できる装置を用いた。ただし、本発明は、このような枚葉タイプのエピタキシャル装置に限るものではない。
下記の表１は、上記のようにして調整したベース基板について、エピタキシャル成長により単結晶３Ｃ−ＳｉＣ層を成長させた処理条件の一覧である。
実施例１〜３は、ＳＯＩ基板をベース基板とし、圧力条件およびウエハ１枚あたりのモノメチルシランの流量を一定にし、温度条件を変化させることで第１成長段階（輸送律速）→第２成長段階（脱離律速）の切り替えを行ってそれぞれエピタキシャル成長させたものである。
実施例４は、ＳＯＩ基板をベース基板とし、圧力条件を一定にし、温度条件およびウエハ１枚あたりのモノメチルシランの流量を変化させることで第１成長段階（輸送律速）→第２成長段階（脱離律速）の切り替えを行ってそれぞれエピタキシャル成長させたものである。
実施例５〜６は、Ｓｉ基板をベース基板とし、圧力条件およびウエハ１枚あたりのモノメチルシランの流量を一定にし、温度条件を変化させることで第１成長段階（輸送律速）→第２成長段階（脱離律速）の切り替えを行ってそれぞれエピタキシャル成長させたものである。
実施例７は、Ｓｉ基板をベース基板とし、圧力条件を一定にし、温度条件およびウエハ１枚あたりのモノメチルシランの流量を変化させることで第１成長段階（輸送律速）→第２成長段階（脱離律速）の切り替えを行ってそれぞれエピタキシャル成長させたものである。
実施例１８は、ＳＯＩ基板をベース基板とし、温度条件は一定、圧力条件は５×１０−４〜９×１０−４Ｔｏｒｒ（後述する校正後は３×１０−５〜１×１０−４Ｔｏｒｒである）とほぼ一定にし、ウエハ１枚あたりのモノメチルシランの流量を変化させることで第１成長段階（輸送律速）→第２成長段階（脱離律速）の切り替えを行ってそれぞれエピタキシャル成長させたものである。
実施例１９は、ＳＯＩ基板をベース基板とし、温度条件を一定にし、圧力およびウエハ１枚あたりのモノメチルシランの流量を変化させることで第１成長段階（輸送律速）→第２成長段階（脱離律速）の切り替えを行ってそれぞれエピタキシャル成長させたものである。
実施例２０は、Ｓｉ基板をベースとし、圧力条件を２×１０−４〜５×１０−４Ｔｏｒｒ（後述する校正後は１×１０−５〜３×１０−５Ｔｏｒｒである）とほぼ一定にし、温度条件およびウエハ１枚あたりのモノメチルシランの流量を変化させることで第１成長段階（輸送律速）→第２成長段階（脱離律速）の切り替えを行ってそれぞれエピタキシャル成長させたものである。
すなわち、上記第１の成長段階において、成膜圧力が９×１０−４Ｔｏｒｒ（後述する校正後は１×１０−４Ｔｏｒｒである）以下であり、上記第１の成長段階から第２の成長段階への切り替えを、原料ガス流量の引き下げ、基板温度の引き上げの少なくともいずれかによって行った。
また、上記第１の成長段階において、成膜圧力が１×１０−１Ｔｏｒｒ以上であり、上記第１の成長段階から第２の成長段階への切り替えを、少なくとも成膜圧力の引き下げによって行った。
なお、律速段階はつぎのようにして決定した。
すなわち、３Ｃ−ＳｉＣシード層上に、原料ガス、雰囲気、流量、圧力、温度を固定して約１μｍ厚の３Ｃ−ＳｉＣエピタキシャル層を成長させた。この際、原料ガス、雰囲気、流量、圧力は、実施例および比較例に記載の第１成長段階および第２成長段階で使用した各々の条件とし、１０〜５０℃刻みの様々な基板温度で成長を行った。
ついで、各々の成膜条件について、ＳｉＣ層の厚みを保持時間で割ることにより平均成長速度を算出した。基板温度については、あらかじめ熱電対つきの基板などを用いて基板温度とヒーター温度の校正曲線を取得し、成長時のヒーター温度から上記校正曲線を用いて各々の成長条件について求めた。得られた平均成長速度と基板温度のデータから、図１に示すような律速段階を判定する曲線を作成した。作成した曲線と実施例および比較例に記載の第１成長段階および第２成長段階の条件を比較し、「発明の効果」の項で述べた律速判定条件により、各々の成長条件の律速段階を決定した。
比較例は、いずれもＳＯＩ基板をベース基板としたものである。
比較例８は、輸送律速の第１段階のみでエピタキシャル成長を行ったものである。
比較例９は、脱離律速の第１段階のみでエピタキシャル成長を行ったものである。
比較例１０は、第１段階を反応律速で、第２段階を脱離律速でエピタキシャル成長したものである。
比較例１１は、第１段階を輸送律速で、第２段階を脱離律速でエピタキシャル成長したものであるが、第１段階終了後の単結晶３Ｃ−ＳｉＣ層の厚みを５００ｎｍ未満にしたものである。
比較例１２は、第１段階を輸送律速でエピタキシャル成長した後、モノメチルシランの流量を変化させて第２段階も輸送律速でエピタキシャル成長したものである。
比較例１３は、第１段階を脱離律速で、第２段階は輸送律速でエピタキシャル成長し、第１段階終了後の単結晶３Ｃ−ＳｉＣ層の厚みを５００ｎｍ未満にしたものである。
比較例１４は、輸送律速の第１段階のみを高圧力条件でエピタキシャル成長を行ったものである。
比較例１５は、第１段階を脱離律速で、第２段階は輸送律速でエピタキシャル成長し、第１段階終了後の単結晶３Ｃ−ＳｉＣ層の厚みを５００ｎｍ未満にしたものである。
比較例１６、比較例１７は、脱離律速のみでエピタキシャル成長したものである。
ここで、上記表１の成膜圧力については、バラトロン真空計による読み取り値であり、精度的な信頼度がそれほど高くないと思われ、特に低圧側においてその傾向が強いと思われた。そこで、成膜圧力について校正曲線を取得し、値の校正を行った。
校正曲線は、測定値の信頼性が高い熱陰極真空計を併用し、９５０℃〜１１００℃の所定温度において、処理チャンバー内に各流量で原料ガスを供給したときの処理チャンバー出口の圧力を計測し、各温度を基板温度として、原料ガスの流量に対する圧力変化をプロットすることにより取得した。
図２４は、上記のようにして得た構成曲線である。
このようにして得られた校正曲線から、表１の成膜圧力について必要な校正を行ったものが下記の表２である。
図４〜図１０は、それぞれ実施例１、２、３、４、５、６、７で得られた単結晶３Ｃ−ＳｉＣ基板の表面状態および表層部の３Ｃ−ＳｉＣ層の断面ＳＥＭ写真を示す。
図１１〜２０は、それぞれ比較例８、９、１０、１１、１２、１３、１４、１５、１６、１７で得られた単結晶３Ｃ−ＳｉＣ基板の表面状態および表層部の３Ｃ−ＳｉＣ層の断面ＳＥＭ写真を示す。
図２１〜２３は、実施例１８〜２０で得られた単結晶３Ｃ−ＳｉＣ基板の表面状態および表層部の３Ｃ−ＳｉＣ層の断面ＳＥＭ写真を示す。
上記表１および表２には、上記各条件による実施例１〜７、実施例１８〜２０、比較例８〜１７について、第１段階による単結晶３Ｃ−ＳｉＣ層の膜厚（Ｘ）、第２段階による単結晶３Ｃ−ＳｉＣ層の膜厚（Ｙ）、それらの合計膜厚（Ｘ＋Ｙ）、表面の三角形状欠陥（表面ピット）の密度（個／ｃｍ２）、単結晶３Ｃ−ＳｉＣ基板の表面状態を品質判定した結果を示している。
なお、単結晶３Ｃ−ＳｉＣ層の膜厚は、断面ＳＥＭ写真から計測して求めた。単結晶３Ｃ−ＳｉＣ層の表面ピット密度は、表面ＳＥＭ写真から単位面積当たりのピット数を計測して求めた。
実施例１〜７、１８〜２０の結果をみると、ベース基板としてＳＯＩ基板を使用した場合も、Ｓｉ基板を使用した場合も、いずれも表面ピット数、表面ピット密度が少なく、結晶性のよい十分な膜厚の単結晶３Ｃ−ＳｉＣ層が得られていることがわかる。
これに対し、比較例８〜１７の結果をみると、いずれも表面に多くの表面ピットや突起が存在して表面状態が明らかに悪く、結晶性も悪いＳｉＣ層であることがわかる。
本発明は、大規模集積回路等に用いる半導体基板の製造等に適用することができる。
１ ＳＯＩ基板
２ Ｓｉ母材
３ 表面Ｓｉ層
４ 埋め込み絶縁層（酸化物層）
５ シード層（単結晶３Ｃ−ＳｉＣ層）
６ 一次単結晶３Ｃ−ＳｉＣ層
７ 二次単結晶３Ｃ−ＳｉＣ層

Claims (9)

  1. ベース基板上にエピタキシャル成長によって単結晶３Ｃ−ＳｉＣ層を形成させる単結晶３Ｃ−ＳｉＣ基板の製造方法であって、
    上記単結晶３Ｃ−ＳｉＣ層を、単結晶３Ｃ−ＳｉＣの平坦な表面と単結晶３Ｃ−ＳｉＣ層成長の過程で生じる表面ピットからなる表面状態となるよう形成する第１の成長段階と、
    上記第１の成長段階で得られた単結晶３Ｃ−ＳｉＣ層を、上記表面ピットを埋めるようさらにエピタキシャル成長させる第２の成長段階とを行い、
    上記第１の成長段階を、基板温度が９７０℃以上１１２０℃以下、原料ガス中に含めるウエハ１枚あたりのモノメチルシランの流量が１．０ｓｃｃｍ以上３０．０ｓｃｃｍ以下、及び成膜圧力が９×１０−６Ｔｏｒｒを超え４×１０−１Ｔｏｒｒ以下である輸送律速の領域で、５００ｎｍ以上３Ｃ−ＳｉＣ層をエピタキシャル成長させ、
    上記第２の成長段階を、原料ガス中に含めるウエハ１枚あたりのモノメチルシランの流量が６．０ｓｃｃｍ以下、基板温度が１１００℃以上ベース基板の融点未満、及び成膜圧力が１×１０−７Ｔｏｒｒ以上、６×１０−５Ｔｏｒｒ以下の脱離律速の領域で、５００ｎｍ以上３Ｃ−ＳｉＣ層をエピタキシャル成長させる
    ことを特徴とする単結晶３Ｃ−ＳｉＣ基板の製造方法。
  2. 上記第１の成長段階から第２の成長段階への切り替えを、原料ガス流量の引き下げ、成膜圧力の引き下げ、基板温度の引き上げの少なくともいずれかによって行う請求項１記載の単結晶３Ｃ−ＳｉＣ基板の製造方法。
  3. 少なくとも表層部分がＳｉを含有する半導体結晶からなるベース基板を用いる請求項１または２記載の単結晶３Ｃ−ＳｉＣ基板の製造方法。
  4. 少なくとも表層部分がＳｉからなるベース基板を用い、上記ベース基板の表層部のＳｉを炭化処理してＳｉＣ層に変成させ、上記ＳｉＣ層をシード層として、上記第１の成長段階および第２の成長段階のエピタキシャル成長を行なう請求項１〜３のいずれか一項に記載の単結晶３Ｃ−ＳｉＣ基板の製造方法。
  5. 上記第１の成長段階で形成される単結晶３Ｃ−ＳｉＣ層の厚みが９００〜２９００ｎｍであり、
    上記第２の成長段階で形成される単結晶３Ｃ−ＳｉＣ層の厚みが７００〜３７００ｎｍである請求項１〜４のいずれか一項に記載の単結晶３Ｃ−ＳｉＣ基板の製造方法。
  6. 上記第１の成長段階において、基板温度が９９０℃以上１１００℃以下、ウエハ１枚あたりのモノメチルシランの流量が２．０ｓｃｃｍ以上１０．０ｓｃｃｍ以下、成膜圧力が３×１０−５Ｔｏｒｒ以上１×１０−１Ｔｏｒｒ以下であり、
    上記第２の成長段階において、ウエハ１枚あたりのモノメチルシランの流量が３．０ｓｃｃｍ以下である請求項１〜５のいずれか一項に記載の単結晶３Ｃ−ＳｉＣ基板の製造方法。
  7. 上記第１の成長段階において、成膜圧力が１×１０−４Ｔｏｒｒ以下であり、
    上記第１の成長段階から第２の成長段階への切り替えを、原料ガス流量の引き下げ、基板温度の引き上げの少なくともいずれかによって行う請求項１〜６のいずれか一項に記載の単結晶３Ｃ−ＳｉＣ基板の製造方法。
  8. 上記第１の成長段階において、成膜圧力が１×１０−１Ｔｏｒｒ以上であり、
    上記第１の成長段階から第２の成長段階への切り替えを、少なくとも成膜圧力の引き下げによって行う請求項１〜６のいずれか一項に記載の単結晶３Ｃ−ＳｉＣ基板の製造方法。
  9. ベース基板上にエピタキシャル成長によって形成された単結晶３Ｃ−ＳｉＣ層の主面方位が（１１１）である請求項１〜８のいずれか一項に記載の単結晶３Ｃ−ＳｉＣ基板の製造方法。
JP2010286949A 2010-03-29 2010-12-24 単結晶３Ｃ−ＳｉＣ基板の製造方法 Active JP5693946B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2010286949A JP5693946B2 (ja) 2010-03-29 2010-12-24 単結晶３Ｃ−ＳｉＣ基板の製造方法
PCT/JP2011/056518 WO2011122368A1 (ja) 2010-03-29 2011-03-14 単結晶３Ｃ－ＳｉＣ基板の製造方法およびそれによって得られた単結晶３Ｃ－ＳｉＣ基板
US13/638,070 US8986448B2 (en) 2010-03-29 2011-03-14 Method of manufacturing single crystal 3C-SiC substrate and single crystal 3C-SiC substrate obtained from the manufacturing method
EP11762601.0A EP2554718B1 (en) 2010-03-29 2011-03-14 Method for producing single crystal 3c-sic substrate
KR1020127025272A KR101708613B1 (ko) 2010-03-29 2011-03-14 단결정 ３Ｃ-ＳｉＣ 기판의 제조 방법
CN201180015386.8A CN102822395B (zh) 2010-03-29 2011-03-14 单晶3C-SiC基板的制造方法以及通过该方法获得的单晶3C-SiC基板
TW100110118A TWI537438B (zh) 2010-03-29 2011-03-24 單晶３Ｃ（立方晶系）－ＳｉＣ基板之製造方法及由其所得之單晶３Ｃ－ＳｉＣ基板

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2010074013 2010-03-29
JP2010074013 2010-03-29
JP2010286949A JP5693946B2 (ja) 2010-03-29 2010-12-24 単結晶３Ｃ−ＳｉＣ基板の製造方法

Publications (2)

Publication Number Publication Date
JP2011225421A JP2011225421A (ja) 2011-11-10
JP5693946B2 true JP5693946B2 (ja) 2015-04-01

Family

ID=44712079

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010286949A Active JP5693946B2 (ja) 2010-03-29 2010-12-24 単結晶３Ｃ−ＳｉＣ基板の製造方法

Country Status (7)

Country Link
US (1) US8986448B2 (ja)
EP (1) EP2554718B1 (ja)
JP (1) JP5693946B2 (ja)
KR (1) KR101708613B1 (ja)
CN (1) CN102822395B (ja)
TW (1) TWI537438B (ja)
WO (1) WO2011122368A1 (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6052570B2 (ja) * 2012-02-28 2016-12-27 エア・ウォーター株式会社 半導体基板の製造方法
CN102650074B (zh) * 2012-04-09 2015-09-16 中国电子科技集团公司第五十五研究所 制备大尺寸宽禁带单晶薄膜的结构和方法
KR101926694B1 (ko) * 2012-05-30 2018-12-07 엘지이노텍 주식회사 탄화규소 에피 웨이퍼 및 이의 제조 방법
KR101926678B1 (ko) * 2012-05-31 2018-12-11 엘지이노텍 주식회사 탄화규소 에피 웨이퍼 및 이의 제조 방법
KR101897062B1 (ko) * 2012-05-31 2018-09-12 엘지이노텍 주식회사 탄화규소 에피 웨이퍼 및 이의 제조 방법
KR101976600B1 (ko) * 2012-06-28 2019-05-09 엘지이노텍 주식회사 탄화규소 에피 웨이퍼 및 이의 제조 방법
TWI600081B (zh) * 2012-11-16 2017-09-21 Toyo Tanso Co Ltd Surface treatment method of single crystal silicon carbide substrate and single crystal silicon carbide substrate
JP6123408B2 (ja) 2013-03-26 2017-05-10 三菱電機株式会社 単結晶４Ｈ−ＳｉＣ基板及びその製造方法
JP6592961B2 (ja) * 2015-05-19 2019-10-23 セイコーエプソン株式会社 炭化ケイ素基板および炭化ケイ素基板の製造方法
JP6672962B2 (ja) * 2016-03-31 2020-03-25 住友電気工業株式会社 炭化珪素半導体基板および半導体装置の製造方法
JP2018101721A (ja) * 2016-12-21 2018-06-28 株式会社ニューフレアテクノロジー 気相成長方法
JP6762484B2 (ja) * 2017-01-10 2020-09-30 昭和電工株式会社 ＳｉＣエピタキシャルウェハ及びその製造方法
JP7002932B2 (ja) * 2017-12-22 2022-01-20 昭和電工株式会社 ＳｉＣインゴットの製造方法
US11189490B2 (en) 2018-09-28 2021-11-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
JP7290135B2 (ja) * 2020-05-12 2023-06-13 信越半導体株式会社 半導体基板の製造方法及びｓｏｉウェーハの製造方法
EP4001475A1 (en) 2020-11-19 2022-05-25 Zadient Technologies SAS Improved furnace apparatus for crystal production
CN116259534B (zh) * 2023-05-12 2024-06-18 比亚迪股份有限公司 碳化硅外延方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59203799A (ja) * 1983-04-28 1984-11-17 Sharp Corp 炭化珪素単結晶基板の製造方法
DE69916177T2 (de) * 1998-05-29 2005-04-14 Denso Corp., Kariya Verfahren zur Herstellung eines Siliziumkarbid-Einkristalls
JP2002220299A (ja) * 2001-01-19 2002-08-09 Hoya Corp 単結晶ＳｉＣ及びその製造方法、ＳｉＣ半導体装置並びにＳｉＣ複合材料
JP3761418B2 (ja) * 2001-05-10 2006-03-29 Ｈｏｙａ株式会社 化合物結晶およびその製造法
JP4283478B2 (ja) 2002-01-28 2009-06-24 コバレントマテリアル株式会社 電子素子基板上へのＳｉＣ単結晶の成長方法
JP4313000B2 (ja) 2002-07-02 2009-08-12 コバレントマテリアル株式会社 ３Ｃ−ＳｉＣ半導体の製造方法
JP4856350B2 (ja) * 2002-12-16 2012-01-18 Ｈｏｙａ株式会社 ダイオード
JP4311217B2 (ja) * 2004-02-06 2009-08-12 住友電気工業株式会社 ３Ｃ−ＳｉＣ結晶の成長方法
JP2004336079A (ja) * 2004-08-16 2004-11-25 Hoya Corp 化合物単結晶の製造方法
JP2006196631A (ja) * 2005-01-13 2006-07-27 Hitachi Ltd 半導体装置及びその製造方法
JP2006253617A (ja) * 2005-02-14 2006-09-21 Toshiba Ceramics Co Ltd ＳｉＣ半導体およびその製造方法
JP4511378B2 (ja) * 2005-02-15 2010-07-28 エア・ウォーター株式会社 ＳＯＩ基板を用いた単結晶ＳｉＣ層を形成する方法
JP4897244B2 (ja) * 2005-06-14 2012-03-14 昭和電工株式会社 炭化珪素層製造方法、窒化ガリウム系半導体素子およびシリコン基板
JP4954593B2 (ja) 2006-04-18 2012-06-20 新日本製鐵株式会社 エピタキシャル炭化珪素単結晶基板の製造方法、及び得られたエピタキシャル炭化珪素単結晶基板を用いてなるデバイス
JP4987792B2 (ja) 2008-04-17 2012-07-25 新日本製鐵株式会社 エピタキシャル炭化珪素単結晶基板の製造方法

Also Published As

Publication number Publication date
CN102822395A (zh) 2012-12-12
EP2554718A4 (en) 2014-01-08
KR101708613B1 (ko) 2017-02-21
KR20130040178A (ko) 2013-04-23
US20130040103A1 (en) 2013-02-14
CN102822395B (zh) 2015-12-16
JP2011225421A (ja) 2011-11-10
WO2011122368A1 (ja) 2011-10-06
EP2554718B1 (en) 2017-05-03
TWI537438B (zh) 2016-06-11
TW201202490A (en) 2012-01-16
EP2554718A1 (en) 2013-02-06
US8986448B2 (en) 2015-03-24

Similar Documents

Publication Publication Date Title
JP5693946B2 (ja) 単結晶３Ｃ−ＳｉＣ基板の製造方法
JP4850960B2 (ja) エピタキシャル炭化珪素単結晶基板の製造方法
JP6237848B2 (ja) エピタキシャル炭化珪素ウエハ用炭化珪素単結晶基板の製造方法及びエピタキシャル炭化珪素ウエハ用炭化珪素単結晶基板
JP4786223B2 (ja) エピタキシャル炭化珪素単結晶基板及びその製造方法
KR101333337B1 (ko) 에피텍셜 탄화규소 단결정 기판 및 그 제조 방법
JP4842094B2 (ja) エピタキシャル炭化珪素単結晶基板の製造方法
JPWO2009013914A1 (ja) ＳｉＣエピタキシャル基板およびその製造方法
CN101410950A (zh) 使用纳米结构柔性层和hvpe制造高质量化合物半导体材料的生长方法
JPWO2020095872A1 (ja) ＳｉＣ半導体基板及びその製造方法及びその製造装置
JP2008053343A (ja) 炭化珪素半導体エピタキシャル基板の製造方法
JP2007284298A (ja) エピタキシャル炭化珪素単結晶基板及びその製造方法
JP5786759B2 (ja) エピタキシャル炭化珪素ウエハの製造方法
JP4511378B2 (ja) ＳＯＩ基板を用いた単結晶ＳｉＣ層を形成する方法
WO2009151133A1 (ja) 窒素化合物半導体基板の製造方法および窒素化合物半導体基板、単結晶ＳｉＣ基板の製造方法および単結晶ＳｉＣ基板
JP2006062931A (ja) サファイア基板とその熱処理方法、及び結晶成長方法
JP6052465B2 (ja) エピタキシャル炭化珪素ウエハの製造方法
JP5471258B2 (ja) 半導体基板とその製造方法
JP5145488B2 (ja) サファイア単結晶基板及びその製造方法
JP6059061B2 (ja) Ｉｉｉ族窒化物基板の製造方法およびｉｉｉ族窒化物基板の転位密度低減方法
WO2015097852A1 (ja) 単結晶ＳｉＣエピタキシャル膜の形成方法
WO2021060369A1 (ja) ＳｉＣ基板、ＳｉＣ基板の製造方法、ＳｉＣ半導体装置およびＳｉＣ半導体装置の製造方法
JP2010225733A (ja) 半導体基板の製造方法
JP2009302098A (ja) 窒素化合物半導体基板の製造方法および窒素化合物半導体基板
JP2009302097A (ja) 単結晶ＳｉＣ基板の製造方法および単結晶ＳｉＣ基板
JP6628581B2 (ja) エピタキシャル炭化珪素単結晶ウェハの製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130125

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140729

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140917

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20141028

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20141125

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150203

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150204

R150 Certificate of patent or registration of utility model

Ref document number: 5693946

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250