WO2018131449A1 - ＳｉＣエピタキシャルウェハ及びその製造方法 - Google Patents

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啓介 深田
直人 石橋
章 坂東
伊藤　雅彦
功穂 鎌田
秀一 土田
一都 原
内藤　正美
秀幸 上東
裕明 藤林
青木　宏文
利和 杉浦
鈴木　克己
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昭和電工株式会社
一般財団法人電力中央研究所
株式会社デンソー
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Definitions

  • the present invention relates to a SiC epitaxial wafer and a method for manufacturing the same.
  • Silicon carbide (SiC) has characteristics such as a dielectric breakdown electric field that is an order of magnitude larger than silicon (Si), a band gap that is three times larger, and a thermal conductivity that is about three times higher. Therefore, silicon carbide (SiC) is expected to be applied to power devices, high frequency devices, high temperature operation devices, and the like.
  • the SiC device is generally manufactured using a SiC epitaxial wafer.
  • the SiC epitaxial wafer is obtained by growing an epitaxial layer (film) serving as an active region of a device on a SiC single crystal substrate by chemical vapor deposition (CVD) or the like.
  • the SiC single crystal substrate is obtained by processing from a bulk single crystal of SiC grown by a sublimation recrystallization method or the like.
  • a step flow growth (a lateral growth from an atomic step) is performed on a SiC single crystal substrate having a growth surface with a plane having an off angle in the ⁇ 11-20> direction from the (0001) plane. It is common to grow an epitaxial layer.
  • Basal plane dislocation is known as one of device killer defects that cause fatal defects in SiC devices in SiC epitaxial wafers.
  • basal plane dislocations in the SiC single crystal substrate are converted into threading edge dislocation (TED) when the epitaxial layer is formed.
  • basal plane dislocations inherited as they are to the epitaxial layer become device killer defects.
  • Patent Document 1 by controlling the temperature in the crystal growth process, a thermal stress that changes the migration of atoms attached to the SiC single crystal substrate is applied, and the basal plane dislocation density in the 3-inch SiC epitaxial wafer is increased. It is described that it was 10 pieces / cm 2 or less.
  • the basal plane dislocation density in the SiC epitaxial wafer is set to 10 pieces / cm 2 or less by controlling parameters such as the concentration of reactants, pressure, temperature and gas flow of CVD in the crystal growth process. It is described.
  • Non-Patent Document 1 describes that the rate of BPD transferred from the SiC single crystal substrate to the epitaxial layer can be reduced to 1% by setting the growth rate of the epitaxial layer to 50 ⁇ m / h.
  • the basal plane dislocations existing on the surface of the 6-inch SiC single crystal substrate are about 100 to 5000 / cm 2 , so 1% is 10% on the surface of the SiC epitaxial wafer. This means that basal plane dislocations of ⁇ 50 / cm 2 occur.
  • Non-Patent Document 2 describes that the basal plane dislocation density in the epitaxial wafer can be reduced by increasing the C / Si ratio.
  • Non-Patent Document 3 describes that there is a trade-off relationship between the basal plane dislocation density and the intrinsic 3C triangular defect.
  • SiC epitaxial wafers described in the above-mentioned documents have a SiC epitaxial wafer size of 6 inches or less.
  • the film formation conditions varied within the plane of the SiC single crystal substrate because the substrate area was large, and results equivalent to 4 inches were not obtained.
  • the present invention has been made in view of the above problems, and an object of the present invention is to obtain a SiC epitaxial wafer having few basal plane dislocations and intrinsic 3C triangular defects, which are device killer defects, and a manufacturing method thereof.
  • the inventors of the present invention have provided a ramping step that gradually brings the crystal growth condition toward a high-speed epitaxial growth condition and a high-speed growth step that epitaxially grows the crystal at a high speed, thereby providing basal plane dislocation and intrinsic 3C. It has been found that a SiC epitaxial wafer with few triangular defects can be obtained. That is, this invention provides the following means in order to solve the said subject.
  • a SiC epitaxial wafer includes a SiC single crystal substrate having a main surface having an off angle of 0.4 ° to 5 ° with respect to the (0001) plane, and the SiC single crystal substrate.
  • the basal plane dislocation density in the first region on the SiC single crystal substrate side is higher than the basal plane dislocation density in the second region on the outer surface side. Also good.
  • the SiC single crystal substrate and the epitaxial layer have the same conductivity type, and the epitaxial layer includes a buffer layer and a drift layer from the SiC single crystal substrate side.
  • the carrier concentration of the buffer layer may be higher than the carrier concentration of the drift layer, and the buffer layer may include the first region.
  • the thickness of the first region may be 1 ⁇ m or less.
  • the diameter of the SiC single crystal substrate may be 150 mm or more.
  • the epitaxial layer may have a thickness of 10 ⁇ m or more.
  • the epitaxial layer is crystallized on a SiC single crystal substrate having a main surface having an off angle of 0.4 ° to 5 ° with respect to the (0001) plane.
  • the growth rate increase rate may be 0.1 ⁇ m / (h ⁇ sec) to 2.0 ⁇ m / (h ⁇ sec) in the first step in the method of manufacturing an SiC epitaxial wafer according to the above aspect. .
  • the basal plane dislocation density connected from the SiC single crystal substrate to the outer surface in the epitaxial layer is 0.1 piece / cm 2 or less, and the intrinsic 3C triangular defect density is It can be 0.1 pieces / cm 2 or less.
  • the SiC epitaxial wafer according to one embodiment of the present invention has a low basal plane dislocation defect density that greatly affects the device operation of the SiC device, and can realize higher device yield (yield) and quality.
  • FIG. 1 is a schematic cross-sectional view of a SiC epitaxial wafer for explaining basal plane dislocations and threading edge dislocations.
  • a SiC epitaxial wafer 10 shown in FIG. 1 has an epitaxial layer 2 on a SiC single crystal substrate 1.
  • the SiC single crystal substrate 1 has basal plane dislocations (BPD) 1A.
  • the basal plane dislocation is literally a dislocation existing on the (0001) plane (c plane) which is the basal plane of the SiC single crystal.
  • SiC single crystal substrate 1 has a surface having an offset angle in the ⁇ 11-20> direction from (0001) as growth surface 1a. Therefore, in FIG. 1, the basal plane dislocation 1A is inclined with respect to the growth surface 1a.
  • FIG. 2 is a diagram schematically showing dislocation behavior at the interface between SiC single crystal substrate 1 and epitaxial layer 2 and inside epitaxial layer 2.
  • the first behavior is a behavior in which the basal plane dislocation 1A is converted to the threading edge dislocation (TED) 2B at the interface between the basal plane dislocation 1A and the epitaxial layer 2 as shown in FIG.
  • the second behavior is a behavior in which the basal plane dislocation 1A is taken over to the epitaxial layer 2 as it is, as shown in FIG. Dislocations inherited by the epitaxial layer 2 become basal plane dislocations 2A.
  • the third behavior is a behavior in which the basal plane dislocation 2A is converted into the threading edge dislocation 2B inside the epitaxial layer 2, as shown in FIG. This behavior is likely to occur when the growth conditions are changed during the growth process of the epitaxial layer 2.
  • the basal plane dislocation and the threading edge dislocation have the same Burgers vector and can be converted to each other.
  • the threading edge dislocation is a crystal defect in which a Burgers vector indicating a displacement direction of a crystal and a dislocation line are orthogonal to each other.
  • As the shape of the crystal defect there is a shape in which one surplus atomic plane enters a blade shape on a complete crystal plane.
  • the adverse effect on the SiC device is larger in the basal plane dislocation 2A than in the threading edge dislocation 2B.
  • the defect expands while forming a Shockley-type stacking fault, degrading the forward characteristics of the device.
  • the first behavior shown in FIG. 2A has the least influence on the SiC device among the three behaviors.
  • the second behavior shown in FIG. 2B has the greatest influence on the SiC device among the three behaviors.
  • FIG. 3 is a schematic diagram showing the difference in the influence of the timing of conversion from the basal plane dislocation 2A to the threading edge dislocation 2B on the SiC device.
  • the SiC epitaxial layer 2 may have the buffer layer 2a and the drift layer 2b from the SiC single substrate 1 side.
  • Drift layer 2b is a layer on which a SiC device is formed
  • buffer layer 2a is a layer for relaxing the difference in carrier concentration between drift layer 2b and SiC single crystal substrate 1.
  • the difference between the buffer layer 2a and the drift layer 2b can be clearly determined by the difference in carrier concentration.
  • the drift layer 2b has a carrier concentration lower than that of the buffer layer 2a.
  • the drift layer 2b is a layer in which the SiC device is formed. If the basal plane dislocation 2A is included in the layer, the drift layer 2b adversely affects the SiC device. That is, as shown in FIG. 3B, when the conversion from the basal plane dislocation 2A to the threading edge dislocation 2B occurs in the drift layer 2b, it is not accepted as the SiC epitaxial wafer 10 used for the SiC device.
  • the buffer layer 2a is a layer for adjusting the growth conditions, and just because the basal plane dislocation 2A is included in the layer does not immediately have an adverse effect on the SiC device. That is, as shown in FIG. 3A, when the conversion from the basal plane dislocation 2A to the threading edge dislocation 2B occurs in the buffer layer 2a, it is accepted as the SiC epitaxial wafer 10 used for the SiC device.
  • the basal plane dislocation 1A in the SiC single crystal substrate 1 into the threading edge dislocation 2B with high efficiency in the process of laminating the epitaxial layer 2.
  • the timing for conversion from the basal plane dislocation to the threading edge dislocation is the interface between the SiC single crystal substrate 1 and the epitaxial layer 2 as shown in FIG. 2A and the epitaxial as shown in FIG. 3A. It is required to be in the buffer layer 2a of the layer 2.
  • the basal plane dislocations 2A and the threading edge dislocations 2B can be identified from the shape of pits generated by selectively etching the surface and from dislocation images obtained by X-ray topography.
  • the method using selective etching is a destructive inspection and cannot be performed nondestructively. In addition, it is difficult to measure the entire surface of the X-ray topograph.
  • the basal plane dislocation 2A emits light having a wavelength of 700 nm or more when irradiated with ultraviolet light.
  • the dislocations included in the epitaxial layer 2 are only threading edge dislocations 2B and do not emit light having a wavelength of 700 nm or more in principle.
  • the portion of the stacking fault that hits the slope as viewed from the stacking direction emits light, but these defects can be distinguished from the image.
  • the basal plane dislocation 2A is present in the buffer layer 2a having a high carrier concentration, so that the photoluminescence light is scattered and is not easily detected.
  • the number of basal plane dislocations 2A to be controlled can be counted.
  • FIG. 4 shows the result of measuring the intrinsic 3C triangular defect.
  • 4A is a surface microscope image
  • FIG. 4B is a photoluminescence image
  • FIG. 4C is a transmission electron microscope (TEM) image.
  • TEM transmission electron microscope
  • the intrinsic 3C triangular defect T means a defect that emits photoluminescence light having a wavelength of 540 nm to 600 nm in a triangular shape when irradiated with ultraviolet light.
  • the intrinsic 3C triangular defect T is slightly different in definition from the so-called surface triangular defect.
  • the surface triangular defect means a defect that looks like a triangle by an optical microscope, and captures only a defect that appears on the surface of the epitaxial layer 2.
  • the intrinsic 3C triangular defect T is determined by a photoluminescence image and captures even a defect contained in the epitaxial layer 2. Therefore, even if a triangular defect is not visible in the optical microscope (FIG. 4A), even a defect that appears triangular in the photoluminescence image (FIG. 4B) is captured.
  • the inherent 3C triangular defect T is a defect formed so as to face the direction in which the apex of the triangle and its opposite side (base) are aligned from upstream to downstream along the step flow growth direction ( ⁇ 11-20> direction).
  • the intrinsic 3C triangular defect T starts from a foreign substance (particle) existing on the SiC single crystal substrate before epitaxial growth, and a 3C polymorphic layer extends along the offset angle of the substrate from there. Exposed to.
  • the atomic arrangement in the transmission electron microscope image (FIG. 4C) changes. Specifically, as shown in FIG. 4C, it can be seen that a 9C bilayer 3C stack is mixed in the 4H crystal period.
  • the inherent 3C triangular defect T is a defect inherent in the epitaxial layer 2 and is a triangular defect inherent in the 3C polymorph. Since the portion where the 3C polymorphic SiC is formed has electrical characteristics different from those of other normal epitaxial layers made of 4H polymorphism, the SiC device including the inherent 3C triangular defect is a defective product.
  • the inherent 3C triangular defect is easy to detect because the area occupied by the defect increases as the base length increases. Therefore, in order to detect the intrinsic 3C triangular defect without omission, it is preferable to increase the crystal growth rate of the epitaxial layer 2 or increase the thickness of the epitaxial layer 2.
  • the thickness of the epitaxial layer 2 is preferably 30 ⁇ m or more, and if the crystal growth rate of the epitaxial layer 2 is 50 ⁇ m / h or more, the thickness of the epitaxial layer 2 Is preferably 10 ⁇ m or more.
  • the upper limit of the thickness of the epitaxial layer 2 can be 400 ⁇ m or less.
  • the epitaxial layer 2 is crystal-grown on the SiC single crystal substrate 1 whose main surface has an off angle of 0.4 ° to 5 ° with respect to the (0001) plane. Is.
  • a SiC single crystal substrate 1 is prepared.
  • the method for producing SiC single crystal substrate 1 is not particularly limited (not limited). For example, it can be obtained by slicing a SiC ingot obtained by a sublimation method or the like.
  • basal plane dislocations 1A exist along the (0001) plane (c-plane).
  • the number of basal plane dislocations 1A exposed on the growth surface 1a of the SiC single crystal substrate 1 is preferably small, but is not particularly limited.
  • the number of basal plane dislocations 1A existing on the surface (growth surface) of the 6-inch SiC single crystal substrate 1 is about 1000 to 5000 per 1 cm 2 .
  • epitaxial layer 2 is epitaxially grown on SiC single crystal substrate 1 to produce SiC epitaxial wafer 10.
  • Epitaxial layer 2 is obtained by step flow growth (atomic step to lateral growth) on growth surface 1a of SiC single crystal substrate 1 by, for example, chemical vapor deposition (CVD).
  • Si-based source gas silane chloride such as silane, trichlorosilane, and dichlorosilane can be used.
  • Propane, ethylene, or the like can be used as the C-based source gas.
  • the growth temperature a temperature used for normal 4H—SiC epitaxial growth can be used.
  • FIG. 5 is a diagram schematically showing the growth conditions for growing the epitaxial layer 2.
  • the growth rate is gradually increased from the first growth rate V A toward the second growth rate V B (while ramping), and on the SiC single crystal substrate 1.
  • SiC is epitaxially grown. That is, in the first step, the amount of source gas (C-based material, Si-based material, etc.) supplied into the growth space is gradually increased.
  • the first growth rate V A is a growth rate at the start of epitaxial growth in the first step.
  • the second growth rate V B is a growth rate at the end of the first step.
  • Intrinsic 3C triangular defects are formed with the foreign matter present on the SiC single crystal substrate serving as a nucleus.
  • nuclei include silicon droplets produced by nucleation of a part of the raw material in the growth space and the surface of the SiC single crystal substrate, and polytype of SiC different from the polytype of the substrate.
  • the nucleation of the raw material is caused by the disturbance of the raw material ratio in the growth space. That is, the nucleation of the raw material occurs due to the disorder of the C / Si ratio in the growth space. For example, when the C / Si ratio in the growth space is small (Si becomes excessive), silicon droplets are likely to be generated. In addition, when the C / Si ratio in the growth space increases (C becomes excessive), step bunching is likely to be formed on the growth surface, resulting in an increase in terrace width and a polytype different from the substrate polytype. SiC is easily nucleated.
  • the C / Si ratio tends to be disturbed at the initial stage of crystal growth. This is because even when the raw material input ratio is controlled, the time required to reach the substrate differs between the C-based material and the Si-based material. That is, in the initial stage of epitaxial growth, the theoretical value of the C / Si ratio may be different from the effective value of the C / Si ratio.
  • the first growth rate V A is preferably 0.1 ⁇ m / h to 10 ⁇ m / h, and more preferably 1 ⁇ m / h to 5 ⁇ m / h. Within this range, epitaxial growth can be performed by controlling the C / Si ratio with an effective value.
  • the growth rate increase rate from the first growth rate V A to the second growth rate V B is 0.1 ⁇ m / (h ⁇ sec) to 2.0 ⁇ m / (h ⁇ sec). It is more preferably 0.2 ⁇ m / (h ⁇ sec) to 1.0 ⁇ m / (h ⁇ sec).
  • the growth rate increase rate in the first step corresponds to the growth rate change rate per unit time, and corresponds to the slope of the graph in FIG. If the rate of increase in the growth rate is within this range, a rapid change in the flow rate of the supplied raw material is not observed, and it is possible to avoid greatly disturbing the C / Si ratio. That is, nucleation can be suppressed.
  • the C / Si ratio in the first step is preferably 0.8 to 1.2, and more preferably 0.9 to 1.1. Since the epitaxial layer grown in the first step is in contact with the SiC single crystal substrate 1, it is preferably set in accordance with the C / Si ratio of the elements constituting the SiC single crystal substrate 1.
  • SiC is epitaxially grown at a growth rate of 50 ⁇ m / h or more.
  • the growth rate in the second step may be 50 ⁇ m / h or more, and preferably 60 ⁇ m / h or more.
  • the growth rate in the second step may be constant or may be changed with the second growth rate V B finally reached in the first step.
  • Relative basal plane dislocations 1A in SiC single crystal substrate 1 are converted to threading edge dislocations 2B and the length of the dislocations is shorter than dislocations 2A as they are taken over by epitaxial layer 2 as they are. This is because the energy becomes smaller and stable.
  • some of the basal plane dislocations 1A are directly taken over by the epitaxial layer 2 and become basal plane dislocations 2A which are killer device defects.
  • the growth rate in the second step is 50 ⁇ m / h or more, even in a SiC epitaxial wafer 10 of 6 inches or more, the density of the basal plane dislocations 2A extending from the SiC single crystal substrate 1 without being converted into the threading edge dislocations 2B. Of 0.1 piece / cm 2 or less.
  • the density of the basal plane dislocations 2A extending from the SiC single crystal substrate 1 without being converted into the threading edge dislocations 2B is 0.1 pieces / cm 2 or less. This is a very important point.
  • a SiC epitaxial wafer having a basal plane dislocation density suppressed to a relatively low density has been reported.
  • such a report has not been made for SiC epitaxial wafers of 6 inches or more.
  • the film forming conditions of the SiC single crystal substrate vary, and it is difficult to obtain a result equivalent to 4 inches.
  • the basal plane dislocation density may happen to be 0.1 piece / cm 2 or less even when the growth rate of the epitaxial layer 2 is less than 50 ⁇ m / h.
  • the SiC single crystal substrate 1 itself has few basal plane dislocations 1A or the film formation conditions are fixed under specific conditions.
  • the state of the SiC single crystal substrate 1 is not the same, but is different for each batch or single wafer. Also, the film forming conditions need to be changed for various reasons. Therefore, it is difficult to stably reduce the basal plane dislocation density even in the SiC epitaxial wafer 10 of 4 inches or less.
  • the C / Si ratio in the first step and the second step is preferably 0.8 to 1.4.
  • the C / Si ratio is within this range, an epitaxial wafer having characteristics preferable as a device operation layer can be obtained.
  • C / Si is set to a low value when it is desired to make dislocation-induced pits shallow, and a C / Si ratio is set to a high value when it is desired to reduce the n-type doping background.
  • a gas containing Cl element for example, HCl gas
  • SiCl x is formed on the growth surface 1a, and generation of Si droplets can be further suppressed.
  • the gas pressure in the film forming environment is preferably 1 Torr or more and 100 Torr or less, and more preferably 1 Torr or more and 50 Torr or less. If the gas pressure in the film forming environment is within this range, SiC can be prevented from nucleating in the vapor phase and adhering to the SiC single crystal substrate while ensuring a sufficient growth rate of the epitaxial layer. That is, it is possible to avoid the generation of foreign matters that are the starting points of triangular defects.
  • the growth rate of the epitaxial layer 2 is preferably 75 ⁇ m / h or more, and preferably 300 ⁇ m / h or less.
  • the conversion efficiency from the basal plane dislocation 1A to the threading edge dislocation 2B can be further increased, and the basal plane dislocation density is stably 0.1 / cm 2. It can be as follows.
  • the growth rate is 300 ⁇ m / h or less, the disorder of the C / Si ratio can be suppressed and the occurrence of triangular defects can be suppressed.
  • the growth surface 1a of the SiC single crystal substrate 1 may be subjected to a surface treatment such as etching or polishing.
  • a surface treatment such as etching or polishing.
  • Etching is preferably performed in a deposition chamber.
  • etching gas hydrogen gas, hydrogen chloride gas, silane (SiH 4 ) gas, or the like can be used.
  • polishing chemical mechanical polishing (CMP) or the like can be used.
  • the buffer layer 2 a may be formed at the initial growth stage of the epitaxial wafer 10.
  • the buffer layer 2 a is a portion having a carrier concentration higher than that of the drift layer 2 b of the epitaxial layer 2.
  • the carrier concentration between the SiC single crystal 1 and the drift layer 2b can be adjusted.
  • the carrier concentration of the buffer layer can be 1 ⁇ 10 17 cm ⁇ 3 to 1 ⁇ 10 19 cm ⁇ 3 .
  • the carrier concentration of the drift layer can be a 1 ⁇ 10 14 cm -3 ⁇ 1 ⁇ 10 17 cm -3.
  • Nitrogen can be used as the dopant of the n-type conductivity type SiC epitaxial layer, and N 2 can be used as the dopant material gas.
  • the conversion rate from the basal plane dislocation 1A to the threading edge dislocation 2B is increased by increasing the growth rate, and SiC in the epitaxial wafer is increased.
  • the density of the basal plane dislocations 2A extending from the single crystal substrate 1 without being converted into the threading edge dislocations 2B can be 0.1 pieces / cm 2 or less.
  • the basal plane dislocation density can be stably reduced to 0.1 piece / cm 2 or less with high reproducibility even on different SiC single crystal substrates and different film formation conditions. .
  • the inherent 3C triangular defect which is likely to be generated by increasing the growth rate of the epitaxial layer, can be reduced by setting the film forming conditions to a predetermined condition.
  • SiC epitaxial wafer The SiC epitaxial wafer concerning this embodiment is obtained by the above-mentioned manufacturing method. As shown in FIG. 1, the SiC epitaxial wafer according to the present embodiment includes a SiC single crystal substrate 1 and a SiC epitaxial layer 2. SiC epitaxial layer 2 may be provided directly on SiC single crystal substrate 1.
  • SiC single crystal substrate 1 has a main surface having an off angle of 0.4 ° to 5 ° with respect to the (0001) plane. If the off-angle is within this range, the epitaxial layer 2 can be grown while maintaining the off-angle required for the device.
  • the basal plane dislocation density connected from the SiC single crystal substrate 1 to the outer surface of the epitaxial layer 2 is 0.1 piece / cm 2 or less, and the intrinsic 3C triangular defect density is 0.1 piece / cm 2 or less.
  • the basal plane dislocation is detected by a photoluminescence method.
  • Light having a wavelength of 400 nm or less was used as excitation light, and a linear defect extending in the step flow direction of epitaxial growth emitting at a wavelength of 700 nm or more was detected as a basal plane dislocation.
  • the number of basal plane dislocations in the detected SiC epitaxial wafer was counted and divided by the area of the SiC epitaxial wafer to obtain the basal plane dislocation density.
  • Intrinsic 3C triangular defects are also detected by the photoluminescence method.
  • a triangular defect emitting light having a wavelength of 400 nm or less as excitation light and having a wavelength of 540 to 600 nm was detected as an intrinsic 3C triangular defect.
  • the number of basal plane dislocations in the detected SiC epitaxial wafer was counted and divided by the area of the SiC epitaxial wafer to obtain the density of intrinsic 3C triangular defects.
  • the “basal plane dislocation density continuous from the SiC single crystal substrate 1 to the outer surface” means that the outer surface is not converted from the SiC single crystal substrate 1 to the threading edge dislocations 2B, as shown in FIG. In principle, this means the density of basal plane dislocations 2A extending up to.
  • basal plane dislocations 2A Two patterns exist in the basal plane dislocations 2A existing in the epitaxial layer 2.
  • One is a basal plane dislocation 2A extending from the SiC single crystal substrate 1 to the outer surface without being converted to the threading edge dislocation 2B as shown in FIG. 2B, and the other is FIG.
  • basal plane dislocations 2A converted into threading edge dislocations 2B inside the epitaxial layer 2.
  • the basal plane dislocations 2A are measured in a large amount.
  • the density of the basal plane dislocations 2A continuous from the substrate 1 to the outer surface is not more than 0.1 pieces / cm 2 .
  • the efficiency (yield) for producing a SiC device from one SiC epitaxial wafer can be increased. Also, if the density of intrinsic 3C triangular defects is small, the proportion of the 3C polymorphic portion having different electrical characteristics from that of a normal epitaxial layer composed of 4H polymorphism is small, which contributes to the improvement of the effective area and yield of the SiC device. To do.
  • the diameter (diameter) of the SiC single crystal substrate is preferably 150 mm or more (6 inches or more).
  • a SiC epitaxial wafer having a basal plane dislocation density and an inherent 3C triangular defect in the above-described range in a SiC epitaxial wafer of 6 inches or more has been found for the first time.
  • the size is 6 inches or more, and it is possible to increase the number of SiC devices that can be manufactured from one SiC epitaxial wafer, and it is possible to reduce the cost of the SiC device.
  • SiC devices have very good performance, the cost is higher than Si devices.
  • large SiC devices with a low basal plane dislocation density lead to a significant cost reduction.
  • epitaxial layer 2 the basal plane dislocation density in the first region on the SiC single crystal substrate 1 side is higher than the basal plane dislocation density in the second region on the outer surface side. This is because the crystal growth conditions of the epitaxial layer 2 are divided into the first step and the second step. Specifically, epitaxial layer 2 has two main surfaces facing each other, the first region is located on the first main surface side in contact with SiC single substrate 1, and the second region faces the outer surface. The second region is located on the main surface side.
  • the conversion rate gradually increases.
  • the epitaxial layer grown in the second step has a lower basal plane dislocation density than the epitaxial layer grown in the first step.
  • the epitaxial layer grown in the first step corresponds to the first region
  • the epitaxial layer grown in the second step corresponds to the second region. Since the growth conditions in the first step and the second step are gently changed, no clear boundary as a crystal is observed, but the regions can be distinguished as regions having different basal plane dislocation densities.
  • epitaxial layer 2 may have buffer layer 2a and drift layer 2b from the SiC single crystal substrate 1 side. More specifically, buffer layer 2a is positioned on the first main surface side in contact with SiC single substrate 1, and drift layer 2b is positioned on the second main surface side facing the outer surface. By providing the buffer layer, the difference in carrier concentration between the SiC single crystal substrate 1 and the drift layer 2b can be adjusted.
  • the first region is preferably included in the buffer layer 2a. As described above, the first region has a relatively high basal plane dislocation density in the epitaxial layer 2. If the basal plane dislocation 2A is in the buffer layer 2a, the influence on the SiC device can be reduced. In other words, the first step in the manufacturing process is preferably performed in the process of forming the buffer layer 2a.
  • the thickness of the first region is preferably 1 ⁇ m or less.
  • the lower limit value of the thickness of the first region is not particularly limited, and is preferably more than 0 ⁇ m.
  • the thickness of the first region is determined from the basal plane dislocation density measured while scraping the epitaxial layer 2 in the thickness direction.
  • the thickness from the ground surface where the basal plane dislocation density is 10 times or more of the basal plane dislocation density on the outer surface to the SiC single crystal substrate 1 corresponds to the thickness of the first region. It can also be said that the basal plane dislocation density in the first region is 10 times or more the basal plane dislocation density in the second region.
  • a portion other than the first region is the second region.
  • the thickness of the epitaxial layer 2 is preferably 10 ⁇ m or more. Intrinsic 3C triangular defects are easier to find when the epitaxial layer 2 is thicker. Therefore, if the thickness of the epitaxial layer 2 is within the range, the inherent 3C triangular defect can be specified without omission.
  • the shape of the SiC epitaxial wafer is not particularly limited. A shape having notches such as a generally used circle and an oriental flat (OF) may be used.
  • the amount of basal plane dislocation (BPD) and intrinsic 3C triangular defects that are killer device defects of the SiC device is small, and the quality of the SiC device is improved.
  • modules for automobiles and the like handle a large current of 100A class with a single device, so that a SiC chip (a substrate of a SiC device) produced from a SiC epitaxial wafer is enlarged to a 10 mm square class.
  • a SiC chip a substrate of a SiC device
  • the influence on the removal efficiency of the basal plane dislocation density is extremely high, and it is extremely important that the basal plane dislocation density can be reduced.
  • Examples 1-1 to 1-5 A 4-inch SiC single crystal substrate was prepared.
  • the prepared SiC single crystal substrate is a 4H type polytype, and the main surface has an off angle of 4 °.
  • the SiC single crystal substrate was introduced into the growth furnace, and gas etching was performed on the growth surface using hydrogen gas.
  • the etching temperature was the same as that during epitaxial growth.
  • the first growth rate V A in the first step was 4 ⁇ m / h
  • the second growth rate V B was 75 ⁇ m / h.
  • the maximum increase rate of the growth rate from the first growth rate V A to the second growth rate V B was set to 0.4 ⁇ m / (h ⁇ sec).
  • the calculation method of the maximum increase rate of the growth rate was obtained as follows.
  • the flow rate of the silicon-based source gas at a certain growth rate V is x (sccm), and the maximum increase rate of the flow rate of the silicon-based source gas is y (sccm / sec).
  • the maximum increase rate of the growth rate was calculated
  • required according to the following formula (1). “Maximum growth rate increase rate” y ⁇ x ⁇ V (1)
  • the C / Si ratio in the first step was 1.0
  • the C / Si ratio in the second step was 1.2.
  • the basal plane dislocation density was evaluated using the photoluminescence imaging apparatus by a photon design company.
  • the obtained results are shown in Table 1 and FIG.
  • the number of basal plane dislocations 1A included in the SiC single crystal substrate 1 is different for each sample, the same condition was examined using four different samples. The results are shown as Examples 1-2 to 1-5.
  • Example 2-1 differs from Example 1-1 in that the second growth rate V B was set to 60 ⁇ m / h. Other conditions were the same as in Example 1-1.
  • the basal plane dislocation density was also evaluated for the obtained SiC epitaxial wafer of Example 2-1. The obtained results are shown in Table 1 and FIG.
  • Comparative Example 1-1 differs from Example 1-1 in that the second growth rate V B was set to 45 ⁇ m / h. Other conditions were the same as in Example 1-1.
  • the basal plane dislocation density was also evaluated for the obtained SiC epitaxial wafer of Comparative Example 1-1. The obtained results are shown in Table 1 and FIG.
  • Comparative Examples 1-2 to 1-6 since the number of basal plane dislocations 1A included in the SiC single crystal substrate 1 is different for each sample, the same condition was examined using five different samples. The results are shown as Comparative Examples 1-2 to 1-6.
  • Example 3-1 differs from Example 1-1 in that the size of the SiC single crystal substrate is 6 inches. Other conditions were the same as in Example 1-1.
  • the basal plane dislocation density was also evaluated for the obtained SiC epitaxial wafer of Example 3-1.
  • the obtained results are shown in Table 2 and FIG.
  • the same condition was examined using five different samples. The results are shown as Examples 3-2 to 3-5.
  • Example 4-1 differs from Example 2-1 in that the size of the SiC single crystal substrate is 6 inches. Other conditions were the same as in Example 2-1.
  • the basal plane dislocation density was also evaluated for the obtained SiC epitaxial wafer of Example 4-1.
  • the obtained results are shown in Table 2 and FIG.
  • the same condition was examined using three different samples. The results are shown as Examples 4-2 and 4-3.
  • Comparative Example 2-1 differs from Comparative Example 1-1 in that the size of the SiC single crystal substrate is 6 inches. Other conditions were the same as those in Comparative Example 1-1.
  • the basal plane dislocation density was also evaluated for the obtained SiC epitaxial wafer of Comparative Example 2-1.
  • the obtained results are shown in Table 2 and FIG.
  • the same condition was examined using three different samples.
  • the results are shown as Comparative Examples 2-2 and 2-3.
  • the basal plane dislocation density of the SiC epitaxial wafer was 0.1 piece / cm 2 or less.
  • the basal plane dislocation density exceeded 0.1 / cm 2 .
  • the basal plane dislocation density was large.
  • Example 3-1 Ultraviolet light was applied to the SiC epitaxial wafer of Example 3-1, and the emitted light having a wavelength of 540 nm to 600 nm was measured as photoluminescence light to detect the intrinsic 3C triangular defect density. At the same time, the surface triangular defect density appearing on the measured surface was also measured simultaneously with a confocal differential interference optical system surface inspection apparatus (SICA). The results are shown in Table 3.
  • Comparative Example 3-1 Comparative Example 3-1 differs from Example 3-1 in that the first step was not performed. Other conditions were the same as in Example 3-1.
  • the intrinsic 3C triangular defect density and surface triangular defect density of Comparative Example 3-1 were measured in the same manner as in Example 3-1. The results are shown in Table 3.
  • Comparative Example 3-2 differs from Example 3-1 in that the first step is not performed and the growth rate in the second step is 7 ⁇ m / h. Other conditions were the same as in Example 3-1.
  • the intrinsic 3C triangular defect density and surface triangular defect density of Comparative Example 3-2 were measured in the same manner as in Example 3-1. The results are shown in Table 3.
  • Example 3-1 in which the first step was performed and epitaxial growth was performed at 75 ⁇ m / h in the second step, the ground dislocation density and the triangular defect density were both 0.1 pieces / cm 2 or less. Note that there was no difference in the surface triangular defect density, and it was confirmed that SICA could not detect even the intrinsic triangular defect.
  • the present invention it is possible to provide a SiC epitaxial wafer having a low basal plane dislocation density and an inherent 3C triangular defect density.
  • an SiC epitaxial wafer having a low basal plane dislocation density of 150 mm or more (6 inches or more) can be provided.
  • the present invention can be suitably applied to a SiC epitaxial wafer for SiC devices such as power devices, high-frequency devices, and high-temperature operation devices, and a manufacturing process of a SiC epitaxial wafer.
  • SYMBOLS 1 SiC single crystal substrate, 2 ... Epitaxial layer, 10 ... SiC epitaxial wafer, 1A, 2A ... Basal plane dislocation, 2B ... Through-edge dislocation, T ... Triangular defect

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Abstract

このＳｉＣエピタキシャルウェハは、主面が（０００１）面に対して０．４°～５°のオフ角を有するＳｉＣ単結晶基板と、前記ＳｉＣ単結晶基板上に設けられたエピタキシャル層と、を有し、前記エピタキシャル層は、前記ＳｉＣ単結晶基板から外表面まで連なる基底面転位密度が０．１個／ｃｍ２以下であり、内在３Ｃ三角欠陥密度が０．１個／ｃｍ２以下である。

Description

ＳｉＣエピタキシャルウェハ及びその製造方法

　本発明は、ＳｉＣエピタキシャルウェハ及びその製造方法に関する。　本願は、２０１７年１月１０日に、日本に出願された特願２０１７－００１９８２号に基づき優先権を主張し、その内容をここに援用する。

　炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）に比べて絶縁破壊電界が１桁大きく、また、バンドギャップが３倍大きく、さらに、熱伝導率が３倍程度高い等の特性を有する。そのため、炭化珪素（ＳｉＣ）は、パワーデバイス、高周波デバイス、高温動作デバイス等への応用が期待されている。　　　

　ＳｉＣデバイスの実用化の促進には、高品質のＳｉＣエピタキシャルウェハ、及び高品質のエピタキシャル成長技術の確立が不可欠である。　　　

　ＳｉＣデバイスは、ＳｉＣエピタキシャルウェハを用いて作製されるのが一般的である。ＳｉＣエピタキシャルウェハは、ＳｉＣ単結晶基板上に、化学的気相成長法（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）等によってデバイスの活性領域となるエピタキシャル層（膜）を成長させて得られる。ＳｉＣ単結晶基板は、昇華再結晶法等で成長させたＳｉＣのバルク単結晶から加工して得られる。　　　

　より具体的には、（０００１）面から＜１１－２０＞方向にオフ角を有する面を成長面とするＳｉＣ単結晶基板上にステップフロー成長（原子ステップからの横方向成長）させて４Ｈのエピタキシャル層を成長させるのが一般的である。　　　

　ＳｉＣエピタキシャルウェハにおいて、ＳｉＣデバイスに致命的な欠陥を引き起こすデバイスキラー欠陥の一つとして、基底面転位（Ｂａｓａｌ　ｐｌａｎｅ　ｄｉｓｌｏｃａｔｉｏｎ：ＢＰＤ）が知られている。　　　

　ＳｉＣ単結晶基板中における基底面転位の多くは、エピタキシャル層が形成される際に貫通刃状転位（Ｔｈｒｅａｄｉｎｇ　ｅｄｇｅ　ｄｉｓｌｏｃａｔｉｏｎ：ＴＥＤ）に変換される。一方で、エピタキシャル層にそのまま引き継がれる一部の基底面転位は、デバイスキラー欠陥となる。　　　

　そのため、ＳｉＣ単結晶基板からエピタキシャル層に引き継がれる基底面転位の割合を低減し、デバイスキラー欠陥を低減する検討が進められている。　　　

　例えば特許文献１には、結晶成長過程における温度を制御することで、ＳｉＣ単結晶基板に付着した原子のマイグレーションを変化させるような熱ストレスを加え、３インチのＳｉＣエピタキシャルウェハにおける基底面転位密度を１０個／ｃｍ２以下としたことが記載されている。　　　

　また、例えば特許文献２には、結晶成長過程におけるＣＶＤの反応物濃度、圧力、温度及びガス流等のパラメータを制御することで、ＳｉＣエピタキシャルウェハにおける基底面転位密度を１０個／ｃｍ２以下としたことが記載されている。　　　

　さらに、例えば非特許文献１には、エピタキシャル層の成長速度を５０μｍ／ｈにすることで、ＳｉＣ単結晶基板からエピタキシャル層に引き継がれるＢＰＤの割合を１％まで低減できることが記載されている。現段階での技術水準では、６インチのＳｉＣ単結晶基板表面に存在する基底面転位が１００～５０００個／ｃｍ２程度であるため、１％にするということは、ＳｉＣエピタキシャルウェハの表面に１０～５０個／ｃｍ２の基底面転位が生じることを意味する。　　　

　また非特許文献２には、Ｃ／Ｓｉ比を高めることで、エピタキシャルウェハ内の基底面転位密度を低減できることが記載されている。　　　

　また非特許文献３には、基底面転位密度と内在３Ｃ三角欠陥との間にはトレードオフの関係があることが記載されている。　　　

　近年、一つのエピタキシャルウェハからのＳｉＣデバイスの取れ数を高め、製造コストを低減するために、ＳｉＣエピタキシャルウェハを６インチ以上のサイズに大型化する試みが進められている。そのため、６インチ以上の大型のＳｉＣエピタキシャルウェハにおいても、基底面転位密度の少ないものが求められている。　　　

　しかしながら、上述の文献に記載されたＳｉＣエピタキシャルウェハは、いずれもＳｉＣエピタキシャルウェハのサイズが６インチ以下である。上記条件を、単純に６インチサイズに適用すると、基板面積が大きいためＳｉＣ単結晶基板の面内で成膜条件がばらつき、４インチと同等の結果が得られなかった。　　　

　また成長速度を大きくしすぎると、三角欠陥等の結晶欠陥が増大するという問題がある。例えば特許文献３の段落００４３には、結晶の成長速度が大きすぎると、結晶欠陥が発生するおそれが高まることが記載されている。

特開２０１１－２１９２９９号公報 特表２０１５－５２１３７８号公報 特開２０１３－２３９６０６号公報

Ｔ．Ｈｏｒｉ，Ｋ．Ｄａｎｎｏ　ａｎｄ　Ｔ．Ｋｉｍｏｔｏ．Ｊｏｕｒｎａｌ　ｏｆ　Ｃｒｙｓｔａｌ　Ｇｒｏｗｔｈ，３０６（２００７）２９７－３０２． Ｗ．Ｃｈｅｎ　ａｎｄ　Ｍ．Ａ．Ｃａｐａｎｏ．ＪＯＵＲＮＡＬ　ＯＦ　ＡＰＰＬＩＥＤ　ＰＨＹＳＩＣＳ　９８，１１４９０７（２００５）． Ｈ．Ｔｓｕｃｈｉｄａ，Ｍ．Ｉｔｏ，Ｉ．Ｋａｍａｔａ　ａｎｄ　Ｍ．Ｎａｇａｎｏ．Ｍａｔｅｒｉａｌｓ　Ｓｃｉｅｎｃｅ　Ｆｏｒｕｍ　Ｖｏｌ．６１５－６１７（２００９）ｐｐ６７－７２．

　本発明は上記問題に鑑みてなされたものであり、デバイスキラー欠陥となる基底面転位及び内在３Ｃ三角欠陥の少ないＳｉＣエピタキシャルウェハ及びその製造方法を得ることを目的とする。

　本発明者らは、鋭意検討の結果、結晶成長条件を高速のエピタキシャル成長条件に向かって漸近させるランピング工程と、高速で結晶をエピタキシャル成長させる高速成長工程と、を設けることで、基底面転位及び内在３Ｃ三角欠陥の少ないＳｉＣエピタキシャルウェハが得られることを見出した。
　すなわち、本発明は、上記課題を解決するため、以下の手段を提供する。

（１）本発明の一態様にかかるＳｉＣエピタキシャルウェハは、主面が（０００１）面に対して０．４°～５°のオフ角を有するＳｉＣ単結晶基板と、前記ＳｉＣ単結晶基板上に設けられたエピタキシャル層と、を有し、前記エピタキシャル層は、前記ＳｉＣ単結晶基板から外表面まで連なる基底面転位密度が０．１個／ｃｍ２以下であり、内在３Ｃ三角欠陥密度が０．１個／ｃｍ２以下である。　　　

（２）上記態様にかかるＳｉＣエピタキシャルウェハにおいて、前記エピタキシャル層において、前記ＳｉＣ単結晶基板側の第１領域の基底面転位密度が、前記外表面側の第２領域の基底面転位密度より高くてもよい。　　　

（３）上記態様にかかるＳｉＣエピタキシャルウェハにおいて、前記ＳｉＣ単結晶基板と前記エピタキシャル層とが同じ導電型であり、前記エピタキシャル層は、前記ＳｉＣ単結晶基板側からバッファ層とドリフト層とを有し、前記バッファ層のキャリア濃度は、前記ドリフト層のキャリア濃度より高く、前記バッファ層は、前記第１領域を含んでもよい。　　　

（４）上記態様にかかるＳｉＣエピタキシャルウェハにおいて、前記第１領域の厚みが、１μｍ以下であってもよい。　　　

（５）上記態様にかかるＳｉＣエピタキシャルウェハにおいて、前記ＳｉＣ単結晶基板の口径が１５０ｍｍ以上であってもよい。　　　

（６）上記態様にかかるＳｉＣエピタキシャルウェハにおいて、前記エピタキシャル層の厚みが１０μｍ以上であってもよい。　　　

（７）本発明の一態様にかかるＳｉＣエピタキシャルウェハの製造方法は、主面が（０００１）面に対して０．４°～５°のオフ角を有するＳｉＣ単結晶基板上にエピタキシャル層を結晶成長する工程を有し、前記エピタキシャル層を結晶成長する工程は、第１の成長速度から成長速度が５０μｍ／ｈ以上の第２の成長速度に向かって徐々に成長速度を速めながら、前記ＳｉＣ単結晶基板上にＳｉＣをエピタキシャル成長する第１工程と、５０μｍ／ｈ以上の成長速度でＳｉＣをエピタキシャル成長する第２工程と、を有する。
（８）上記態様にかかるＳｉＣエピタキシャルウェハの製造方法における前記第１工程において成長速度の増加率が、０．１μｍ／（ｈ・ｓｅｃ）～２．０μｍ／（ｈ・ｓｅｃ）であってもよい。

　本発明の一態様に係るＳｉＣエピタキシャルウェハの製造方法によれば、エピタキシャル層においてＳｉＣ単結晶基板から外表面まで連なる基底面転位密度を０．１個／ｃｍ２以下とし、内在３Ｃ三角欠陥密度を０．１個／ｃｍ２以下にすることができる。　　　

　また本発明の一態様に係るＳｉＣエピタキシャルウェハは、ＳｉＣデバイスのデバイス動作に大きな影響を与える基底面転位欠陥密度が低く、より高いデバイスの収率（歩留り）や品質を実現できる。

基底面転位及び貫通刃状転位を説明するためのＳｉＣエピタキシャルウェハの断面模式図である。 ＳｉＣ単結晶基板とエピタキシャル層の界面及びエピタキシャル層内部における転位の挙動を模式的に示した図である。 基底面転位から貫通刃状転位に変換されるタイミングがＳｉＣデバイスへ与える影響の違いを示す模式図である。 フォトルミネッセンス法により特定される内在３Ｃ三角欠陥のフォトルミネッセンス像である。 本実施形態にかかるＳｉＣエピタキシャルウェハの製造方法を模式的に示したグラフである。 エピタキシャル層の成長速度を変えて作製した４インチのＳｉＣエピタキシャルウェハ内に含まれる基底面転位密度を示したグラフである。 エピタキシャル層の成長速度を変えて作製した６インチのＳｉＣエピタキシャルウェハ内に含まれる基底面転位密度を示したグラフである。

　以下、本実施形態にかかるＳｉＣエピタキシャルウェハおよびＳｉＣエピタキシャルウェハの製造方法について、図を適宜参照しながら詳細に説明する。以下の説明で用いる図面は、本発明の特徴をわかりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法の比率などは実際とは異なっていることがある。以下の説明において例示される材質、寸法等は一例であって、本発明はそれらに限定されるものではなく、その要旨（要件）を変更しない範囲で適宜変更して実施することが可能である。　　　

（基底面転位（ＢＰＤ）、貫通刃状転位（ＴＥＤ））
　図１は、基底面転位及び貫通刃状転位を説明するためのＳｉＣエピタキシャルウェハの断面模式図である。
　図１に示すＳｉＣエピタキシャルウェハ１０は、ＳｉＣ単結晶基板１上にエピタキシャル層２を有する。　　　

　ＳｉＣ単結晶基板１には、基底面転位（ＢＰＤ）１Ａが存在する。基底面転位とは、文字通りＳｉＣ単結晶の基底面である（０００１）面（ｃ面）に存在する転位のことである。一般に、ＳｉＣ単結晶基板１は、（０００１）から＜１１－２０＞方向にオフセット角を有する面を成長面１ａとする。そのため、図１において基底面転位１Ａは、成長面１ａに対して傾いて存在する。　　　

　ＳｉＣ単結晶基板１中の基底面転位１Ａは、エピタキシャル層２がエピタキシャル成長する際に影響を及ぼし、転位はエピタキシャル層２内で以下の３つの挙動を示す。図２は、ＳｉＣ単結晶基板１とエピタキシャル層２の界面及びエピタキシャル層２内部における転位の挙動を模式的に示した図である。　　　

　一つ目の挙動は、図２（ａ）に示すように、基底面転位１Ａとエピタキシャル層２の界面において、基底面転位１Ａから貫通刃状転位（ＴＥＤ）２Ｂへ変換する挙動である。　　　

　二つ目の挙動は、図２（ｂ）に示すように、基底面転位１Ａがそのままエピタキシャル層２へ引き継がれる挙動である。エピタキシャル層２に引き継がれた転位は、基底面転位２Ａとなる。　　　

　また三つ目の挙動は、図２（ｃ）に示すように、エピタキシャル層２の内部で基底面転位２Ａから貫通刃状転位２Ｂに変換する挙動である。この挙動は、エピタキシャル層２の成長過程で成長条件を変更した場合等に起こりやすい。　　　

　基底面転位と貫通刃状転位は、同じバーガースベクトルを有し、相互に変換可能である。貫通刃状転位とは、結晶の変位方向を示すバーガースベクトルと転位線が直交する結晶欠陥である。結晶欠陥の形状としては、完全な結晶面に１枚の余剰な原子面が刃状に入り込んだ形を有する。　　　

　ＳｉＣデバイスへ与える悪影響は、基底面転位２Ａの方が貫通刃状転位２Ｂより大きい。例えば、基底面転位を有するバイポーラデバイスの順方向に電流を流すと、ショックレイ型の積層欠陥を形成しながら欠陥が拡大し、デバイスの順方向特性を劣化させる。　　　

　そのため、３つの挙動のうち最もＳｉＣデバイスへの影響が小さいのは、図２（ａ）で示す第１の挙動である。これに対し、３つの挙動のうち最もＳｉＣデバイスへの影響が大きいのは、図２（ｂ）で示す第２の挙動である。
　図２（ｃ）で示す第３の挙動の場合は、基底面転位２Ａから貫通刃状転位２Ｂに変換されるタイミングによってＳｉＣデバイスへ与える影響が大きく変わる。図３は、基底面転位２Ａから貫通刃状転位２Ｂに変換されるタイミングがＳｉＣデバイスへ与える影響の違いを示す模式図である。　　　

　ＳｉＣエピタキシャル層２は、ＳｉＣ単結基板１側からバッファ層２ａとドリフト層２ｂとを有する場合がある。ドリフト層２ｂはＳｉＣデバイスが形成される層であり、バッファ層２ａはドリフト層２ｂとＳｉＣ単結晶基板１のキャリア濃度の違いを緩和するための層である。バッファ層２ａとドリフト層２ｂの違いは、キャリア濃度の違いにより明確に判断できる。一般的にドリフト層２ｂは、キャリア濃度がバッファ層２ａより低い。　　　

　ドリフト層２ｂはＳｉＣデバイスが形成される層であり、その層内に基底面転位２Ａが含まれるとＳｉＣデバイスに悪影響を及ぼす。すなわち図３（ｂ）に示すように、基底面転位２Ａから貫通刃状転位２Ｂの変換がドリフト層２ｂ内で生じた場合は、ＳｉＣデバイスに用いるＳｉＣエピタキシャルウェハ１０として認容されない。　　　

　一方で、バッファ層２ａは成長条件を調整する層であり、その層内に基底面転位２Ａが含まれたからと言って、直ちにＳｉＣデバイスに悪影響を及ぼすわけではない。すなわち図３（ａ）に示すように、基底面転位２Ａから貫通刃状転位２Ｂの変換がバッファ層２ａ内で生じた場合は、ＳｉＣデバイスに用いるＳｉＣエピタキシャルウェハ１０として認容される。　　　

　このように、ＳｉＣデバイスへの影響を避けるために、エピタキシャル層２を積層する過程で、ＳｉＣ単結晶基板１内の基底面転位１Ａを貫通刃状転位２Ｂに高効率で変換することが求められる。また基底面転位から貫通刃状転位への変換するタイミングとしては、図２（ａ）に示すようなＳｉＣ単結晶基板１とエピタキシャル層２の界面、及び、図３（ａ）で示すようなエピタキシャル層２のバッファ層２ａ内とすることが求められる。　　　

　基底面転位２Ａ及び貫通刃状転位２Ｂは、表面を選択エッチングすることによって生じるピットの形状およびＸ線トポグラフによる転位像から識別できる。選択エッチングを用いた方法は破壊検査であり、非破壊で行うことはできない。またＸ線トポグラフは基板全面を測定することが難しい。　　　

　そのため、紫外光を当てた際に欠陥が発光するフォトルミネッセンス光を用いたフォトルミネッセンス像を用いて検出することが好ましい。基底面転位２Ａは、紫外光が照射されると、７００ｎｍ以上の波長の光を発光する。
　フォトルミネッセンス像を用いると、デバイスに悪影響を及ぼす態様を漏れなく検出できる。デバイスに悪影響を及ぼす態様とは、基底面転位１Ａが変換されずそのままエピタキシャル層２へ引き継がれる場合（図２（ｂ））と、基底面転位２Ａがドリフト層２ｂ内で貫通刃状転位２Ｂに変換する場合（図３（ｂ））と、である。　　　

　図２（ａ）で示す場合は、エピタキシャル層２内に含まれる転位が貫通刃状転位２Ｂのみであり、７００ｎｍ以上の波長の光を原則的に発光しない。積層欠陥の積層方向から見て斜面に当る部分が発光する場合もあるが、これらの欠陥は描像から区別可能である。　　　

　また図３（ａ）で示す場合は、基底面転位２Ａが高キャリア濃度のバッファ層２ａ内に存在する為、フォトルミネッセンス光が散乱され検出されにくい。　　　

　すなわち、フォトルミネッセンス像を用いると、制御すべき基底面転位２Ａの個数をカウントできる。　　　

（内在３Ｃ三角欠陥）
　図４は、内在３Ｃ三角欠陥を測定した結果を示す。図４（ａ）は表面顕微鏡画像であり、図４（ｂ）はフォトルミネッセンス像であり、図４（ｃ）は透過型電子顕微鏡（ＴＥＭ）像である。図４（ｂ）では理解を容易にするように内在３Ｃ三角欠陥Ｔの外周を点線で縁どりしている。　　　

　内在３Ｃ三角欠陥Ｔは、紫外光を照射した際に、三角形状に波長５４０ｎｍ～６００ｎｍのフォトルミネセンス光を発光する欠陥を意味する。　　　

　内在３Ｃ三角欠陥Ｔは、いわゆる表面三角欠陥とは少し定義が異なる。表面三角欠陥は、光学顕微鏡により三角形状に見える欠陥を意味し、エピタキシャル層２の表面に見える欠陥しかとらえていない。これに対し、内在３Ｃ三角欠陥Ｔは、フォトルミネッセンス像により判定され、エピタキシャル層２の内部に含有されている欠陥まで捉えている。そのため、光学顕微鏡（図４（ａ））では三角形状の欠陥は見えなくても、フォトルミネッセンス像（図４（ｂ））では三角形状に見える欠陥まで捉えている。　　　

　内在３Ｃ三角欠陥Ｔは、ステップフロー成長方向（＜１１－２０＞方向）に沿って上流から下流に三角形の頂点とその対辺（底辺）が並ぶような方向を向いて形成される欠陥である。内在３Ｃ三角欠陥Ｔは、エピタキシャル成長前のＳｉＣ単結晶基板上に存在した異物（パーティクル）を起点として、そこから基板のオフセット角に沿って３Ｃの多形の層が伸びて、エピタキシャル層２の表面に露出する。内在３Ｃ三角欠陥Ｔが存在する部分では、透過型電子顕微鏡像（図４（ｃ））における原子配列が変化する。詳細には、図４（ｃ）に示されたように、４Ｈの結晶周期の中に、９バイレイヤーの３Ｃの積層が混入していることが分かる。　　　

　すなわち、内在３Ｃ三角欠陥Ｔは、エピタキシャル層２内に内在する欠陥であり、３Ｃの多形を内在する三角形状の欠陥である。３Ｃの多形のＳｉＣが形成された部分は、その他の４Ｈの多形からなる正常なエピタキシャル層と電気特性が異なるため、内在３Ｃ三角欠陥を含むＳｉＣデバイスは不良品となる。　　　

　なお、内在３Ｃ三角欠陥は底辺の長さが長くなると、欠陥が占める面積が大きくなるため検出しやすくなる。そのため、内在３Ｃ三角欠陥を漏れなく検出するためには、エピタキシャル層２の結晶成長速度を早くする又はエピタキシャル層２の厚みを厚くすることが好ましい。　　　

　例えば、エピタキシャル層２の結晶成長速度が５０μｍ／ｈより小さければエピタキシャル層２の厚みは３０μｍ以上とすることが好ましく、エピタキシャル層２の結晶成長速度が５０μｍ／ｈ以上であればエピタキシャル層２の厚みは１０μｍ以上とすることが好ましい。エピタキシャル層２の厚みの上限は、４００μｍ以下とすることできる。　　　

（ＳｉＣエピタキシャルウェハの製造方法）
　本実施形態にかかるＳｉＣエピタキシャルウェハ１０の製造方法は、主面が（０００１）面に対して０．４°～５°のオフ角を有するＳｉＣ単結晶基板１上にエピタキシャル層２を結晶成長するものである。　　　

　まずＳｉＣ単結晶基板１を準備する。ＳｉＣ単結晶基板１の作製方法は特に問わない（限定されない）。例えば、昇華法等で得られたＳｉＣインゴットをスライスすることで得られる。　　　

　ＳｉＣ単結晶基板１には、基底面転位１Ａが（０００１）面（ｃ面）に沿って存在する。ＳｉＣ単結晶基板１の成長面１ａに露出している基底面転位１Ａの個数は、少ない方が好ましいが、特に限定するものではない。現段階での技術水準では、６インチのＳｉＣ単結晶基板１の表面（成長面）に存在する基底面転位１Ａの個数は１ｃｍ２あたり１０００～５０００個程度である。　　　

　次いで、ＳｉＣ単結晶基板１上にエピタキシャル層２をエピタキシャル成長させ、ＳｉＣエピタキシャルウェハ１０を作製する。エピタキシャル層２は、例えば化学気相成長（ＣＶＤ）法等によりＳｉＣ単結晶基板１の成長面１ａ上に、ステップフロー成長（原子ステップから横方向成長）して得られる。
　Ｓｉ系の原料ガスとしては、シラン、トリクロロシラン、及びジクロロシランなどの塩化シランを用いることができる。Ｃ系の原料ガスとしては、プロパンやエチレンなどを用いることができる。成長温度としては、通常の４Ｈ－ＳｉＣエピタキシャル成長に使用する温度を用いることができる。
　エピタキシャル層２を成長する過程は、第１工程と第２工程とに区分される。図５は、エピタキシャル層２を成長させる成長条件を模式的に示した図である。　　　

　図５に示すように、第１工程では、第１の成長速度ＶＡから第２の成長速度ＶＢに向かって成長速度を徐々に早めながら（ランピングしながら）、ＳｉＣ単結晶基板１上にＳｉＣをエピタキシャル成長する。すなわち、第１工程では成長空間内に供給する原料ガス（Ｃ系原料、Ｓｉ系原料など）の量を徐々に増加させる。ここで、第１の成長速度ＶＡは、第１工程におけるエピタキシャル成長の開始時点での成長速度である。第２の成長速度ＶＢは、第１工程の終了時点での成長速度である。第１工程において成長空間内に供給する原料ガスの量を徐々に増加させることで、内在３Ｃ三角欠陥の発生が抑制される。　　　

　内在３Ｃ三角欠陥は、ＳｉＣ単結晶基板上に存在した異物が核となり形成される。成長空間内やＳｉＣ単結晶基板の表面において原料の一部が核生成することにより生じるシリコンドロップレットや基板のポリタイプとは異なるポリタイプのＳｉＣの析出等は、この核の一例である。　　　

　シリコンドロップレットや基板のポリタイプとは異なるポリタイプのＳｉＣの析出のような原料の核生成は、成長空間内における原料比の乱れによって生じる。すなわち、原料の核生成は、成長空間内におけるＣ／Ｓｉ比の乱れによって生じる。例えば、成長空間内におけるＣ／Ｓｉ比が小さくなる（Ｓｉが過剰になる）と、シリコンドロップレットが発生しやすくなる。また成長空間内におけるＣ／Ｓｉ比が大きくなる（Ｃが過剰になる）と、成長表面にステップバンチングが形成されやすくなり、それに伴ってテラス幅が大きくなり、基板のポリタイプとは異なるポリタイプのＳｉＣが核生成しやすくなる。　　　

　また成長空間内に存在する原料ガスの量が多いと、原子の総量が多いため原子同士が会合する確率が高まる。そのため、Ｃ／Ｓｉ比の僅かな乱れでも核生成が生じる。　　　

　またＣ／Ｓｉ比は、結晶成長の初期において乱れやすい。原料の投入比を制御していても、Ｃ系原料とＳｉ系原料とでは、基板に到達するまでの時間が異なるためである。すなわち、エピタキシャル成長の初期において、Ｃ／Ｓｉ比の理論値とＣ／Ｓｉ比の実効値とが異なっている場合がある。　　　

　そのため、投入する原料の流量を徐々に増加させずに、大量の原料ガスを一気に供給すると、内在３Ｃ三角欠陥の発生確率が高まる。この傾向は、第２の成長速度ＶＢが非常に速い成長条件において顕著である。成長速度が早いということは、供給される原料ガス量が非常に多いためである。　　　

　第１工程において第１の成長速度ＶＡは、０．１μｍ／ｈ～１０μｍ／ｈであることが好ましく、１μｍ／ｈ～５μｍ／ｈであることがより好ましい。当該範囲内であれば、Ｃ／Ｓｉ比を実効値で制御してエピタキシャル成長を行うことができる。　　　

　また第１の成長速度ＶＡから第２の成長速度ＶＢに至るまでの成長速度の増加率は、０．１μｍ／（ｈ・ｓｅｃ）～２．０μｍ／（ｈ・ｓｅｃ）であることが好ましく、０．２μｍ／（ｈ・ｓｅｃ）～１．０μｍ／（ｈ・ｓｅｃ）であることがより好ましい。　　　

　ここで、第１工程における成長速度の増加率は、単位時間当たりの成長速度の変化率に対応し、図５におけるグラフの傾きに対応する。成長速度の増加率が当該範囲内であれば、供給される原料の流量に急速な変化が見られず、Ｃ／Ｓｉ比を大きく乱すことが避けられる。すなわち、核生成を抑制できる。　　　

　第１工程におけるＣ／Ｓｉ比は、０．８～１．２であることが好ましく、０．９～１．１であることがより好ましい。第１工程において成長するエピタキシャル層は、ＳｉＣ単結晶基板１と接するため、ＳｉＣ単結晶基板１を構成する元素のＣ／Ｓｉ比に合わせて設定することが好ましい。　　　

　第２工程では、５０μｍ／ｈ以上の成長速度でＳｉＣをエピタキシャル成長する。第２工程における成長速度は、５０μｍ／ｈ以上であればよく、６０μｍ／ｈ以上であることが好ましい。第２工程における成長速度は、第１工程において最終的に到達する第２の成長速度ＶＢのまま一定としてもよいし、変動させてもよい。　　　

　エピタキシャル層２が形成される際に、ＳｉＣ単結晶基板１の基底面転位１Ａの多くは、ＳｉＣ単結晶基板１とエピタキシャル層２の界面（図２（ａ））又は第１工程の途中（図３（ａ））で貫通刃状転位２Ｂに変換される。

　ＳｉＣ単結晶基板１内の基底面転位１Ａが、そのままエピタキシャル層２に引き継がれて基底面転位２Ａになるよりも、貫通刃状転位２Ｂに変換して転位の長さを短くした方が、転位のエネルギーが小さくなり安定するためである。一方で一部の基底面転位１Ａは、そのままエピタキシャル層２に引き継がれてキラーデバイス欠陥である基底面転位２Ａになる。　　　

　基底面転位１Ａから貫通刃状転位２Ｂへの変換効率を高め、キラーデバイス欠陥である基底面転位２Ａを抑制するためには、第２工程におけるエピタキシャル層の成長速度を早くすることが好ましい。第２工程における成長速度を５０μｍ／ｈ以上とすると、６インチ以上のＳｉＣエピタキシャルウェハ１０においても、ＳｉＣ単結晶基板１から貫通刃状転位２Ｂに変換せずに延在する基底面転位２Ａの密度を０．１個／ｃｍ２以下にできる。　　　

　ここで、「６インチ以上」のＳｉＣエピタキシャルウェハ１０において、ＳｉＣ単結晶基板１から貫通刃状転位２Ｂに変換せずに延在する基底面転位２Ａの密度を０．１個／ｃｍ２以下としたという点は非常に重要な点である。従来の４インチ以下のＳｉＣエピタキシャルウェハにおいては、基底面転位密度を比較的低密度に抑えたＳｉＣエピタキシャルウェハの報告がされている。しかしながら、６インチ以上のＳｉＣエピタキシャルウェハにおいては、このような報告はされていない。６インチ以上のＳｉＣエピタキシャルウェハにおいては、ＳｉＣ単結晶基板の成膜条件がばらついてしまい、４インチと同等の結果を得ることは難しい。　　　

　また４インチ以下のＳｉＣエピタキシャルウェハ１０では、エピタキシャル層２の成長速度が５０μｍ／ｈ未満の場合においても、たまたま基底面転位密度が０．１個／ｃｍ２以下となる場合がある。例えば、ＳｉＣ単結晶基板１自体が有する基底面転位１Ａが少ない場合や成膜条件が特定の条件で固定された場合である。　　　

　しかし実際には、ＳｉＣ単結晶基板１の状態は、同一ではなくバッチや枚葉ごとに異なる。また成膜条件も種々の理由で変更する必要がある。そのため、４インチ以下のＳｉＣエピタキシャルウェハ１０であっても、基底面転位密度を安定的に低減することは難しい。　　　

　第１工程、第２工程におけるＣ／Ｓｉ比は、０．８～１．４であることが好ましい。当該範囲のＣ／Ｓｉ比であれば、デバイス動作層として好ましい特性のエピタキシャルウェハを得ることができる。例えば、転位起因のピットを浅くしたい場合はＣ／Ｓｉを低い値とし、ｎ型ドーピングのバックグラウンドを下げたい場合はＣ／Ｓｉ比を高い値とすることが好ましい。　　　

　また第２工程において原料ガスと同時に、Ｃｌ元素を有するガス（例えばＨＣｌガス）等を成膜空間内に導入することが好ましい。Ｃｌ元素を有するガスを同時に導入すると、成長面１ａにおいてＳｉＣｌｘが形成し、Ｓｉドロップレットの発生をより抑制できる。　　　

　さらに、成膜環境におけるガス圧を低下させることが好ましい。具体的には、１Ｔｏｒｒ以上１００Ｔｏｒｒ以下にすることが好ましく、１Ｔｏｒｒ以上５０Ｔｏｒｒ以下にすることがより好ましい。成膜環境におけるガス圧がこの範囲であれば、エピタキシャル層の成長速度を充分に確保しつつ、気相中でＳｉＣが核生成し、ＳｉＣ単結晶基板上に付着することを抑えることができる。すなわち、三角欠陥の起点となる異物の発生を避けることができる。　　　

　また第２工程において、エピタキシャル層２の成長速度を７５μｍ／ｈ以上とすることが好ましく、３００μｍ／ｈ以下とすることが好ましい。エピタキシャル層２の成長速度を７５μｍ／ｈ以上とすると、基底面転位１Ａから貫通刃状転位２Ｂへの変換効率をより高めることができ、安定的に基底面転位密度を０．１個／ｃｍ２以下とすることができる。一方で、成長速度が３００μｍ／ｈ以下であれば、Ｃ／Ｓｉ比の乱れを抑え、三角欠陥の発生を抑制することができる。　　　

　またエピタキシャル層２を成長させる前に、ＳｉＣ単結晶基板１の成長面１ａにエッチング、研磨等の表面処理を施してもよい。エピタキシャル層２を成長させる前に、ＳｉＣ単結晶基板１の成長面１ａをエッチングまたは研磨することで、成長面１ａに残るダメージ（結晶歪、異物）等を除去することができる。　　　

　エッチングは、成膜チャンバー内で行うことが好ましい。エッチングガスとしては、水素ガス、塩化水素ガス、シラン（ＳｉＨ４）ガス等を用いることができる。研磨は化学的機械研磨（ＣＭＰ）等を用いることができる。
　またエピタキシャルウェハ１０の成長初期にバッファ層２ａを形成してもよい。バッファ層２ａは、キャリア濃度がエピタキシャル層２のドリフト層２ｂより高い部分である。バッファ層２ａがあると、ＳｉＣ単結晶１とドリフト層２ｂの間のキャリア濃度を調整できる。バッファ層のキャリア濃度としては、１×１０１７ｃｍ－３～１×１０１９ｃｍ－３とすることができる。ドリフト層のキャリア濃度としては、１×１０１４ｃｍ－３～１×１０１７ｃｍ－３とすることができる。ｎ型の導電型のＳｉＣエピタキシャル層のドーパントとしては、窒素を用いることができ、ドーパント材料ガスとしてＮ２を用いることができる。　　　

　上述のように、本発明の一態様に係るＳｉＣエピタキシャルウェハの製造方法によれば、成長速度を早めることで、基底面転位１Ａから貫通刃状転位２Ｂへの変換効率を高め、エピタキシャルウェハにおけるＳｉＣ単結晶基板１から貫通刃状転位２Ｂに変換せずに延在する基底面転位２Ａの密度を０．１個／ｃｍ２以下とすることができる。　　　

　また成長速度を所定の速度以上とすることで、異なるＳｉＣ単結晶基板、異なる成膜条件においても、再現性高く安定的に基底面転位密度を０．１個／ｃｍ２以下とすることができる。　　　

　さらに、エピタキシャル層の成長速度を早めることにより発生する可能性の高まる内在３Ｃ三角欠陥も、成膜条件等を所定の条件にすることで低減できる。　　　

　（ＳｉＣエピタキシャルウェハ）
　本実施形態にかかるＳｉＣエピタキシャルウェハは、上述の製造方法により得られる。本実施形態にかかるＳｉＣエピタキシャルウェハは、図１に示すように、ＳｉＣ単結晶基板１と、ＳｉＣエピタキシャル層２を有する。ＳｉＣエピタキシャル層２は、ＳｉＣ単結晶基板１上に直接、設けられていてもよい。　　　

　ＳｉＣ単結晶基板１は、主面が（０００１）面に対して０．４°～５°のオフ角を有する。オフ角が当該範囲であれば、デバイスに求められるオフ角を維持したままエピタキシャル層２を成長できる。　　　

　エピタキシャル層２のＳｉＣ単結晶基板１から外表面まで連なる基底面転位密度は０．１個／ｃｍ２以下であり、内在３Ｃ三角欠陥密度は０．１個／ｃｍ２以下である。　　　

　基底面転位は、フォトルミネッセンス法により検出される。４００ｎｍ以下の波長の光を励起光とし、７００ｎｍ以上の波長で発光するエピタキシャル成長のステップフロー方向に伸びる線状の欠陥を基底面転位として検出した。そして検出されたＳｉＣエピタキシャルウェハ内の基底面転位の数を数え、ＳｉＣエピタキシャルウェハの面積で割ることで、基底面転位密度を求めた。　　　

　内在３Ｃ三角欠陥も、フォトルミネッセンス法により検出される。４００ｎｍ以下の波長の光を励起光とし、５４０ｎｍ～６００ｎｍの波長で発光する三角形状の欠陥を内在３Ｃ三角欠陥として検出した。そして検出されたＳｉＣエピタキシャルウェハ内の基底面転位の数を数え、ＳｉＣエピタキシャルウェハの面積で割ることで、内在３Ｃ三角欠陥の密度を求めた。　　　

　ここで、「ＳｉＣ単結晶基板１から外表面まで連なる基底面転位密度」とは、図２（ｂ）に示すように、ＳｉＣ単結晶基板１から貫通刃状転位２Ｂに変換されずに外表面まで延在する基底面転位２Ａの密度を原則的に意味する。　　　

　エピタキシャル層２内に存在する基底面転位２Ａには、２つのパターンが存在する。１つは、図２（ｂ）に示すようにＳｉＣ単結晶基板１から貫通刃状転位２Ｂに変換されずに外表面まで延在する基底面転位２Ａであり、もう一つは、図３（ａ）及び（ｂ）に示すように、エピタキシャル層２の内部で貫通刃状転位２Ｂに変換された基底面転位２Ａである。　　　

　フォトルミネッセンス像として測定されているものは、前者であり、後者は原則的に測定されていない。図３（ａ）に示すように、バッファ層２ａ内で貫通刃状転位２Ｂに変換される場合は、フォトルミネッセンス光が散乱し、充分測定されない。また図３（ｂ）に示すドリフト層２ｂは、原則的に上述の第２工程で高速成長するため、ドリフト層２ｂ内での貫通刃状転位２Ｂへの変換はあまり生じない。　　　

　またこれらのエピタキシャル層２の内部で貫通刃状転位２Ｂに変換された基底面転位２Ａの一部を同時に測定したとしても、基底面転位２Ａを多めに測定しているのであって、ＳｉＣ単結晶基板１から外表面まで連なる基底面転位２Ａの密度が０．１個／ｃｍ２以下であることは変わらない。　　　

　基底面転位密度が小さいと、１枚のＳｉＣエピタキシャルウェハからのＳｉＣデバイスを作製する取れ効率（歩留り）を高めることができる。また内在３Ｃ三角欠陥密度が小さいと、４Ｈの多形からなる正常なエピタキシャル層と電気特性が異なる３Ｃ多形の部分の占める割合が小さくなるため、ＳｉＣデバイスの有効面積及び収率の向上に寄与する。　　　

　ＳｉＣ単結晶基板の口径（直径）は１５０ｍｍ以上（６インチ以上）であることが好ましい。６インチ以上のＳｉＣエピタキシャルウェハにおいて、基底面転位密度及び内在３Ｃ三角欠陥が上述の範囲のＳｉＣエピタキシャルウェハは、今回初めて見出されたものである。　　　

　６インチ以上であるということは重要であり、１枚のＳｉＣエピタキシャルウェハから作製することができるＳｉＣデバイスの取れ数を多くすることができ、ＳｉＣデバイスの低価格化を実現することができる。ＳｉＣデバイスは非常に性能が良い一方でＳｉデバイスと比較してコストが高い点が課題であるが、大型で基底面転位密度が少ないＳｉＣデバイスはコストの大幅な低減につながる。　　　

　エピタキシャル層２は、ＳｉＣ単結晶基板１側の第１領域の基底面転位密度が、外表面側の第２領域の基底面転位密度より高い。これは、エピタキシャル層２の結晶成長条件が第１工程と第２工程とに分かれていることに起因する。
　なお、詳細には、エピタキシャル層２は、相対する２つの主面を有し、ＳｉＣ単結基板１と接する第１の主面側に第１領域が位置し、外表面に面する第２の主面側に第２領域が位置する。　　　

　成長速度を上げるに伴い、基底面転位２Ａから貫通刃状転位２Ｂへの変換が起きやすくなる。成長速度を徐々に上げている第１工程では、変換率が徐々に高まっていく。５０μｍ／ｈを超える成長速度領域では、ほとんどのＢＰＤをＴＥＤに変換できる。つまり、第２工程で成長したエピタキシャル層は、第１工程で成長したエピタキシャル層より相対的に基底面転位密度が低くなる。　　　

　そのため、第１工程で成長したエピタキシャル層が第１領域に対応し、第２工程で成長したエピタキシャル層が第２領域に対応する。第１工程と第２工程は成長条件がなだらかに変化しているため、結晶としての明確な境界は見られないが、基底面転位密度の異なる領域として判別できる。　　　

　ＳｉＣ単結晶基板１とエピタキシャル層２とが同じ導電型の場合、エピタキシャル層２は、ＳｉＣ単結晶基板１側からバッファ層２ａとドリフト層２ｂとを有してもよい。詳細には、ＳｉＣ単結基板１と接する第１の主面側にバッファ層２ａが位置し、外表面に面する第２の主面側にドリフト層２ｂが位置する。バッファ層を設けることで、ＳｉＣ単結晶基板１とドリフト層２ｂとのキャリア濃度の違いを調整できる。　　　

　第１領域は、バッファ層２ａ内に含まれることが好ましい。上述のように、第１領域はエピタキシャル層２内において基底面転位密度が相対的に高い。基底面転位２Ａはバッファ層２ａ内であれば、ＳｉＣデバイスへ及ぼす影響を小さくできる。すなわち、製造過程において第１工程は、バッファ層２ａを形成する過程において行うことが好ましい。　　　

　ＢＰＤはなるべくエピタキシャル層２に伸展しない方がよい。そのため、第１領域の厚みは、１μｍ以下であることが好ましい。第１領域の厚みの下限値は、特に限定されず、０μｍ超であることが好ましい。なお、第１領域の厚みは、エピタキシャル層２を厚み方向に削りながら測定した基底面転位密度から判定する。基底面転位密度が、外表面の基底面転位密度の１０倍以上となった研削面からＳｉＣ単結晶基板１までの厚みが、第１領域の厚みに対応する。第１領域の基底面転位密度は、第２領域の基底面転位密度の１０倍以上であると言うこともできる。エピタキシャル層２のうち、第１領域以外の部位が第２領域である。　　　

　エピタキシャル層２の厚みは１０μｍ以上であることが好ましい。内在３Ｃ三角欠陥はエピタキシャル層２の厚みが厚い方が見出しやすい。そのため、エピタキシャル層２の厚みが当該範囲であれば、内在３Ｃ三角欠陥を漏れなく特定できる。　　　

　ＳｉＣエピタキシャルウェハの形状は、特に限定されない。一般に用いられる円形、オリエンタルフラット（ＯＦ）等の切り欠けを有する形状でもよい。　　　

　本実施形態にかかるＳｉＣエピタキシャルウェハによれば、ＳｉＣデバイスのキラーデバイス欠陥となる基底面転位（ＢＰＤ）及び内在３Ｃ三角欠陥の量が少なく、ＳｉＣデバイスの品質が高まる。　　　

　また自動車向けのモジュール等は、１００Ａ級の大電流を一つのデバイスで扱うため、ＳｉＣエピタキシャルウェハから生産されるＳｉＣチップ（ＳｉＣデバイスの基板）が、１０ｍｍ角級に大型化される。このような大型のＳｉＣチップにおいては、基底面転位密度の取れ効率への影響は極めて高く、基底面転位密度を低減できることは極めて重要である。

　以下、本発明の実施例について説明する。なお、本発明は以下の実施例のみに限定されるものではない。　　　

「基底面転位密度の検討」
　（実施例１－１～１－５）
　４インチのＳｉＣ単結晶基板を準備した。準備したＳｉＣ単結晶基板は、４Ｈ型のポリタイプであり、主面は４°のオフ角を有する。　　　

　次いで、ＳｉＣ単結晶基板を成長炉内に導入し、成長面に対し水素ガスを用いてガスエッチングを行った。エッチングの温度はエピタキシャル成長時の温度と同一とした。　　　

　次いで、エッチング後の４Ｈ－ＳｉＣ単結晶基板の表面に対して、原料ガスとしてシラン、プロパン、キャリアガスとして水素を供給しながら、エピタキシャル層を成長させた。第１工程における第１の成長速度ＶＡを４μｍ／ｈとし、第２の成長速度ＶＢを７５μｍ／ｈとした。第１工程において第１の成長速度ＶＡから第２の成長速度ＶＢに至るまでの成長速度の最大増加率は、０．４μｍ／（ｈ・ｓｅｃ）とした。　　　

　成長速度の最大増加率の計算方法は以下のように求めた。ある成長速度Ｖになる際のシリコン系の原料ガスの流量をｘ（ｓｃｃｍ）とし、シリコン系の原料ガスの流量の最大増加率をｙ（ｓｃｃｍ／ｓｅｃ）とする。そして、以下の計算式（１）に従い、成長速度の最大増加率を求めた。
　「成長速度の最大増加率」＝ｙ÷ｘ×Ｖ・・・（１）　　　

　カーボン系原料は、Ｃ／Ｓｉ＝０．８～１．４の比率で、シリコン系原料の流量の増加に合わせて増加させた。第１工程におけるＣ／Ｓｉ比は１．０とし、第２工程におけるＣ／Ｓｉ比は１．２とした。　　　

　そして作製されたＳｉＣエピタキシャルウェハについて、フォトンデザイン社製のフォトルミネッセンスイメージング装置を用いて、基底面転位密度を評価した。求めた結果を表１及び図６に示す。またＳｉＣ単結晶基板１が有する基底面転位１Ａの数は、サンプルごとに異なるため同一の条件を異なる４つのサンプルで検討した。その結果を実施例１－２～１－５として示す。　　　

　（実施例２－１）
　実施例２－１は、第２の成長速度ＶＢを６０μｍ／ｈとした点が実施例１－１と異なる。その他の条件は、実施例１－１と同様とした。得られた実施例２－１のＳｉＣエピタキシャルウェハについても基底面転位密度を評価した。求めた結果を表１及び図６に示す。　　　

　（比較例１－１～１－６）
　比較例１－１は、第２の成長速度ＶＢを４５μｍ／ｈとした点が実施例１－１と異なる。その他の条件は、実施例１－１と同様とした。得られた比較例１－１のＳｉＣエピタキシャルウェハについても基底面転位密度を評価した。求めた結果を表１及び図６に示す。またＳｉＣ単結晶基板１が有する基底面転位１Ａの数は、サンプルごとに異なるため同一の条件を異なる５つのサンプルで検討した。その結果を比較例１－２～１－６として示す。　　　

Figure JPOXMLDOC01-appb-T000001
　（実施例３－１～３－５）
　実施例３－１は、ＳｉＣ単結晶基板のサイズが６インチである点が実施例１－１と異なる。その他の条件は、実施例１－１と同様とした。　　　

　得られた実施例３－１のＳｉＣエピタキシャルウェハについても基底面転位密度を評価した。求めた結果を表２及び図７に示す。またＳｉＣ単結晶基板１が有する基底面転位１Ａの数は、サンプルごとに異なるため同一の条件を異なる５つのサンプルで検討した。その結果を実施例３－２～３－５として示す。　　　

　（実施例４－１～４－３）
　実施例４－１は、ＳｉＣ単結晶基板のサイズが６インチである点が実施例２－１と異なる。その他の条件は、実施例２－１と同様とした。　　　

　得られた実施例４－１のＳｉＣエピタキシャルウェハについても基底面転位密度を評価した。求めた結果を表２及び図７に示す。またＳｉＣ単結晶基板１が有する基底面転位１Ａの数は、サンプルごとに異なるため同一の条件を異なる３つのサンプルで検討した。その結果を実施例４－２及び４－３として示す。　　　

　（比較例２－１～２－３）
　比較例２－１は、ＳｉＣ単結晶基板のサイズが６インチである点が比較例１－１と異なる。その他の条件は、比較例１－１と同様とした。　　　

　得られた比較例２－１のＳｉＣエピタキシャルウェハについても基底面転位密度を評価した。求めた結果を表２及び図７に示す。またＳｉＣ単結晶基板１が有する基底面転位１Ａの数は、サンプルごとに異なるため同一の条件を異なる３つのサンプルで検討した。その結果を比較例２－２及び２－３として示す。　　　

Figure JPOXMLDOC01-appb-T000002
　表１及び表２に示すように、第２の成長速度ＶＢを５０μｍ／ｈ以上とすると、ＳｉＣエピタキシャルウェハの基底面転位密度が０．１個／ｃｍ２以下であった。これに対し、第２の成長速度ＶＢを５０μｍ／ｈ未満の場合、基底面転位密度が０．１個／ｃｍ２を超えるものがあった。特に、ＳｉＣ単結晶基板の大きさが６インチの場合は、基底面転位密度が大きかった。　　　

「内在３Ｃ三角欠陥の検討」
（実施例３－１）
　実施例３－１のＳｉＣエピタキシャルウェハに紫外光を当てて、発光した５４０ｎｍ～６００ｎｍの波長の光をフォトルミネッセンス光として測定し、内在３Ｃ三角欠陥密度を検出した。また同時に共焦点微分干渉光学系表面検査装置（ＳＩＣＡ）で、測定した表面に表出して見られる表面三角欠陥密度も同時に測定した。その結果を表３に示す。　　　

（比較例３－１）
　比較例３－１では、第１工程を行わなかった点が実施例３－１と異なる。その他の条件は、実施例３－１と同様とした。比較例３－１の内在３Ｃ三角欠陥密度及び表面三角欠陥密度を実施例３－１と同様に測定した。その結果を表３に示す。　　　

（比較例３－２）
　比較例３－２では、第１工程を行わず、第２工程における成長速度を７μｍ／ｈとした点が実施例３－１と異なる。その他の条件は、実施例３－１と同様とした。比較例３－２の内在３Ｃ三角欠陥密度及び表面三角欠陥密度を実施例３－１と同様に測定した。その結果を表３に示す。　　　

Figure JPOXMLDOC01-appb-T000003
　表３の比較例３－１に示すように第１工程を設けないと、内在３Ｃ三角欠陥密度が高くなった。また表３の比較例３－２に示すように第２工程における結晶成長速度を遅くすると、基底面転位密度が高くなった。　　　

　これに対し、第１工程を行い第２工程で７５μｍ／ｈでエピタキシャル成長を行った実施例３－１は、基底転位密度も三角欠陥密度も０．１個／ｃｍ２以下であった。なお、表面三角欠陥密度はいずれも差が無く、ＳＩＣＡでは内在している三角欠陥まで検出できていないことが確認された。
　本発明によると、基底面転位密度及び内在３Ｃ三角欠陥密度の低いＳｉＣエピタキシャルウェハを提供できる。特に１５０ｍｍ以上（６インチ以上）で基底面転位密度の低いＳｉＣエピタキシャルウェハを提供できる。このため、１枚のＳｉＣエピタキシャルウェハから作製できるＳｉＣデバイスの取れ数を多くすることができ、ＳｉＣデバイスの低価格化を実現できる。従って、本発明は、パワーデバイス、高周波デバイス、高温動作デバイス等のＳｉＣデバイス用のＳｉＣエピタキシャルウェハや、ＳｉＣエピタキシャルウェハの製造工程に好適に適用できる。

１…ＳｉＣ単結晶基板、２…エピタキシャル層、１０…ＳｉＣエピタキシャルウェハ、１Ａ，２Ａ…基底面転位、２Ｂ…貫通刃状転位、Ｔ…三角欠陥

Claims (8)

  1. 　主面が（０００１）面に対して０．４°～５°のオフ角を有するＳｉＣ単結晶基板と、
    　前記ＳｉＣ単結晶基板上に設けられたエピタキシャル層と、を有し、
    　前記エピタキシャル層は、前記ＳｉＣ単結晶基板から外表面まで連なる基底面転位密度が０．１個／ｃｍ２以下であり、内在３Ｃ三角欠陥密度が０．１個／ｃｍ２以下である、ＳｉＣエピタキシャルウェハ。
  2. 　前記エピタキシャル層において、前記ＳｉＣ単結晶基板側の第１領域の基底面転位密度が、前記外表面側の第２領域の基底面転位密度より高い、請求項１に記載のＳｉＣエピタキシャルウェハ。
  3. 　前記ＳｉＣ単結晶基板と前記エピタキシャル層とが同じ導電型であり、
    　前記エピタキシャル層は、前記ＳｉＣ単結晶基板側からバッファ層とドリフト層とを有し、
    　前記バッファ層のキャリア濃度は、前記ドリフト層のキャリア濃度より高く、
    　前記バッファ層は、前記第１領域を含む、請求項２に記載のＳｉＣエピタキシャルウェハ。
  4. 　前記第１領域の厚みが、１μｍ以下である請求項２または３のいずれかに記載のＳｉＣエピタキシャルウェハ。
  5. 　前記ＳｉＣ単結晶基板の口径が１５０ｍｍ以上である、請求項１～４のいずれか一項に記載のＳｉＣエピタキシャルウェハ。
  6. 　前記エピタキシャル層の厚みが１０μｍ以上である、請求項１～５のいずれか一項に記載のＳｉＣエピタキシャルウェハ。
  7. 　主面が（０００１）面に対して０．４°～５°のオフ角を有するＳｉＣ単結晶基板上にエピタキシャル層を結晶成長する工程を有し、
    　前記エピタキシャル層を結晶成長する工程は、第１の成長速度から成長速度が５０μｍ／ｈ以上の第２の成長速度に向かって徐々に成長速度を速めながら、前記ＳｉＣ単結晶基板上にＳｉＣをエピタキシャル成長する第１工程と、
    　５０μｍ／ｈ以上の成長速度でＳｉＣをエピタキシャル成長する第２工程と、を有するＳｉＣエピタキシャルウェハの製造方法。
  8. 前記第１工程において成長速度の増加率が、０．１μｍ／（ｈ・ｓｅｃ）～２．０μｍ／（ｈ・ｓｅｃ）である、請求項７に記載のＳｉＣエピタキシャルウェハの製造方法。
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