KR20150025648A - 에피택셜 웨이퍼 - Google Patents

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KR20150025648A
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강석민
김지혜
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엘지이노텍 주식회사
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Abstract

에피택셜 웨이퍼에 관한 것이다.
에피택셜 웨이퍼는 기판, 그리고 상기 기판 상에 형성된 에피택셜 구조체를 포함하되, 상기 에피택셜 구조체의 기저면 전위 결함 밀도가 0.1개/cm2이하이고, 상기 에피택셜 구조체의 결정 결함 밀도가 3000개/cm2이하이다.

Description

에피택셜 웨이퍼{EPITAXIAL WAFER}
본 발명은 에피택셜 웨이퍼에 관한 것으로, 보다 상세하게는 표면 결함 (Surface Defect)이 감소된 에피택셜 웨이퍼에 관한 것이다.
에피택셜 성장(epitaxial growth)은 단결정 기판 상에 단결정층을 형성하는 성장 방법이다.
에피택셜 웨이퍼(epitaxial wafer)는 화학 증착법을 이용해 실리콘 웨이퍼 위에 단결정막을 성장시킨 것으로서, 전기적 특성이 우수하여 다양한 분야에 적용된다.
에피택셜 웨이퍼의 제조 시 형성되는 결함(이하, '에피 결함'이라 칭함)은, 격자의 기저면으로부터 생성된 결함, 격자의 틀어짐으로 인한 결함, 웨이퍼 표면에서 생성된 결함 등 그 종류가 다양하다. 에피 결함들은 웨이퍼가 적용된 반도체 소자에 악영향을 미칠 수 있다. 또한, 웨이퍼를 이용하여 반도체 소자를 제작함에 있어서, 금속 전극 증착 및 패턴의 불균일화를 발생시켜 누설 전류를 크게 할 수 있다.
따라서, 에피 결함을 억제하여 특성 및 수율이 우수한 고품질의 에피택셜 웨이퍼를 제조하기 위한 방법이 필요하다.
본 발명이 해결하고자 하는 기술적 과제는 내부 결함 억제를 통해 표면 결함을 줄임으로써 고품질의 에피택셜 웨이퍼를 제공하는 것이다.
본 발명의 일 실시 예에 따른 에피택셜 웨이퍼는, 기판, 그리고 상기 기판 상에 형성된 에피택셜 구조체를 포함하되, 상기 에피택셜 구조체의 기저면 전위 결함 밀도가 0.1개/cm2이하이고, 상기 에피택셜 구조체의 결정 결함 밀도가 3000개/ cm2 이하이다.
상기 에피택셜 구조체의 표면 결함 밀도는 0.1개/cm2이하일 수 있다.
상기 에피택셜 구조체의 두께 균일도(σ/mean)는 0.5% 이하일 수 있다.
상기 결정 결함은 관통 나선 전위(Threading Screw Dislocation) 또는 관통 칼날 전위(Threading Edge Dislocation)를 포함할 수 있다.
본 발명의 실시 예에 의하면, 기판과 활성층 사이에 저속 성장된 버퍼층을 마련하여, 에피택셜 구조체의 초기 성장 단계에서 발생하는 내부 결함인 기저면 전위 결함의 밀도를 0.1개/cm2 이하로 줄일 수 있다.
또한, 기저면 전위 결함 및 격자 내부의 결함이 줄어듦에 따라, 활성층 상의 표면 결함의 밀도가 0.1개/cm2 이하로 제어될 수 있으며, 이로 인해 활성층의 두께 균일도(σ/mean)가 0.5% 이하로 개선되고, 활성층의 표면 거칠기(RMS) 또한 1nm 이하 개선되는 효과가 있다.
또한, 결정 결함인 관통 나선 전위 및 관통 칼날 전위를 저속 성장을 통해 현저히 감소시키며, 에피택셜 웨이퍼의 중간층 및 활성층의 성장 공정에서, 탄소/규소 몰비를 조절하여 추가적으로 억제하는 것이 가능하다.
도 1은 본 발명의 일 실시 예에 따른 에피택셜 웨이퍼의 단면도이다.
도 2는 본 발명의 일 실시 예에 따른 에피택셜 웨이퍼 제조 공정을 설명하기 위한 도면이다.
도 3은 본 발명의 일 실시 예에 따른 에피택셜 웨이퍼 제조 방법을 나타낸 순서도이다.
도 4는 본 발명의 일 실시 예에 따른 에피택셜 웨이퍼의 C/Si 몰비에 따른 결정 결함 억제 정도를 설명하기 위한 도면이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 설명하고자 한다. 그러나 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제2, 제1 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제2 구성요소는 제1 구성요소로 명명될 수 있고, 유사하게 제1 구성요소도 제2 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다." 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이하, 첨부된 도면을 참조하여 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
에피택셜 성장 공정에서 발생하는 내부 결함으로는 기저면 전위(Basal Plane Dislocation, BPD), 관통 나선 전위(Threading Screw Dislocation, TSD), 관통 칼날 전위(Threading Edge Dislocation, TED) 등이 있다. 이러한 내부 결함은, 에피택셜 웨이퍼의 표면에 결함을 발현시키는 원인으로 작용할 수 있다.
본 발명의 실시 예에 따르면, 에피택셜 웨이퍼의 표면 결함 밀도(surface defect density)를 줄일 수 있는 방법을 제공한다. 이러한 에피택셜 웨이퍼의 표면 결함 밀도는 초기에 투입되는 반응 가스의 양(flux), 성장 온도, 압력, 전체 반응 가스의 양, 탄소/실리콘(C/Si) 비율(ratio), 실리콘/수소(Si/H2)비율 등의 변수들에 의해서 달라질 수 있다.
본 발명의 실시 예에서는 이러한 표면 결함 밀도를 0.1/cm2 이하(즉, 1 cm2 당 0.1개 이하의 결함)로 줄이기 위한 방법을 제공하며, 이를 위해 에피택셜 웨이퍼의 내부 결함인 BPD, TED, TSD 등의 내부 결함을 억제하는 방법을 이용한다. 또한, 내부 결함을 억제하기 위해 초기 성장 조건을 제어하는 방법을 이용한다. 이는 이하 첨부된 도면들에 관한 상세한 설명을 통해 명확히 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시 예에 따른 에피택셜 웨이퍼의 단면도이다.
도 1을 참조하면, 에피택셜 웨이퍼(100)는 기판(110), 기판(110) 상에 형성된 버퍼층(buffer layer, 120), 버퍼층(120) 상에 형성된 중간층(130), 중간층 상에 형성된 활성층(active layer, 140)을 포함한다. 버퍼층(120), 중간층(130) 및 활성층(140)은 모두 에피택셜 성장에 의하여 형성되는 것으로, 이를 통칭하여 에피택셜 구조체라고 할 수 있다.
기판(110)은 최종 제작하고자 하는 소자, 제품에 따라 상이해질 수 있다.
일 예로, 기판(110)은 실리콘 카바이드(Silicon Carbide, SiC) 계열의 웨이퍼(4H-SiC웨이퍼 또는 6H-SiC 웨이퍼)일 수 있다.
기판(110)이 실리콘 카바이드 계열의 웨이퍼인 경우, 에피택셜 구조체도 도핑된 실리콘 카바이드 계열로 형성될 수 있다. 또한, 기판(110)이 실리콘 카바이드(SiC) 계열의 웨이퍼인 경우, 에피택셜 구조체는 모두 n형 전도성 실리콘 카바이드계, 즉 실리콘 카바이드 나이트라이드(SiCN)로 형성될 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고 에피택셜 구조체는 모두 p형 전도성 실리콘 카바이드계, 즉 알루미늄 실리콘 카바이드 (AlSiC)로 형성될 수도 있다.
버퍼층(120)은 기판(110)과 활성층(140) 간의 격자 상수 불일치로 인한 결정 결함을 줄이기 위하여 마련된 층으로, 1μm/h 내지 3μm/h의 낮은 성장 속도로 성장된다.
버퍼층(120)의 도핑 농도는 5×1017/cm3내지 5×1018/cm3 로, 에피택셜 구조체의 전체 평균 도핑 농도의 10% 이내일 수 있다.
중간층(130)은 버퍼층(120)과 활성층(140) 사이에 형성되며, 버퍼층(120)과 접하는 경계면(A)으로부터 활성층(140)과 접하는 경계면(B)으로 갈수록 높은 성장 속도로 성장된다.
활성층(140)의 두께는 목표에 맞는 두께로 제조될 수 있으며, 표면 결함 밀도는 0.1개/cm2이하로 제작될 수 있다.
이러한 에피택셜 웨이퍼는 다양한 반도체 소자에 적용될 수 있다.
한편, 도 1에서는 에피택셜 웨이퍼가 기판과 활성층 사이에 버퍼층과 중간층을 포함하는 경우를 예로 들어 도시하였으나, 본 발명의 실시 예는 이에 한정되지 않음을 밝혀둔다. 본 발명의 실시 예에서는 기판과 활성층 사이에 버퍼층과 중간층 중 어느 하나의 층만을 포함하는 에피택셜 웨이퍼를 제공할 수도 있다.
도 2는 본 발명의 일 실시 예에 따른 에피택셜 웨이퍼 제조 공정을 설명하기 위한 도면이고, 도 3은 본 발명의 일 실시 예에 따른 에피택셜 웨이퍼 제조 방법을 나타낸 순서도이다.
이하, 도 3의 순서도를 중심으로 도 2를 참조하여 본 발명의 일 실시 예에 따른 에피택셜 웨이퍼의 제조 방법에 관하여 상세히 설명한다.
도 3을 참조하면, 반응 챔버 내에 기판(110)을 마련한다(S110). 여기서, 기판(110)은 그 표면에 발생된 자연 산화막이 제거되도록 세정된 상태로 마련된다. 또한, 반응 챔버는 그 내부가 클리닝(cleaning)된 상태로 준비된다.
도 2에서는, 실리콘 카바이드 계열의 웨이퍼(4H-SiC 웨이퍼)가 예시되고 있지만, 위 기판은 최종 제작하고자 하는 소자, 제품에 따라 이와 상이할 수 있음은 물론이다.
다음으로, 챔버 내에 에피택셜 성장을 위한 성장 소스, 도핑을 위한 도핑 소스 및 희석 가스를 포함하는 반응 가스를 주입하며, 소정의 성장 속도로 버퍼층(120)을 성장 시킨다(S120, 도 2의 1st 스텝).
여기서, 에피택셜 구조체를 성장시키기 위한 성장 소스는 에피택셜 구조체의 피적층 대상인 기판(110)의 재질 및 종류에 따라서 상이해질 수 있다. 또한, 실제 도핑에 관여할 도핑 소스 또한 도핑될 타입(N 타입 또는 P 타입)에 따라 상이해질 수 있다.
일 예로, 기판(110)으로 실리콘 카바이드 계열의 웨이퍼가 이용되는 경우, 에피택셜 성장을 위한 성장 소스로는 그 기판과 격자 상수 일치가 가능한 물질로서 SiH4+C3H8+H2, MTS(CH3SiCl3), TCS(SiHCl3), SixCx 등의 탄소 및 규소를 포함하는 실리콘 화합물이 이용될 수 있다. 그리고 기판(110) 상에 형성될 에피택셜 구조체를 N 타입으로 도핑 하고자 하는 경우, 도핑 소스로는 질소 가스(N2)등의 5족 원소의 물질이 이용될 수 있다.
아래에서는, 설명의 편의 및 집중을 위해, 실리콘 카바이드 계열의 기판에 질소 가스(N2)를 도핑 소스로 하여 에피택셜 도핑 성장을 시키는 경우를 가정하여 설명하기로 한다. 또한, 도핑 소스인 질소 가스를 희석할 용도의 희석 가스로는 수소 가스(H2)가 이용되는 것으로 가정하여 설명한다.
상기 S120 단계의 버퍼층 성장 공정에서, C/Si 몰 비는 0.5 내지 2.0이다. 또한, 저속 성장을 위해, 성장 소스의 주입량은 희석 가스 주입량의 1/4000 내지 1/3000을 유지할 수 있다. 또한, 성장 온도는 1500도 내지 1700도, 성장 압력은 70mbar 내지 150mbar, 웨이퍼의 회전 속도는 0rpm 내지 100rpm으로 조절될 수 있다.
이에 따라, 저속 성장을 통해 버퍼층(120)을 얻을 수 있다. 예를 들어, 1㎛/h 내지 3㎛/h의 낮은 성장 속도로 성장된 버퍼층(120)을 얻을 수 있다. 이와 같이, 저속 성장된 버퍼층(120)은 초기 성장 시 발생하는 내부 결함(defect)인 기저면 전위 결함(BPD)을 0.1/cm2이하로 억제할 수 있다.
전술한 버퍼층 성장 공정을 통해서 획득되는 버퍼층(120)의 두께는 0.5㎛ 내지 1㎛ 이고, 도핑 농도는 5×1017/cm3내지 5×1018/cm3일 수 있다.
다음으로, 챔버 내에 반응 가스를 연이어 주입하되, 성장 소스의 주입량을 조절하여 성장 속도를 점차적으로 증가시키며 중간층(130)을 성장시킨다(S130, 도 2의 2nd 스텝).
상기 S130 단계의 중간층 성장 공정에서, C/Si 몰 비는 0.6 내지 2.0으로 조절될 수 있다. 또한, 성장 온도는 1500도 내지 1700도, 성장 압력은 70mbar 내지 150mbar, 웨이퍼의 회전 속도는 0rpm 내지 100rpm으로 조절될 수 있다.
상기 S130 단계에서, 성장 소스의 주입량은 성장 속도가 활성층 성장 공정에서의 조건을 만족시킬 때까지 점차적으로 증가할 수 있다. 일 예로, 성장 소스는 주입량이 희석 가스 주입량의 1/5000 내지 1/3000에서 1/800 이상이 되도록 점차적으로 증가할 수 있다. 여기서, 성장 소스는 연속적으로 증가하거나 램핑(ramping) 등을 통해 단계적으로 증가할 수 있다.
성장 소스의 주입량이 증가함에 따라, 중간층 성장 공정에서의 성장 속도는 버퍼층 성장 공정에서의 버퍼층 성장 속도보다 높아져 활성층 성장 속도와 동일한 성장 속도로 조정될 수 있다.
전술한 중간층 성장 공정을 통해서 획득되는 중간층(130)의 두께는 0.5㎛ 내지 1㎛일 수 있다.
다음으로, 챔버 내에 반응 가스를 연이어 주입하여 소정의 성장 속도로 활성층(140)을 성장시킨다(S140, 도 2의 3rd 스텝).
상기 S140 단계의 활성층 성장 공정에서, C/Si 몰 비는 0.6 내지 2.0이고, 성장 온도는 1500도 내지 1700도, 성장 압력은 70mbar 내지 150mbar, 웨이퍼의 회전 속도는 0 내지 100rpm으로 조절될 수 있다.
또한, 활성층(140)의 도핑 농도는 도핑 가스의 주입량에 따라 달라지며, 활성층(140)의 도핑 농도는 활성층 성장 공정에서의 조건을 만족시키도록 조절된다.
활성층 성장 공정은 활성층(140)의 두께가 원하는 두께가 될 때까지 지속될 수 있다.
이와 같이 제작된 에피택셜 웨이퍼는 초기 성장 단계에서 에피택셜 구조체를 저속 성장시킴으로써, 에피택셜 구조체의 내부 결함을 현저히 줄일 수 있다. 예를 들어, 초기 성장 단계에서 발생하는 내부 결함인 BPD는 저속 성장을 통해 TED 또는 TSD로 변형되어, BPD 밀도를 0.1개/cm2 이하로 낮추는 것이 가능하다. 또한, 결정 결함인 TED 및 TSD는 저속 성장을 통해 현저히 줄어든다.
한편, 에피택셜 웨이퍼의 중간층 및 활성층의 성장 공정에서, C/Si 몰비를 1.2 이상으로 조절하는 경우, TED 및 TSD를 추가적으로 억제하는 것이 가능하다.
도 4는 본 발명의 일 실시 예에 따른 에피택셜 웨이퍼에서의 C/Si 몰비에 따른 내부 결함 억제 정도를 설명하기 위한 도면이다.
도 4의 (a)는 중간층(130)과 활성층(140)의 성장공정에서의 C/Si 몰비가 1.2 미만인 경우의 표면 결함 이미지와 내부 결함 이미지를 도시한 것이다. 도 4의 (a)에서 에피택셜 웨이퍼의 결정 결함인 TED 및 TSD의 밀도는 대략 9000개/cm2 내지 10000개/cm2로, 결정 결함이 60% 이상 억제되어 나타난다.
도 4의 (b)는 중간층(130)과 활성층(140)의 성장공정에서의 C/Si 몰비가 1.2 이상인 경우의 표면 결함 이미지와 내부 결함 이미지를 도시한 것이다. 도 4의 (b)에서 에피택셜 웨이퍼의 결정 결함인 TED 및 TSD의 밀도는 대략 3000개/cm2 이하로, 결정 결함이 90% 이상 억제되어 나타난다.
전술한 본 발명의 실시 예에 따르면, 기판과 활성층 사이에 저속 성장된 버퍼층을 마련하여, 에피택셜 구조체의 초기 성장 단계에서 발생하는 내부 결함인 기저면 전위 결함(BPD)의 밀도를 0.1개/cm2 이하로 줄일 수 있다.
이와 같이 기저면 전위 결함(BPD) 및 격자 내부의 결함이 줄어듦에 따라, 활성층 상의 표면 결함의 밀도가 0.1개/cm2 이하로 제어될 수 있으며, 이로 인해 활성층의 두께 균일도(σ/mean)가 0.5%이하로 개선되고, 활성층의 표면 거칠기(RMS) 또한 1nm 이하 개선되는 효과가 있다.
또한, 결정 결함인 TED 및 TSD는 저속 성장을 통해 현저히 감소시키며, 에피택셜 웨이퍼의 중간층 및 활성층의 성장 공정에서, C/Si 몰비를 조절하여 추가적으로 억제하는 것이 가능하다.
또한, 활성층을 저속 성장시키는 1차 성장 공정을 통해서 버퍼층 성장 공정과 활성층 성장 공정을 단속시키지 않고 자연스럽게 연이어 진행할 수 있다. 즉, 버퍼층 성장 공정으로부터 활성층 성장 공정에 이르기까지, 반응 소스의 주입을 중단시키지 않는 상태로(성장 공정을 중단하지 않는 상태로) 연속적으로 진행될 수 있다.
한편, C면이 본 발명의 실시 예에 따른 에피택셜 웨이퍼 제조 공정을 통해 표면 처리된 시드층(seed)을 이용하여 단결정 성장 공정을 진행하는 경우, 즉, 본 발명의 실시 예에 따른 에피택셜 웨이퍼를 단결정 성장을 위한 시드층으로 사용하는 경우, 단결정 기판의 내부 TED, TSD, BPD 등이 효과적으로 억제되어 고품질의 단결정 기판을 얻는 것이 가능하다.
이상에서는 본 발명의 실시 예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 쉽게 이해할 수 있을 것이다.

Claims (4)

  1. 기판, 그리고
    상기 기판 상에 형성된 에피택셜 구조체를 포함하되,
    상기 에피택셜 구조체의 기저면 전위 결함 밀도가 0.1개/cm2이하이고, 상기 에피택셜 구조체의 결정 결함 밀도가 3000개/ cm2이하인 에피택셜 웨이퍼.
  2. 제1항에 있어서,
    상기 에피택셜 구조체의 표면 결함 밀도는 0.1개/cm2이하인 에피택셜 웨이퍼.
  3. 제1항에 있어서,
    상기 에피택셜 구조체의 두께 균일도(σ/mean)는 0.5% 이하인 에피택셜 웨이퍼.
  4. 제1항에 있어서,
    상기 결정 결함은 관통 나선 전위(Threading Screw Dislocation) 또는 관통 칼날 전위(Threading Edge Dislocation)를 포함하는 에피택셜 웨이퍼.
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