KR102610826B1 - 에피택셜 웨이퍼 및 그 제조 방법 - Google Patents

에피택셜 웨이퍼 및 그 제조 방법 Download PDF

Info

Publication number
KR102610826B1
KR102610826B1 KR1020180095101A KR20180095101A KR102610826B1 KR 102610826 B1 KR102610826 B1 KR 102610826B1 KR 1020180095101 A KR1020180095101 A KR 1020180095101A KR 20180095101 A KR20180095101 A KR 20180095101A KR 102610826 B1 KR102610826 B1 KR 102610826B1
Authority
KR
South Korea
Prior art keywords
buffer layer
conductivity type
type buffer
conductive
dopant
Prior art date
Application number
KR1020180095101A
Other languages
English (en)
Other versions
KR20200019502A (ko
Inventor
황금찬
Original Assignee
주식회사 엘엑스세미콘
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 엘엑스세미콘 filed Critical 주식회사 엘엑스세미콘
Priority to KR1020180095101A priority Critical patent/KR102610826B1/ko
Priority to PCT/KR2019/009453 priority patent/WO2020036340A1/ko
Publication of KR20200019502A publication Critical patent/KR20200019502A/ko
Application granted granted Critical
Publication of KR102610826B1 publication Critical patent/KR102610826B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02293—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process formation of epitaxial layers by a deposition process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02598—Microstructure monocrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

실시예는 기판; 및 상기 기판 상에 배치되는 버퍼층; 및 상기 버퍼층 상에 배치되는 에피층;을 포함하고, 상기 기판, 상기 버퍼층 및 상기 에피층은 실리콘 카바이드 및 도펀트를 포함하고, 상기 버퍼층은, 복수 개의 제1 도전형 버퍼층; 및 상기 복수 개의 제1 도전형 버퍼층 사이에 배치되는 제2 도전형 버퍼층;을 포함하고, 상기 제1 도전형 버퍼층은 제1 도펀트를 포함하고,상기 제2 도전형 버퍼층은 제2 도펀트를 포함하고, 상기 제1 도펀트와 상기 제2 도펀트는 극성이 상이한 에피택셜 웨이퍼를 개시한다.

Description

에피택셜 웨이퍼 및 그 제조 방법{EPITAXIAL WAFER AND METHOD FOR FABRICATING THE SAME}
실시예는 에피택셜 웨이퍼 및 그 제조 방법에 관한 것이다.
에피택셜 성장은 통상적으로 화학 기상 증착 프로세스를 포함하며, 단결정 실리콘 웨이퍼와 같은 기판은 기상/액상/고상의 실리콘 복합물이 웨이퍼 표면에 걸쳐 전달되어 열분해 또는 분해에 영향을 미치는 동안 가열된다.
단결정 실리콘 웨이퍼가 기판으로 사용될 때, 실리콘은 단결정 구조의 성장을 지속시키는 방식으로 적층된다. 또한 이때, 특정 극성(N-type 또는 P-type)을 갖는 기판을 제작하고자 하는 경우, 그 에피택셜 성장 과정에 소정의 도핑가스를 함께 주입하게 된다.
에피택셜층(epitaxial layer)을 성장함에 있어서 박막 내부 및 표면의 결함은 전력 소자의 성능 저하 및 장시간 신뢰성에 많은 제약을 가지게 한다. 그러나, 에피 성장 과정에서 기판에 전위가 에피택셜층으로 전파되어 표면 결함이 발생하는 문제가 있다. 또한, 표면 결함은 소자의 특성 열화를 발생하는 문제가 존재한다.
실시예는 기저면 전위가 감소한 에피택셜 웨이퍼를 제공한다.
실시예는 표면 조도가 우수한 에피택셜 웨이퍼를 제공한다.
실시예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
실시예에 따른 에피택셜 웨이퍼는 기판; 및 상기 기판 상에 배치되는 버퍼층; 및 상기 버퍼층 상에 배치되는 에피층;을 포함하고, 상기 기판, 상기 버퍼층 및 상기 에피층은 실리콘 카바이드 및 도펀트를 포함하고, 상기 버퍼층은, 복수 개의 제1 도전형 버퍼층; 및 상기 복수 개의 제1 도전형 버퍼층 사이에 배치되는 적어도 하나 이상의 제2 도전형 버퍼층;을 포함하고, 상기 제1 도전형 버퍼층은 제1 도펀트를 포함하고, 상기 제2 도전형 버퍼층은 제2 도펀트를 포함하고, 상기 제1 도펀트와 상기 제2 도펀트는 극성이 상이하다.
상기 버퍼층은, 복수 개의 제1 도전형 버퍼층 및 상기 복수 개의 제1 도전형 버퍼층 사이에 배치되는 적어도 하나 이상의 제2 도전형 버퍼층을 포함할 수 있다.
상기 제1 도전형 버퍼층은 제1 도전형의 제1 도펀트를 포함하고, 상기 제2 도전형 버퍼층은 상기 제1 도전형의 반대 극성인 제2 도전형의 제2 도펀트를 포함할 수 있다.
상기 복수 개의 제1 도전형 버퍼층은, 상기 제2 도전형 버퍼층과 상기 기판 사이에 배치되는 제1-1 도전형 버퍼층 및 상기 제2 도전형 버퍼층과 상기 에피층 사이에 배치되는 제1-2 도전형 버퍼층을 포함할 수 있다.
상기 제1-1 도전형 버퍼층 및 상기 제1-2 도전형 버퍼층에 각각 도핑된 상기 제1 도펀트는 상기 실리콘 카바이드의 탄소의 직경 보다 작은 크기의 물질을 포함할 수 있다.
상기 제2 도전형 버퍼층의 제2 도펀트는 상기 실리콘 카바이드의 실리콘의 직경보다 큰 크기의 물질을 포함할 수 있다.
제1 도전형 버퍼층은 두께가 상기 제2 도전형 버퍼층의 두께보다 클 수 있다.
제1 도전형 버퍼층은 도핑 농도가 제2 도전형 버퍼층의 도핑 농도보다 클 수 있다.
상기 복수 개의 제1 도전형 버퍼층은, 상기 제2 도전형 버퍼층과 상기 기판 사이에 배치되는 제1-1 도전형 버퍼층; 및 상기 제2 도전형 버퍼층과 상기 에피층 사이에 배치되는 제1-2 도전형 버퍼층;을 포함할 수 있다.
상기 제1-2 도전형 버퍼층은 적어도 하나 이상일 수 있다.
상기 복수 개의 제1 도전형 버퍼층의 제1 도펀트의 원자 반경은 상기 실리콘 카바이드의 탄소의 원자 반경 보다 작을 수 있다.
상기 제2 도전형 버퍼층의 제2 도펀트의 원자 반경은 상기 실리콘 카바이드의 실리콘의 원자 반경보다 클 수 있다.
상기 제2 도전형 버퍼층의 두께와 상기 버퍼층의 전체 두께는 두께 비가 1:5 내지 1:30일 수 있다.
실시예에 따르면, 에피택셜 웨이퍼의 기저면 전위를 감소시킬 수 있다.
또한, 에피택셜 웨이퍼의 표면 조도를 향상시킬 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일실시예에 따른 에피택셜 웨이퍼의 개념도이고,
도 2는 본 발명의 일실시예에 따른 버퍼층의 개념도이고,
도 3은 본 발명의 일실시예에 따른 버퍼층의 효과를 설명하는 도면이고,
도 4는 본 발명의 다른 실시예에 따른 버퍼층의 개념도이고,
도 5는 본 발명의 또 다른 실시예에 따른 버퍼층의 개념도이고,
도 6은 본 발명의 일실시예에 따른 버퍼층에서 시간에 따라 제1, 제2 성장가스와 도핑가스의 투입량을 보여주는 타이밍도이고,
도 7은 도 6의 변형예이고,
도 8은 본 발명의 다른 실시예에 따른 버퍼층에서 시간에 따라 제1, 제2 성장가스와 도핑가스의 투입량을 보여주는 타이밍도이고,
도 9는 도 8의 변형예이고,
도 10은 본 발명의 일실시예에 따른 에피택셜 웨이퍼의 제조 방법을 설명하는 순서도이고,
도 11은 본 발명의 일 실시예에 따른 에피택셜 웨이퍼 제조장치의 개념도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
다만, 본 발명의 기술 사상은 설명되는 일부 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다.
또한, 본 발명의 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C 중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다.
또한, 본 발명의 실시예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.
이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다.
그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결, 결합 또는 접속되는 경우뿐만 아니라, 그 구성 요소와 그 다른 구성 요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속' 되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 "상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
도 1은 본 발명의 일실시예에 따른 에피택셜 웨이퍼의 개념도이다.
도 1을 참조하면, 일실시예에 따른 에피택셜 웨이퍼는 기판(110), 기판(110) 상에 배치되는 버퍼층(120) 및 버퍼층(120) 상에 배치되는 에피층(130)을 포함한다.
그리고 버퍼층(120)은 복수 개의 층으로 이루어질 수 있으며, 구체적으로 복수 개의 제1 도전형 버퍼층(120)과 복수 개의 제1 도전형 버퍼층(120) 사이에 배치되는 제2 도전형 버퍼층(122)을 포함할 수 있다. 이하에서, 버퍼층(120)은 제1-1 도전형 버퍼층(121), 제1-2 도전형 버퍼층(123) 및 제1-1 도전형 버퍼층(121)과 제1-2 도전형 버퍼층(123) 사이에 배치되는 제2 도전형 버퍼층(122)을 포함할 수 있다.
먼저, 기판(110)은 실리콘 카바이드 계열의 웨이퍼(4H-SiC 웨이퍼)일 수 있으며, 이에 따라, 후술하는 에피층(130)도 도핑된 실리콘 카바이드 계열로 이루어질 수 있다.
기판(110)이 실리콘 카바이드(SiC)인 경우, 에피층(130)은 모두 n형 전도성 실리콘 카바이드계, 즉 실리콘 카바이드 나이트라이드(SiCN)로 형성될 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고 에피층(130)은 모두 p형 전도성 실리콘 카바이드계, 즉 알루미늄 실리콘 카바이드 (AlSiC)로 형성될 수도 있다. 또한, 이러한 구조에 한정되는 것은 아니며 에피층(130)은 n형, p형이 교번하여 적층된 구조일 수 있다. 예컨대, n/p, n/n/p 등 다양한 구조로 이루어질 수 이다.
기판(110)은 오프각이 3도 내지 10도일 수 있다. 여기서 오프각이란 (0001)Si면, (000-1)C면을 기준으로 기판(110)이 기울어진 각도로 정의할 수 있다. 다만, 이에 반드시 한정되는 것은 아니다.
기판(110)의 도핑 농도는 1×1018cm- 3내지 1×1020cm-3일 수 있으나 반드시 이에 한정하지 않는다. 기판(110)의 도핑 농도는 두께 방향으로 일정할 수 있으나 반드시 이에 한정하지 않는다, 여기서, 두께 방향은 제1 방향(X 방향)이고, 제2 방향(Y 방향)은 제1 방향에 수직한 방향일 수 있다.
버퍼층(120)은 기판(110) 상에 배치될 수 있다. 버퍼층(120)은 기판(110)과 에피층(130) 사이의 격자 상수 불일치로 인한 결정 결함을 줄일 수 있다. 먼저, 일반적으로 기판(110)에 존재하는 전위는 기저면 전위(Basal Plane Dislocation, BPD)와 칼날 전위(threading edge dislocation, TED)를 포함한다. 이 중에서 기저면 전위(BPD)는 다이오드를 장시간 통전했을 때 저항을 증가시키고 전력 소자의 신뢰성을 악화시킬 수 있다. 이에 반해 칼날 전위(TED)에 의한 전력 소자에 대한 영향이 상대적으로 적을 수 있다. 이 때, 버퍼층(120)은 기판(110)에 존재하는 전위 중 기저면 전위(BPD)를 칼날 전위(TED)로 변형하여 전력 소자의 신뢰성을 개선할 수 있다.
그리고 버퍼층(120)은 상술한 바와 같이 복수 개의 층을 포함할 수 있다. 예컨대, 버퍼층(120)은 복수 개의 제1 도전형 버퍼층과 복수 개의 제1 도전형 버퍼층 사이에 배치되는 적어도 하나 이상의 제2 도전형 버퍼층을 포함할 수 있다. 구체적으로, 버퍼층(120)은 기판(110) 상에 배치되는 제1-1 도전형 버퍼층(121), 제1-1 도전형 버퍼층(121) 상에 배치되는 제2 도전형 버퍼층(122) 및 제1-2 도전형 버퍼층(123) 상에 배치되는 제2 도전형 버퍼층(122)을 포함할 수 있다.
먼저, 제1-1 도전형 버퍼층(121)은 기판(110) 상에 배치될 수 있다. 또한, 제1-1 도전형 버퍼층(121)은 마찬가지로 도핑된 실리콘 카바이드 계열로 이루어질 수 있다. 이 때, 제1-1 도전형 버퍼층(121)은 제1 도펀트에 의해 도핑될 수 있다. 이에 다라, 제1-1 도전형 버퍼층(121)은 N형 반도체층일 수 있다.
그리고 제2 도전형 버퍼층(122)은 제1-1 도전형 버퍼층(121) 상에 배치될 수 있다. 제2 도전형 버퍼층(122)은 도핑된 실리콘 카바이드 계열로 이루어질 수 있다. 이 때, 제2 도전형 버퍼층(122)은 제2 도펀트에 의해 도핑될 수 있다. 제2 도펀트는 제1 도펀트와 극성이 상이할 수 있다. 예컨대, 제1-1 도전형 버퍼층(121)이 n형 실리콘 카바이드계로 이루어진 경우, 제2 도전형 버퍼층(122)은 p형 실리콘 카바이드계로 이루어질 수 있다.
제1-2 도전형 버퍼층(123)은 제2 도전형 버퍼층(122) 상에 배치될 수 있다. 제1-2 도전형 버퍼층(123)은 제1-1 도전형 버퍼층(121)과 마찬가지로 도핑된 실리콘 카바이드 계열로 이루어질 수 있다. 이 때, 제1-2 도전형 버퍼층(123)은 제1 도펀트에 의해 도핑될 수 있다.
그리고 에피층(130)은 버퍼층(120) 상에 배치될 수 있다 먼저, 에피층(130)의 도핑 농도는 1×1015cm-3 내지 5×1018cm-3일 수 있다. 에피층(130)은 두께 방향으로 도핑 농도가 변화하는 복수 개의 구간을 가질 수 있다. 또한, 에피층(130)은 예시적으로 도핑 농도가 두께 방향으로 증가할 수도 있고 감소할 수도 있다.
또한, 에피층(130)과 버퍼층(120)의 도펀트 농도 차이가 클수록 기저면 전위가 칼날 전위로 변환되는 효율(이하 BPD 변환 효율)이 향상될 수 있다. 에피층(130)의 도펀트 농도가 낮을수록 버퍼층(120)과 도펀트 농도 차이가 크게 발생하므로 BPD 변환 효율이 향상될 수 있다.
실시예에 따르면, 에피층(130)과 버퍼층(120)의 경계면에서는 도핑 농도 차이가 크므로 기저면 전위가 칼날 전위로 변환될 수 있다. 또한, 에피층(130) 내에서 도핑 농도가 변화는 계면에서는 도핑 농도차가 발생하므로 기저면 전위가 칼날 전위로 용이하게 변환될 수 있다.
도 2는 본 발명의 일실시예에 따른 버퍼층(120)의 개념도이고, 도 3은 본 발명의 일실시예에 따른 버퍼층(120)의 효과를 설명하는 도면이다.
도 2를 참조하면, 버퍼층(120)은 전술한 바와 같이, 제1-1 도전형 버퍼층(121), 제2 도전형 버퍼층(122) 및 제1-2 도전형 버퍼층(123)이 제1-1 방향으로 순서대로 적층될 수 있다. 여기서, 두께 방향인 제1 방향(X 방향)은 제1-1 방향(X1 방향)과 제1-2 방향(X2 방향)을 포함하며, 제1-1 방향(X1 방향)은 기판(110)에서 에피층(130)을 향한 방향이고, 제1-2 방향(X2 방향)은 에피층(130)에서 기판(110)을 향한 방향이다. 또한, 제1-1 방향은 이하에서 두께가 증가하는 방향이다.
먼저, 제1-1 도전형 버퍼층(121)과 제1-2 도전형 버퍼층(123)은 도핑 농도가 제2 도전형 버퍼층(122)의 도핑 농도보다 클 수 있다. 예컨대, 제1-1 도전형 버퍼층(121)과 제1-2 도전형 버퍼층(123)은 도핑 농도가 1×1017cm-3 내지 1×1019cm-3일 수 있다. 그리고 제2 도전형 버퍼층(122)은 도핑 농도가 1×1618cm-3 내지 1×1017cm-3일 수 있다. 또한, 제1-1 도전형 버퍼층(121)과 제1-2 도전형 버퍼층(123)은 각각의 도핑 농도가 동일할 수 있으나, 이에 한정되는 것은 아니다.
도 3을 참조하면, 버퍼층(120)은 전체 두께(Tt)가 1㎛ 내지 3㎛일 수 있다. 그리고, 제1 도전형 버퍼층(120)의 제1-1 도전형 버퍼층(121)과 제1-2 도전형 버퍼층(123)은 각 두께가 0.1㎛ 내지 0.5㎛일 수 있다. 그리고 제2 도전형 버퍼층(122)은 두께가 0.1㎛ 내지 0.2㎛일 수 있다.
보다 구체적으로, 일실시예에 따른 제2 도전형 버퍼층(122)의 두께는 버퍼층(120)의 전체 두께와 두께 비가 1:5 내지 1:30일 수 있다. 상기 두께비가 1:5보다 작은 경우에 제2 도전형 버퍼층(122)의 두께가 커져 에피층(130)에서 메모리 이펙트(memory effect)가 발생하는 한계가 존재한다. 그리고 상기 두께 비가 1:30보다 큰 경우에 제2 도전형 버퍼층(122)의 두께가 작아 이를 공정상 제어하여 형성하기 어려우며 버퍼층(120)의 두께가 커지면 제조 공정이 길어지는 문제가 존재한다.
그리고 제1-1 도전형 버퍼층(121), 제2 도전형 버퍼층(122) 및 제1-2 도전형 버퍼층(123)은 각각 실리콘 카바이드를 포함할 수 있다. 이하에서 실리콘 카바이드(SiC)는 실리콘(Si, K1)과 탄소(C, K2)의 화합물로 설명한다.
이 때, 제1-1 도전형 버퍼층(121)은 제1 도펀트(P1)의 원자 반경이 카바이드의 탄소(C, K2)의 원자 반경보다 작을 수 있다. 예를 들어, 제1 도펀트(P1)는 질소(Nitrogen)일 수 있다. 그리고 제1 도펀트(P1)는 도핑에 의해 실리콘 카바이드의 탄소(C, K2)와 치환될 수 있다. 이 때, 제1 도펀트(P1)인 질소의 원자 반경이 0.071㎚이고, 실리콘 카바이드의 탄소(C, K2)의 원자 반경이 0.077㎚이다. 이에 따라, 도핑에 의해 치환된 제1 도펀트(P1)의 원자 반경에 따라 제1-1 도전형 버퍼층(121)의 전체 격자상수는 감소하여 제1-1 방향으로 인장력(tensile strain)이 작용할 수 있다(A).
그리고 제2 도전형 버퍼층(122)은 제2 도펀트(P2)의 원자 반경이 실리콘 카바이드에서 실리콘(Si, K1)의 원자 반경보다 클 수 있다. 예를 들어, 제2 도펀트(P2)는 알루미늄(Aluminum)일 수 있다. 그리고 제2 도펀트(P2)는 도핑에 의해 실리콘 카바이드의 실리콘(Si, K1)과 치환될 수 있다. 이 때, 제2 도펀트(P2)인 알루미늄의 원자 반경은 0.121㎚이고, 실리콘(Si, K1)의 원자 반경이 0.111㎚이다. 이에 따라, 도핑에 의해 치환된 제2 도펀트(P2)의 원자 반경에 다라 제2 도전형 버퍼층(122)의 전체 격자상수는 증가하여 제1-2 방향으로 인장력(tensile strain)이 작용할 수 있다(B).
이로써, 제1-1 도전형 버퍼층(121)과 제2 도전형 버퍼층(122) 사이에 인장력이 균형적으로 이루어져, 결정 결함이 성장 방향으로 신장하지 않을 수 있다. 특히, 이러한 구성에 의하여, 기저면 전위(BPD)가 칼날 전위(TED)로 변형되는 BPD 변형 효율이 상승할 수 있다. 또한, 에피층(130)에서 기저면 전위에 의하여 캐리어의 이동도 저하가 발생하는 정도가 감소하여 소자의 저항이 낮은 반도체 소자를 실현할 수 있다.
또한, 제1-2 도전형 버퍼층(123)은 제1-1 도전형 버퍼층(121)과 마찬가지로 제1 도펀트(P1)에 의해 도핑될 수 있다. 그리고 도 2에서 설명한 바와 같이, 제2 도전형 버퍼층(122)은 제2 도펀트(P2)에 의해 도핑되며, 도핑 농도가 높으면 에피층(130)에서 p 메모리 이펙트(memory effect)가 발생하는 문제가 존재한다. 이에 따라, 제1-2 도전형 버퍼층(123)은 제2 도전형 버퍼층(122)에 의해 p 메모리 이펙트(memory effect)가 발생하는 것을 방지할 수 있다. 또한, 제1-2 도전형 버퍼층(123)은 제2 도전형 버퍼층(122)의 도핑 농도보다 큰 도핑 농도를 가짐으로써, 에피층(130)과 제1-2 도전형 버퍼층(123) 간의 도핑 농도 차이를 증가시킬 수 있다(에피층(130)의 도핑 농도는 버퍼층(120)의 도핑 농도보다 작음). 이로 인해, 제1-2 도전형 버퍼층(123)과 에피층(130) 간의 계면에서 제1-2 도전형 버퍼층(123)으로 결정이 축소(압축 응력)하여 BPD 결함이 TED로 용이하게 전환될 수 있다.
즉, 실시예에 따른 에피택셜 웨이퍼에서 버퍼층(120)은 제1-1 도전형 버퍼층(121)과 제2 도전형 버퍼층(122) 간의 응력 완화로 BPD 전환 효율을 개선하고, 나아가 제2 도전형 버퍼층(122) 상에 제1-2 도전형 버퍼층(123)을 배치하여 에피층(130) 간의 도핑 농도 차이로 BPD 전환 효율을 더욱 향상시킬 수 있다.
도 4는 본 발명의 다른 실시예에 따른 버퍼층의 개념도이다.
다른 실시예에 따른 버퍼층(120)은 각 층의 계면에서 표면(t11, t12)을 표면 처리(예컨대, 에칭(etching))하여 표면을 평탄화할 수 있다. 구체적으로, 제1-1 도전형 버퍼층(121)의 상면(t11), 제2 도전형 버퍼층(122)의 상면(t12)에는 패턴(T)이 형성되어 평탄하지 않을 수 있으나, 제1-1 도전형 버퍼층(121)의 상면, 제2 도전형 버퍼층(122)의 상면을 에칭하여 버퍼층(120)의 각층의 계면에서 표면 거칠기를 감소할 수 있다. 이로써, 버퍼층(120)은 각층의 계면에서 표면의 RMS 거칠기(roughness)가 0.01㎚ 내지 1㎚일 수 있다. 이에 따라, 기판(110)의 기저면 전위 및 칼날 전위가 전파되는 것을 억제할 수 있다.
도 5는 본 발명의 또 다른 실시예에 따른 버퍼층의 개념도이다.
도 5를 참조하면, 제1-1 도전형 버퍼층(121)과 제1-2 도전형 버퍼층(123)은 각각 복수 개의 층으로 분리될 수 있다. 예컨대, 제1-1 도전형 버퍼층(121)만 복수 개로 이루어질 수도 있고, 제1-2 도전형 버퍼층(123)만 복수 개의 층으로 이루어질 수도 있다.
제1-2 도전형 버퍼층(123)은 제1 서브 버퍼층(123a), 제2 서브 버퍼층(123b)을 포함할 수 있다. 그리고 제2 서브 버퍼층(123b)는 에피층(130)에서 발생하는 p 메모리 이펙트(memory effect)를 완전히 제거하기 위해 제1 서브 버퍼층(123a) 상에 배치될 수 있다.
도 6은 본 발명의 일실시예에 따른 버퍼층에서 시간에 따라 제1, 제2 성장가스와 도핑가스의 투입량을 보여주는 타이밍도이고, 도 7은 도 6의 변형예이고, 도 8은 본 발명의 다른 실시예에 따른 버퍼층에서 시간에 따라 제1, 제2 성장가스와 도핑가스의 투입량을 보여주는 타이밍도이고, 도 9는 도 8의 변형예이고, 도 10은 본 발명의 일실시예에 따른 에피택셜 웨이퍼의 제조 방법을 설명하는 순서도이다.
도 6 및 도 9를 참조하면, 일실시예에 다른 에피택셜 웨이퍼의 제조 방법은 기판 배치하는 단계(S310), 제1 도펀트를 포함하는 제1 도전형 버퍼층을 배치하는 단계(S320), 제2 도펀트를 포함하는 제2 도전형 버퍼층 배치하는 단계(S330), 제1 도펀트를 포함하는 제1 도전형 버퍼층을 배치하는 단계(S340), 에피층을 배치하는 단계(S350)을 포함할 수 있다.
구체적으로, 기판 배치하는 단계(S310)는 반응이 이루어지는 챔버 내에 기판을 마련할 수 있다. 기판은 상술한 바와 같이　실리콘　카바이드　계열의 웨이퍼(4H-SiC　웨이퍼)가 예시되고 있지만, 최종 제작하고자 하는 소자, 제품에 따라 이와 상이할 수 있다.
그리고 버퍼층을 성장시킬 수 있다. 버퍼층은 보다 상세하게, 챔버 내에 기판을 배치한 후 제1 성장가스와 제2 성장가스 및 도핑가스(희석 가스 등의 반응 가스가 추가로 주입될 수도 있음)를 투입하여 기판 상에서 성장시킬 수 있다. 여기서, 기판으로 실리콘 카바이드 계열의 웨이퍼(예를 들어, 4H-SiC 웨이퍼)가 이용되는 경우, 제1 성장가스와 제2 성장가스는 기판과 격자 상수 일치가 가능한 물질을 포함할 수 있다. 예컨대, 제1 성장가스와 제2 성장가스는 성장가스는 SiH4+C3H8, MTS(CH3SiCl3), TCS(SiHCl3), SixCx 등과 같이 탄소 및 규소를 포함하는 물질이 이용될 수 있다. 그리고 제1 성장가스는 SiH4 이고, 제2 성장가스는 C3H8일 수 있으나 반드시 이에 한정하지 않는다. 예시적으로 제1 성장가스는 C3H8이고, 제2 성장가스는 SiH4일 수도 있다.
그리고 도핑가스는 웨이퍼 상에 적층될 버퍼층을 N 또는 P 등의 타입에 따라 상이한 도핑가스가 적용될 수 있다. 예컨대, 도핑가스는 버퍼층을 N 타입으로 도핑시키고자 하는 경우, 질소 가스(N2)등의 5족 원소의 물질이 이용될 수 있다. 이하에서 5족 원소의 물질을 포함하는 도핑가스를 제1 도핑가스로 설명한다.
또한, 도핑가스는 버퍼층을 P 타입으로 도핑시키고자 하는 경우, Al(알루미늄) 등의 3족 원소의 물질이 이용될 수 있다. 이하에서 3족 원소의 물질을 포함하는 도핑가스를 제2 도핑가스로 설명한다.
그리고 희석 가스(캐리어 가스)로는 수소 가스(H2)가 사용될 수 있으나 반드시 이에 한정하지 않는다.
구체적으로, 도 6을 참조하면, 버퍼층은 제1 주기(t1), 제2 주기(t2) 및 제3 주기(t3)를 통해 각각 상술한 제1-1 도전형 버퍼층, 제2 도전형 버퍼층 및 제1-2 도전형 버퍼층을 제조할 수 있다. 제1 주기(t1)에서 제1 도펀트를 포함하는 제1-1 도전형 버퍼층이 배치되고, 제2 주기(t2)에서 제2 도펀트를 포함하는 제2 도전형 버퍼층이 배치되고, 제3 주기(t3)에서 제1 도펀트를 포함하는 제1-2 도전형 버퍼층이 배치될 수 있다.
제1 주기(t1)와 제3 주기(t3)는 동일한 시간 간격을 가질 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 제1 주기(t1)와 제3 주기(t3)는 서로 다른 시간 간격으로 제어할 수도 있다. 예시적으로 제1 주기(t1)는 5초이고 제2 주기(t2)는 3초일 수도 있다. 또한, 제2 주기(t2)는 제1 주기(t1) 및 제3 주기(t3)와 서로 다른 시간 간격으로 제어할 수 있다. 예컨대, 제2 주기(t2)는 제1 주기t1) 및 제3 주기(t3)보다 자은 시간 간격으로 제어될 수 있다.
제1 성장가스와 제2 성장가스는 제1 주기(t1) 내지 제3 주기(t3)에 걸쳐 균일하게 투입할 수 있다. 즉, 제1 성장가스와 제2 성장가스는 연속적으로 동일한 양이 투입될 수 있다.
제2 성장가스는 제1 성장가스와 소정의 비율로 주입될 수 있다. 제1 성장가스와 제2 성장가스의 비율(C:Si)은 0.7:1 내지 1.5:1일 수 있다. 즉, 제1 성장가스와 제2 성장가스는 제1 주기(t1) 내지 제3 주기(t3)에서 상기 비율을 유지하도록 공급될 수 있다. 그리고 제1 주기(t1)에서 제1-1 도전형 버퍼층이 성장할 수 있으며, 제2 주기(t2)에서 제2 도전형 버퍼층이 성장할 수 있고, 제3 주기(t3)에서 제1-2 도전형 버퍼층이 성장할 수 있다.
또한, 제1 주기(t1)에서는 제1 도핑가스가 투입되고, 제2 주기(t2)에서는 제2 도핑가스가 투입되고, 제3 주기(t3)에서는 제1 도핑가스가 투입될 수 있다. 제1 도핑가스(P1)의 투입량인 제1 투입량(C1)은 제2 도핑가스의 투입량인 제2 투입량(C2)보다 클 수 있다. 이로써, 제2 도전형 버퍼층에 의해 에피층에서 p 메모리 이펙트(memory effect)가 발생하는 것을 방지할 수 있다.
또한, 제1 도핑가스는 제1 주기(t1) 및 제3 주기(t3)에서 1sccm 내지 10sccm로 주입될 수 있다. 다만, 이에 한정되지 않고 시간에 따라 변형될 수 있다.
제2 주기(t2)에서는 제2 도전형 버퍼층이 성장할 수 있다. 제2 주기(t2)에서는 제1 주기(t1)와 마찬가지로 동일한 C/Si 비율로 제1 성장가스 및 제2 성장가스가 주입될 수 있다. 또한, 제2 도핑가스가 주입될 수 있다. 다만, 상술한 바와 같이 제2 도핑가스는 제1 주기(t1) 및 제3 주기(t3)에서 제1 도핑가스의 투입량(제1 투입량, C1)보다 작은 투입량(제2 투입량, C2)으로 주입될 수 있다.
또한, 제3 주기(t3)에서는 제1 도핑가스가 주입되어 제1-2 도전형 버퍼층이 성장할 수 있다. 제3 주기(t3)에서는 제1 주기(t1)에서와 동일한 투입량으로 제1 도핑가스가 투입될 수 있으나, 제1-1 도전형 버퍼층과 제1-2 도전형 버퍼층이 상이한 도핑 농도를 갖는 경우에 투입량이 서로 상이할 수도 있다.
그리고 에피층(12)을 배치할 수 있다. 에피층은 챔버 내에 기판을 배치한 후 제1 성장가스와 제2 성장가스 및 도핑가스를 투입하여 기판 상에 성장할 수 있다. 마찬가지로, 제1 성장가스와 제2 성장가스는 기판과 격자 상수 일치가 가능한 물질을 포함할 수 있다. 예컨대, 제1 성장가스와 제2 성장가스는 성장가스는 SiH4+C3H8, MTS(CH3SiCl3), TCS(SiHCl3), SixCx 등과 같이 탄소 및 규소를 포함하는 물질이 이용될 수 있다. 그리고 제1 성장가스는 SiH4 이고, 제2 성장가스는 C3H8일 수 있으나 반드시 이에 한정하지 않는다. 예시적으로 제1 성장가스는 C3H8 이고, 제2 성장가스는 SiH4일 수도 있다.
도핑가스는 웨이퍼 상에 적층될 에피층을 N 타입으로 도핑시키고자 하는 경우, 질소 가스(N2)등의 5족 원소의 물질이 이용될 수 있다. 즉, 제1 도핑가스가 투입될 수 있다. 그리고 희석 가스(캐리어 가스)로는 수소 가스(H2)가 사용될 수 있으나 반드시 이에 한정하지 않는다.
도 7을 참조하면, 제1 주기(t1) 및 제3 주기(t3)에서 제1 도핑가스(P1)는 성장시간에 따라 증가할 수 있다. 예컨대, 도시된 바와 같이 선형적으로 증가할 수 있다. 이러한 구성에 의하여, 제1-1 도전형 버퍼층과 제1-2 도전형 버퍼층은 두께 방향으로 연속적으로 도핑 농도가 증가할 수 있다. 이로써, 도펀트 농도 차이로 인하여 BPD 변환 효율이 향상될 수 있다. 그리고 선형적인 증가뿐만 아니라 제1 도핑가스(P1)는 단계적으로 증가할 수도 있으나 도핑 농도의 불연속적 변화에 의해 발생하는 격자 부정합을 방지하기 위해 선형적으로 증가함이 바람직하다. 반면, 제2 주기(t4)에서 제2 도핑가스(P2)가 성장시간에 따라 유지될 수 있다.
도 8을 참조하면, 다른 실시예에 따른 버퍼층의 성장은 제1 주기(t1) 내지 제4 주기(t3)로 구획될 수 있다. 그리고 제4 주기(t4)는 제1 주기(t1)와 제2 주기(t2) 사이에 또는 제2 주기(t2)와 제3 주기(t3) 사이에 위치할 수 있다. 또한, 제1-1 도전형 버퍼층과 제1-2 도전형 버퍼층이 복수 개의 층을 포함하는 경우에 각 층의 성장 이후에 제4 주기(t4)가 각각 수행될 수 있다.
제4 주기(t4)에서는 실질적으로 에피층이 성장하지 않을 수 있다. 즉, 제2 성장가스의 투입량을 줄여 C/Si 비율이 실리콘 카바이드가 형성될 수 없는 조건으로 제어한 것일 수 있다. 도면 상으로는 제1 성장가스와 제2 성장가스의 투입을 차단하여 도시하였다.
그리고 제4 주기(t4)에서는 표면 처리 가스로 예를 들어 수소 가스가 투입될 수 있다. 표면 처리 가스는 수소(H2)일 수 있고, 수소 가스는 버퍼층 등의 층이 성장하지 않는 제4 주기(t4) 동안 버퍼층의 각 층 표면을 에칭하여 표면을 평탄하게 제어할 수 있다. 따라서, 기판의 기저면 전위 및 칼날 전위가 상부의 에피층으로 전파되는 것을 억제할 수 있는 장점이 있다. 또한, 별도의 에칭 가스(예를 들어, HCl) 없이 기판을 평탄하게 제어할 수 있는 장점이 있다.
그러나, 장시간 수소에 노출되는 경우 수소가 버퍼층의 표면에 주입되어 오히려 표면이 불량해질 수 있다. 따라서, 미량의 Si, 탄소 등을 공급하여 잔존하는 수소 가스와의 반응을 통해 예컨대 SiH를 형성하도록 제어함으로써 버퍼층의 표면이 거칠어지는 문제를 해결할 수 있다.
실시예에 따르면 제4 주기(t4)를 제1 주기(t1)와 제2 주기(t2) 사이 도는 제2 주기(t2)와 제3 주기(t3) 사이에 반복하여 수행함으로써 제1-1 도전형 버퍼층과 제2 도전형 버퍼층 사이의 경계면 및 제2 도전형 버퍼층과 제1-2 도전형 버퍼층 사이의 경계면이 평탄하게 제어될 수 있다. 따라서, 기판의 전위가 상부의 에피층으로 전파되는 것을 억제할 수 있다. 또한, 도 9를 참조하면, 제1 주기(t1)와 제3 주기(t3)에서 성장 시간에 따라(즉, 두께 방향으로) 도핑 농도가 변화하므로 경계면에서 기저면 전위가 칼날 전위로 변환되는 효율을 향상시킬 수 있다.
하기 표 1은 도 1, 도 4 및 도 5와 같이 실시예에 따른 에피택셜 웨이퍼의 기저면 전위 결함 개수와 표면 결함 개수를 측정한 표이다.
항목 비교예 실시예1 실시예2 실시예3
에피층 4.5E15 / 30.8 4.2E15 / 30.6 4.2E15 / 30.6 4.1E15 / 30.8
제1-1 도전형 버퍼층(/cm3) / 두께(um) 1.0E18 / 1.5 1.0E18 / 0.35 1.0E18 / 0.35 1.0E18 / 0.35
제2 도전형 버퍼층(/cm3), 두께(um)) - 8.3E16 / 0.15 8.3E16 / 0.15 8.5E16 / 0.15
제1-2 도전형 버퍼층(/cm3), 두께(um)) - 1.5E18 / 0.50 1.5E18 / 0.50 1.5E18 / 0.50
제1-3 도전형 버퍼층(/cm3), 두께(um)) - - 1.0E18 / 0.60 1.0E18 / 0.60
RMS 거칠기(nm) 1.2 0.5 0.5 0.1
기저면 전위 결함 개수(BPD, (ea/cm2)) 2.37 0.55 0.53 0.12
실시예 1은 4H-SiC 기판을 서셉터에 장착하고, 챔버의 내부를 진공 분위기로 한 후, 온도가 1400℃에 도달하면 수소(H2)를 이용하여 기판의 표면을 에칭하였다. 그리고 5분이 지난 후, 온도를 1500℃ 내지 1600℃까지 상승 시킨 후 성장가스(제1, 성장가스 및 제2 성장가스)로 SiH4, C3H8를 공급하였다. 또한, 동시에 질소(N2)를 공급하여 도핑 농도가 1×1018cm- 3를 가지면서, 두께가 0.35㎛를 가지는 제1-1 도전형 버퍼층을 형성하였다. 이후에 질소(N2)의 공급을 알루미늄(Al) 가스로 치환하여 알루미늄 가스를 공급하였다. 그리고 도핑 농도가 1×1016cm-3 내지 1×1017cm- 3를 가지면서 두께가 0.15㎛를 가지는 제2 도전형 버퍼층을 형성하였다. 이후에, 제1-1 도전형 버퍼층과 동일한 성장 조건으로 제1-2 도전형 버퍼층을 형성하였다. 다만, 제1-2 도전형 버퍼층은 도핑 농도가 1.5×1018cm- 3를 가지고, 두께가 0.5㎛를 가지도록 형성하였다. 이후에, 에피층은 C/Si ratio가 1.1이며 성장가스(제1, 성장가스 및 제2 성장가스)로 SiH4, C3H8를 공급하여 1시간동안 성장하였다. 그리고 에피층은 질소가 공급되어 도핑 농도가 4.5×1015cm-3이고, 두께가 30.8㎛를 갖도록 형성하였다. 성장 종료시에는 H2 가스 이외의 모든 가스의 공급을 중지하고 냉각을 진행하였다.
얻어진 SiC 에피택셜 웨이퍼는 결정 결함 분석 장비(KLA-Tencor사의 CS920)로 결정 결함 수를 평가하였다. 그 결과 기저면 전위 결함 개수는 0.53ea/cm2임을 확인하였다. 또한, AFM으로 측정한 RMS 거칠기는 0.5㎚로 확인하였다.
실시예 2는 제1-2 도전형 버퍼층을 형성한 이후에, 제1-2 도전형 버퍼층과 동일한 성장 조건으로 제1-3 도전형 버퍼층을 제1-2 도전형 버퍼층 상에 형성하였다. 제1-3 도전형 버퍼층은 두께가 0.60㎛이고, 질소(N2) 공급에 의한 도핑 농도가 1.5×1018cm-3를 가지도록 형성하였다. 이 경우, 결정 결함 분석 장비(KLA-Tencor사의 CS920)로 결정 결함 수를 평가 하였고, 그 결과 기저면 전위 결함 개수는 0.55ea/cm2임을 확인하였다. 그리고 원자현미경(AFM, Atomic Force Microscope)으로 측정한 RMS 거칠기는 0.5㎚로 확인하였다.
실시예 3은 실시예 2와 같이 에피택셜 웨이퍼를 형성함에 있어서, 제1-1 도전형 버퍼층, 제2 도전형 버퍼층, 제1-2 도전형 버퍼층의 성장이 끝나는 시점에 제1 성장가스(SiH4)와 제2 성장가스(C3H8)의 공급을 3분 내지 10분간 중단하고, 수소 가스(H2) 상태에서 각 층의 표면을 에칭하였다. 그리고 성장이 완료된 웨이퍼를 결정 결함 분석 장비(KLA-Tencor사의 CS920)로 측정한 결과 결정 결함인 기저면 전위는 0.1/cm3였다. 또한, 수소를 이용한 표면 처리를 진행한 경우 에피택셜 웨이퍼의 RMS 거칠기는 0.1㎚로 확인하였다.
실시예 1 내지 실시예 3은 제1-1 도전형 버퍼층만 형성된 에피택셜 웨이퍼(비교예 1) 대비 기저면 전위 결함 개수가 감소함을 알 수 있다.
또한, 실시예 3과 같이 표면 처리가 이루어진 경우, RMS 거칠기가 감소하여 조도가 향상되므로 이후에 전력 소자로 사용되는 경우 누설 전류(leakage current)가 개선될 수 있다.
도 11은 본 발명의 일 실시예에 따른 에피택셜 웨이퍼 제조장치의 개념도이다.
도 11을 참조하면, 에피택셜 웨이퍼 제조장치(1)는 반도체 기판(110)이 배치되는 수용부를 포함하는 복수 개의 회전판(12), 복수 개의 회전판(12)을 지지하는 메인 플레이트(11), 및 회전판(12)에 가스를 분사하는 가스 분배 장치(13)를 포함할 수 있다. 가스 분배 장치(13)를 통해 상술한 성장가스, 도핑가스 등이 공급될 수 있다.
메인 플레이트(11)는 소정의 면적을 갖는 원형 형상의 판일 수 있으며 회전할 수 있다. 메인 플레이트(11)의 외측에는 히터(14)가 배치되어 열을 메인 플레이트(11)에 전달할 수 있다. 메인 플레이트(11)는 일반적인 서셉터의 구조가 모두 적용될 수 있다.
복수 개의 회전판(12)은 메인 플레이트(11) 상에 배치되고 내부에 웨이퍼(10)가 배치되며 독립적으로 회전할 수 있다. 회전판(12)은 메인 플레이트(11)를 통해 히터(14)의 열을 전달받을 수 있다.
가스 분배 장치(13)는 성장가스 및 도핑가스를 반도체 기판(110)에 분사할 수 있다. 상술한 에피택셜 웨이퍼 제조장치(1)에 의해 상술한 실시예에 따른 에피택셜 웨이퍼가 제조될 수 있다.

Claims (8)

  1. 기판; 및
    상기 기판 상에 배치되는 버퍼층; 및
    상기 버퍼층 상에 배치되는 에피층;을 포함하고,
    상기 기판, 상기 버퍼층 및 상기 에피층은 실리콘 카바이드 및 도펀트를 포함하고,
    상기 버퍼층은,
    복수 개의 제1 도전형 버퍼층; 및
    상기 복수 개의 제1 도전형 버퍼층 사이에 배치되는 적어도 하나 이상의 제2 도전형 버퍼층;을 포함하고,
    상기 제1 도전형 버퍼층은 제1 도전형의 제1 도펀트를 포함하고,
    상기 제2 도전형 버퍼층은 상기 제1 도전형의 반대 극성인 제2 도전형의 제2 도펀트를 포함하고,
    상기 복수 개의 제1 도전형 버퍼층은,
    상기 제2 도전형 버퍼층과 상기 기판 사이에 배치되는 제1-1 도전형 버퍼층 및 상기 제2 도전형 버퍼층과 상기 에피층 사이에 배치되는 제1-2 도전형 버퍼층을 포함하고,
    상기 제1-1 도전형 버퍼층 및 상기 제1-2 도전형 버퍼층에 각각 도핑된 상기 제1 도펀트는 상기 실리콘 카바이드의 탄소의 직경보다 작은 크기의 물질을 포함하며,
    상기 제2 도전형 버퍼층의 제2 도펀트는 상기 실리콘 카바이드의 실리콘의 직경보다 큰 크기의 물질을 포함하는 것을 특징으로 하는, 에피택셜 웨이퍼.
  2. 제1항에 있어서,
    상기 제1 도전형 버퍼층의 두께가 상기 제2 도전형 버퍼층의 두께보다 큰 에피택셜 웨이퍼.
  3. 제1항에 있어서,
    상기 제1 도전형 버퍼층의 도핑 농도가 제2 도전형 버퍼층의 도핑 농도보다 큰 에피택셜 웨이퍼.
  4. 삭제
  5. 제1항에 있어서,
    상기 제1-2 도전형 버퍼층은 적어도 하나 이상인 에피택셜 웨이퍼.
  6. 삭제
  7. 삭제
  8. 제1항에 있어서,
    상기 제2 도전형 버퍼층의 두께와 상기 버퍼층의 전체 두께는 두께 비가 1:5 내지 1:30인 에피택셜 웨이퍼.
KR1020180095101A 2018-08-14 2018-08-14 에피택셜 웨이퍼 및 그 제조 방법 KR102610826B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020180095101A KR102610826B1 (ko) 2018-08-14 2018-08-14 에피택셜 웨이퍼 및 그 제조 방법
PCT/KR2019/009453 WO2020036340A1 (ko) 2018-08-14 2019-07-30 에피택셜 웨이퍼 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180095101A KR102610826B1 (ko) 2018-08-14 2018-08-14 에피택셜 웨이퍼 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20200019502A KR20200019502A (ko) 2020-02-24
KR102610826B1 true KR102610826B1 (ko) 2023-12-07

Family

ID=69525581

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180095101A KR102610826B1 (ko) 2018-08-14 2018-08-14 에피택셜 웨이퍼 및 그 제조 방법

Country Status (2)

Country Link
KR (1) KR102610826B1 (ko)
WO (1) WO2020036340A1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000319099A (ja) 1999-05-07 2000-11-21 Hiroyuki Matsunami ＳｉＣウエハ、ＳｉＣ半導体デバイス、および、ＳｉＣウエハの製造方法
US20060281238A1 (en) 2005-06-08 2006-12-14 Christopher Harris Method of manufacturing an adaptive AlGaN buffer layer
JP2009295728A (ja) * 2008-06-04 2009-12-17 Hitachi Cable Ltd 炭化珪素半導体基板およびその製造方法
US20130099243A1 (en) 2011-10-20 2013-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate breakdown voltage improvement for group iii-nitride on a silicon substrate
JP2016166101A (ja) * 2015-03-09 2016-09-15 新日鐵住金株式会社 炭化珪素単結晶エピタキシャルウェハの製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7391058B2 (en) * 2005-06-27 2008-06-24 General Electric Company Semiconductor devices and methods of making same
US8293623B2 (en) * 2007-09-12 2012-10-23 Showa Denko K.K. Epitaxial SiC single crystal substrate and method of manufacture of epitaxial SiC single crystal substrate
KR101375494B1 (ko) * 2010-01-08 2014-03-17 미쓰비시덴키 가부시키가이샤 에피택셜 웨이퍼 및 반도체 소자
US9721792B2 (en) * 2013-09-16 2017-08-01 Applied Materials, Inc. Method of forming strain-relaxed buffer layers
CN108122975A (zh) * 2016-11-29 2018-06-05 深圳尚阳通科技有限公司 超结器件
KR102565964B1 (ko) * 2016-12-02 2023-08-09 주식회사 엘엑스세미콘 에피택셜 웨이퍼 및 그 제조 방법
KR20180084508A (ko) * 2017-01-17 2018-07-25 엘지이노텍 주식회사 반도체 소자 및 이를 갖는 발광소자 패키지

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000319099A (ja) 1999-05-07 2000-11-21 Hiroyuki Matsunami ＳｉＣウエハ、ＳｉＣ半導体デバイス、および、ＳｉＣウエハの製造方法
US20060281238A1 (en) 2005-06-08 2006-12-14 Christopher Harris Method of manufacturing an adaptive AlGaN buffer layer
JP2009295728A (ja) * 2008-06-04 2009-12-17 Hitachi Cable Ltd 炭化珪素半導体基板およびその製造方法
US20130099243A1 (en) 2011-10-20 2013-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate breakdown voltage improvement for group iii-nitride on a silicon substrate
JP2016166101A (ja) * 2015-03-09 2016-09-15 新日鐵住金株式会社 炭化珪素単結晶エピタキシャルウェハの製造方法

Also Published As

Publication number Publication date
WO2020036340A1 (ko) 2020-02-20
KR20200019502A (ko) 2020-02-24

Similar Documents

Publication Publication Date Title
US8324631B2 (en) Silicon carbide semiconductor device and method for manufacturing the same
KR100830482B1 (ko) 화합물 반도체 및 그것을 이용한 화합물 반도체 디바이스
KR101971597B1 (ko) 웨이퍼 및 박막 제조 방법
CN104919571B (zh) 外延晶元，以及使用其的开关元件和发光元件
US20140117382A1 (en) Epitaxial Wafer, Method for Fabricating the Wafer, and Semiconductor Device Including the Wafer
WO2018185850A1 (ja) 炭化珪素エピタキシャルウエハの製造方法及び炭化珪素半導体装置の製造方法
KR102165614B1 (ko) 에피택셜 웨이퍼
KR102231643B1 (ko) 탄화 규소 에피택셜층의 성장 방법 및 전력 소자
KR102098297B1 (ko) 에피택셜 웨이퍼
KR102565964B1 (ko) 에피택셜 웨이퍼 및 그 제조 방법
KR102610826B1 (ko) 에피택셜 웨이퍼 및 그 제조 방법
KR102474331B1 (ko) 에피택셜 웨이퍼 및 그 제조 방법
KR102681366B1 (ko) 탄화규소 에피 웨이퍼
US11107677B2 (en) Method for manufacturing SiC epitaxial substrate
KR102053077B1 (ko) 에피택셜 웨이퍼 및 그 제조 방법
KR102339608B1 (ko) 에피택셜 웨이퍼 및 그 제조 방법
KR100643155B1 (ko) 실리콘 기판-단결정 ＧａＮ 박막 적층체의 제조방법
KR102534857B1 (ko) 탄화규소 에피 웨이퍼 및 이를 포함하는 반도체 소자
KR102165615B1 (ko) 에피택셜 웨이퍼
KR20150025648A (ko) 에피택셜 웨이퍼
JP4208078B2 (ja) ＩｎＮ半導体及びその製造方法
KR102128495B1 (ko) 에피택셜 웨이퍼
KR20080088993A (ko) 다층 ＳｉＣ 웨이퍼 및 그의 제조방법
KR101905860B1 (ko) 웨이퍼 제조 방법
KR20130000303A (ko) 웨이퍼 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right