KR102128495B1 - 에피택셜 웨이퍼 - Google Patents

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Abstract

에피택셜 웨이퍼에 관한 것이다.
에피택셜 웨이퍼는 기판, 그리고 상기 기판 상에 형성된 에피택셜 구조체를 포함하되, 상기 에피택셜 구조체의 표면 결함 밀도가 1개/cm2이하이고, 상기 에피택셜 구조체의 기저면 전위 결함 밀도/에치피트 밀도(Etch Pit Density)가 0.01이하이다.

Description

에피택셜 웨이퍼{EPITAXIAL WAFER}
본 발명은 에피택셜 웨이퍼에 관한 것으로, 보다 상세하게는 표면 결함 (Surface Defect)이 감소된 에피택셜 웨이퍼에 관한 것이다.
에피택셜 성장(epitaxial growth)은 단결정 기판 상에 단결정층을 형성하는 성장 방법이다.
에피택셜 웨이퍼(epitaxial wafer)는 화학 증착법을 이용해 실리콘 웨이퍼 위에 단결정막을 성장시킨 것으로서, 전기적 특성이 우수하여 다양한 분야에 적용된다.
에피택셜 웨이퍼의 제조 시 형성되는 결함(이하, '에피 결함'이라 칭함)은, 격자의 기저면으로부터 생성된 결함, 격자의 틀어짐으로 인한 결함, 웨이퍼 표면에서 생성된 결함 등 그 종류가 다양하다.
이러한 에피 결함들 중 특히 표면 결함은 에피택셜 웨이퍼의 품질에 직접적으로 영향을 미칠 수 있다.
따라서, 표면 결함을 억제하여 특성 및 수율이 우수한 고품질의 에피택셜 웨이퍼를 제조하기 위한 방법이 필요하다.
본 발명이 해결하고자 하는 기술적 과제는 내부 결함 억제를 통해 표면 결함을 줄임으로써 고품질의 에피택셜 웨이퍼를 제공하는 것이다.
본 발명의 일 실시 예에 따른 에피택셜 웨이퍼는 기판, 그리고 상기 기판 상에 형성된 에피택셜 구조체를 포함하되, 상기 에피택셜 구조체의 표면 결함 밀도가 1개/cm2이하이고, 상기 에피택셜 구조체의 기저면 전위 결함(Basal Plane Dislocation) 밀도/에치피트 밀도(Etch Pit Density)가 0.01이하이다.
상기 에피택셜 구조체의 에치피트 밀도는 3000개/cm2이하일 수 있다.
상기 에피택셜 구조체의 기저면 전위 결함 밀도는 0개/cm2일 수 있다.
상기 에피택셜 구조체의 기저면 전위 결함 밀도는 0.1개/cm2이하일 수 있다.
상기 에피택셜 구조체의 프랭크 파샬 전위(Frank Partial Dislocation) 밀도는 0개/cm2일 수 있다.
본 발명의 실시 예에 의하면, 초기 성장 단계에서 에피택셜 구조체를 저속 성장시킴으로써, 내부 결함을 99.5% 내지 100% 억제하는 것이 가능하다.
또한, 에피택셜 웨이퍼의 내부 결함을 억제함으로써 에피택셜 웨이퍼의 표면 결함 또한 0.1개/cm2 이하로 현저히 낮출 수 있다.
또한, 에피택셜 웨이퍼의 내부 결함 및 표면 결함을 줄임으로써, EPD 또한 3000개/cm2이하로 현저히 줄일 수 있다. 이에 따라, BPD/EPD 비율 또한 0.01 이하로 낮추는 것이 가능하다.
도 1 및 2는 에피택셜 웨이퍼의 표면에 발현되는 결함을 설명하기 위한 도면들이다.
도 3은 본 발명의 일 실시 예에 따른 에피택셜 웨이퍼의 단면도이다.
도 4는 본 발명의 일 실시 예에 따른 에피택셜 웨이퍼 제조 공정을 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시 예에 따른 에피택셜 웨이퍼 제조 방법을 나타낸 순서도이다.
도 6은 본 발명의 일 실시 예에 따른 제조 방법으로 제조된 에피택셜 웨이퍼의 일 예를 도시한 것이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제2, 제1 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제2 구성요소는 제1 구성요소로 명명될 수 있고, 유사하게 제1 구성요소도 제2 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
도 1 및 2는 에피택셜 웨이퍼의 표면에 발현되는 결함을 설명하기 위한 도면들이다. 도 1은 에피택셜 성장 공정에서 발현되는 표면 결함(surface defect)을 설명하기 위한 것이고, 도 2는 에피택셜 웨이퍼를 에칭한 후의 결함을 설명하기 위한 것이다.
도 1의 (a)는 에피택셜 성장된 에피택셜 웨이퍼의 광학 표면 이미지의 일 예를 도시한 것이고, 도 1의 (b)는 에피택셜 성장 공정에서 발현되는 표면 결함(surface defect)들을 도시한 것이다.
도 1을 참조하면, 에피택셜 성장 공정에서 발생하는 기저면 전위(Basal Plane Dislocation, BPD), 적층 결함(Stacking Faults, SFs), 프랭크 파샬 전위(Frank Partial Dislocation, FPD) 등의 내부 결함은, 에피택셜 웨이퍼의 표면에 결함을 발현시키는 원인으로 작용할 수 있다.
또한, 도 2의 (a)는 도 1의 에피택셜 웨이퍼를 수산화칼륨(KOH) 용액을 이용하여 에칭한 후, A1 영역을 확대한 이미지의 일 예를 도시한 것이고, 도 2의 (b)는 에칭 후의 에피택셜 웨이퍼의 표면에 발현되는 결함들을 도시한 것이다.
도 2를 참조하면, 에피택셜 웨이퍼에 KOH 용액을 가하면, BPD, FPD 등의 결정의 전위 부분이 더 빠르게 에칭 된다. 이에 따라, 전위가 있던 자리에 피트(패인 자국)가 발생하여 결함이 발생한다. 이러한 결함은 에치피트(Etch Pit)라 하며, 에치피트 밀도(Etch Pit Density, EPD)는 웨이퍼의 품질을 평가하기 위한 파라미터로 사용된다.
이하, 첨부된 도면을 참조하여 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
본 발명의 실시 예에 따르면, 에피택셜 웨이퍼의 표면 결함 밀도(surface defect density)를 줄일 수 있는 방법을 제공한다. 이러한 에피택셜 웨이퍼의 표면 결함 밀도는 초기에 투입되는 반응 가스의 양(flux), 성장 온도, 압력, 전체 반응 가스의 양, 탄소/실리콘(C/Si) 비율(ratio), 실리콘/수소(Si/H2)비율 등의 변수들에 의해서 달라질 수 있다.
본 발명의 실시 예에서는 이러한 표면 결함 밀도를 0.1/cm2 이하(즉, 1 cm2 당 0.1개 이하의 결함)로 줄이기 위한 방법을 제공하며, 이를 위해 에피택셜 웨이퍼의 내부 결함인 BPD, SFs, FPD 등의 내부 결함을 억제하는 방법을 이용한다. 또한, 내부 결함을 억제하기 위해 초기 성장 조건을 제어하는 방법을 이용한다. 이는 이하 첨부된 도면들에 관한 상세한 설명을 통해 명확히 이해될 수 있을 것이다.
도 3은 본 발명의 일 실시 예에 따른 에피택셜 웨이퍼의 단면도이다.
도 3을 참조하면, 에피택셜 웨이퍼(100)는 기판(110), 기판(110) 상에 형성된 활성층(active layer, 120)을 포함한다. 활성층(120)은 에피택셜 성장에 의하여 형성되는 것으로, 에피택셜 구조체라고 할 수 있다.
기판(110)은 최종 제작하고자 하는 소자, 제품에 따라 상이해질 수 있다.
일 예로, 기판(110)은 실리콘 카바이드(Silicon Carbide, SiC) 계열의 웨이퍼(4H-SiC웨이퍼 또는 6H-SiC 웨이퍼)일 수 있다.
기판(110)이 실리콘 카바이드 계열의 웨이퍼인 경우, 에피택셜 구조체도 도핑된 실리콘 카바이드 계열로 형성될 수 있다. 또한, 기판(110)이 실리콘 카바이드(SiC) 계열의 웨이퍼인 경우, 에피택셜 구조체는 모두 n형 전도성 실리콘 카바이드계, 즉 실리콘 카바이드 나이트라이드(SiCN)로 형성될 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고 에피택셜 구조체는 모두 p형 전도성 실리콘 카바이드계, 즉 알루미늄 실리콘 카바이드 (AlSiC)로 형성될 수도 있다.
한편, 기판(110)은 소정의 오프각을 가지도록 마련될 수 있다. 일 예로, 기판(110)은 0° ~ 10°의 오프각을 가지도록 마련될 수 있다.
활성층(120)은 기판(110) 상에 형성되며, 활성층(120)의 목표에 맞는 두께로 형성될 수 있다.
이러한 에피택셜 웨이퍼는 다양한 반도체 소자에 적용될 수 있다.
도 4는 본 발명의 일 실시 예에 따른 에피택셜 웨이퍼 제조 공정을 설명하기 위한 도면이고, 도 5는 본 발명의 일 실시 예에 따른 에피택셜 웨이퍼 제조 방법을 나타낸 순서도이다.
이하, 도 5의 순서도를 중심으로 도 2를 참조하여 본 발명의 일 실시 예에 따른 에피택셜 웨이퍼의 제조 방법에 관하여 상세히 설명한다.
도 5를 참조하면, 반응 챔버 내에 기판(110)을 마련한다(S110). 여기서, 기판(110)은 그 표면에 발생된 자연 산화막이 제거되도록 세정된 상태로 마련된다. 또한, 반응 챔버는 그 내부가 클리닝(cleaning)된 상태로 준비된다.
도 4를 참조할 때, 실리콘 카바이드 계열의 웨이퍼(4H-SiC 웨이퍼)가 예시되고 있지만, 위 기판은 최종 제작하고자 하는 소자, 제품에 따라 이와 상이할 수 있음은 물론이다.
다음으로, 챔버 내에 에피택셜 성장을 위한 성장 소스, 도핑을 위한 도핑 소스 및 희석 가스를 포함하는 반응 가스를 주입하며, Si/H2 몰 비를 소정 비율로 조절하여 활성층(120)을 1차 성장 시킨다(S120, 도 4의 1st 스텝).
여기서, 에피택셜 구조체를 성장시키기 위한 성장 소스는 에피택셜 구조체의 피적층 대상인 기판(110)의 재질 및 종류에 따라서 상이해질 수 있다. 또한 실제 도핑에 관여할 도핑 소스 또한 도핑될 타입(N 타입 또는 P 타입)에 따라 상이해질 수 있다.
일 예로, 기판(110)으로 실리콘 카바이드 계열의 웨이퍼가 이용되는 경우, 에피택셜 성장을 위한 성장 소스로는 그 기판과 격자 상수 일치가 가능한 물질로서 SiH4+C3H8+H2, MTS(CH3SiCl3), TCS(SiHCl3) 등의 탄소 및 규소를 포함하는 실리콘 화합물이 이용될 수 있다. 그리고 기판(110) 상에 형성될 에피택셜 구조체를 N 타입으로 도핑 하고자 하는 경우, 도핑 소스로는 질소 가스(N2)등의 5족 원소의 물질이 이용될 수 있다.
아래에서는, 설명의 편의 및 집중을 위해, 실리콘 카바이드 계열의 기판에 질소 가스(N2)를 도핑 소스로 하여 에피택셜 도핑 성장을 시키는 경우를 가정하여 설명하기로 한다. 또한 도핑 소스인 질소 가스를 희석할 용도의 희석 가스로는 수소 가스(H2)가 이용되는 것으로 가정하여 설명한다.
초기 성장 단계에서, 에피택셜 구조체를 저속 성장 시키는 경우, 원자들이 기판 상에 고르게 분포 및 성장할 수 있는 시간을 부여할 수 있다. 이에 따라, 격자 불일치(lattice mismatch)를 줄여 에피택셜 구조체의 초기 성장 단계에서 발생하는 내부 결함을 낮추고, 표면 결함을 크게 줄이는 효과가 있다.
반면에, 초기 성장 단계에서, Si/H2 몰 비를 1/2000 이상으로 제어하여 에피택셜 구조체를 고속으로 성장시킬 경우, 균일한 적층(성장)이 어려워 내부 결함이 급격이 늘어날 수 있다. 특히, 관통 칼날 전위(Threading Edge Dislocation, TED)는 저속 성장 시 발현되는 최대 TED 밀도보다 50% 이상 증가할 수 있다.
따라서, 활성층 1차 성장 공정에서는, 에피택셜 구조체가 저속으로 성장하도록 Si/H2 몰 비를 낮게 제어할 수 있다. 예를 들어, Si/H2 몰 비는 1/12000 내지 1/2000로 조절될 수 있다.
다음으로, 챔버 내에 반응 가스를 연이어 주입하되, Si/H2 몰 비를 소정 비율로 상승시켜 활성층(120)을 2차 성장 시킨다(S130, 도 4의 2nd 스텝).
활성층 2차 성장 공정에서, Si/H2 몰 비는 점차적으로 상승하도록 제어될 수 있다. 예를 들어, Si/H2 몰 비는 1차 성장 단계에서의 몰 비인 1/12000 내지 1/2000에서 1/2000 내지 1/300으로 점차적으로 상승하도록 제어될 수 있다. Si/H2 몰 비는 성장 소스의 주입량을 조절하여 제어될 수 있다. 즉, 성장 소스의 주입량을 점차적으로 증가시킴으로써 Si/H2 몰 비를 증가시킬 수 있다.
한편, 활성층 2차 성장 공정에서, Si/H2 몰 비가 점차적으로 증가하여 소정 비율을 만족시키면, Si/H2 몰 비를 고정시킨 상태에서 활성층(120)을 목표 두께에 맞게 성장 시킨다.
이와 같이 제작된 에피택셜 웨이퍼는 초기 성장 단계에서 에피택셜 구조체를 저속 성장시킴으로써, 에피택셜 구조체의 내부 결함을 현저히 줄일 수 있다. 예를 들어, 초기 성장 단계에서 발생하는 내부 결함인 BPD는 저속 성장을 통해 TED 또는 관통 나사 전위(Threading Screw Dislocation, TSD)로 변형되어, BPD 밀도를 0.1개/cm2 이하로 낮추는 것이 가능하다. 또한, 결정 결함인 TED 및 TSD는 저속 성장을 통해 현저히 줄어들며, 특히, FPD는 모두 제거될 수 있다. 따라서, 내부 결함을 99.5% 내지 100% 억제하는 것이 가능하다.
또한, 에피택셜 웨이퍼의 내부 결함을 억제함으로써 에피택셜 웨이퍼의 표면 결함 또한 0.1개/cm2 이하로 현저히 낮출 수 있다.
또한, 에피택셜 웨이퍼의 내부 결함 및 표면 결함을 줄임으로써, 전위로부터 발생하는 EPD 또한 3000개/cm2이하로 현저히 줄일 수 있다. 이에 따라, BPD/EPD 비율 또한 0.01 이하로 낮추는 것이 가능하다.
도 6은 본 발명의 일 실시 예에 따른 제조 방법으로 제조된 에피택셜 웨이퍼의 일 예를 도시한 것이다. 도 6의 (a) 및 (b)는 각각 에피택셜 웨이퍼의 KOH 에칭 전/후의 이미지를 도시한 것이다.
도 6을 참조하면, 도 1과 비교하여 에칭 공정 후 표면에 나타나는 결함이 현저히 줄어들었음을 알 수 있다.
이상에서는 본 발명의 실시 예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 쉽게 이해할 수 있을 것이다.

Claims (6)

  1. 챔버 내에 실리콘 카바이드 기판을 준비하는 단계; 및
    상기 실리콘 카바이드 기판의 상부에 활성층을 형성하는 단계를 포함하고,
    상기 활성층은 성장 소스, 도핑 소스 및 희석 가스를 포함하는 반응 가스를 투입하여 형성되고,
    상기 성장 소스는 SiH4+C3H8+H2, MTS(CH3SiCl3) 및 TCS(SiHCl3) 중 적어도 하나를 포함하고,
    상기 도핑 소스는 질소 가스(N2)를 포함하고,
    상기 희석 가스는 수소 가스(H2)를 포함하고,
    상기 활성층을 형성하는 단계는,
    Si/H2 몰 비를 1/12000 내지 1/2000로 제어하는 제 1차 성장 단계;
    상기 Si/H2 몰 비를 1/12000 내지 1/2000에서 1/2000 내지 1/300으로 점차적으로 상승하도록 제어하는 제 2차 성장 단계; 및
    상기 Si/H2 몰 비를 고정시키는 제 3차 성장 단계를 포함하고,
    상기 활성층은 상기 실리콘 카바이드 기판과 직접 접촉하며 형성되는 에피택셜 웨이퍼 제조방법.
  2. 제 1항에 있어서,
    상기 활성층의 표면 결함 밀도가 1개/㎠이하이고, 상기 활성층의 기저면 전위 결함 밀도/에치피트 밀도(Etch Pit Density)가 0.01이하인 에피택셜 웨이퍼 제조방법.
  3. 제2항에 있어서,
    상기 에치피트 밀도가 3000개/㎠이하인 에피택셜 웨이퍼 제조방법.
  4. 제2항에 있어서,
    상기 기저면 전위 결함 밀도가 0개/㎠인 에피택셜 웨이퍼 제조방법.
  5. 제2항에 있어서,
    상기 기저면 전위 결함 밀도가 0.1개/㎠이하인 에피택셜 웨이퍼 제조방법.
  6. 제2항에 있어서,
    상기 활성층의 프랭크 파샬 전위(Frank Partial Dislocation) 밀도가 0개/㎠인 에피택셜 웨이퍼 제조방법.

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