KR102474331B1 - 에피택셜 웨이퍼 및 그 제조 방법 - Google Patents

에피택셜 웨이퍼 및 그 제조 방법 Download PDF

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Abstract

실시예는 기판; 상기 기판상에 배치되는 에피층; 및 상기 기판과 상기 에피층 사이에 배치되는 제1 층을 포함하고, 상기 기판, 상기 제1 층 및 상기 에피층은 실리콘 카바이드 및 도펀트를 포함하고, 상기 제1 층의 도핑 농도는 상기 기판의 도핑 농도보다 작은 에피택셜 웨이퍼를 개시한다.

Description

에피택셜 웨이퍼 및 그 제조 방법{EPITAXIAL WAFER AND METHOD FOR FABRICATING THE SAME}
실시예는 에피택셜 웨이퍼 및 그 제조 방법에 관한 것이다.
에피택셜 성장은 통상적으로 화학 기상 증착 프로세스를 포함하며, 단결정 실리콘 웨이퍼와 같은 기판은 기상/액상/고상의 실리콘 복합물이 웨이퍼 표면에 걸쳐 전달되어 열분해 또는 분해에 영향을 미치는 동안 가열된다.
단결정 실리콘 웨이퍼가 기판으로 사용될 때, 실리콘은 단결정 구조의 성장을 지속시키는 방식으로 적층된다. 또한 이때, 특정 극성(N-type 또는 P-type)을 갖는 기판을 제작하고자 하는 경우, 그 에피택셜 성장 과정에 소정의 도핑 가스를 함께 주입하게 된다.
에피택셜층(epitaxial layer)을 성장함에 있어서 박막 내부 및 표면의 결함은 전력 소자의 성능 저하 및 장시간 신뢰성에 많은 제약을 가지게 한다. 그러나, 에피 성장 과정에서 기판에 전위가 에피택셜층으로 전파되어 표면 결함이 발생하는 문제가 있다.
실시예는 전위 밀도가 감소한 에피택셜 웨이퍼를 제공한다.
실시예는 표면 조도가 우수한 에피택셜 웨이퍼를 제공한다.
실시예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
실시예에 따른 에피택셜 웨이퍼는 기판; 상기 기판상에 배치되는 에피층; 및 상기 기판과 상기 에피층 사이에 배치되는 제1 층을 포함하고, 상기 기판, 상기 제1 층 및 상기 에피층은 실리콘 카바이드 및 도펀트를 포함하고, 상기 제1 층의 도핑 농도는 상기 기판의 도핑 농도보다 작다.
상기 제1 층의 도핑 농도가 5×1015cm-3보다 작을 수 있다.
상기 제1 층과 상기 에피층 또는 상기 제1 층과 상기 기판 사이에 배치되는 버퍼층을 더 포함할 수 있다.
상기 제1 층의 도핑 농도가 상기 버퍼층의 도핑 농도보다 작을 수 있다.
본 발명의 실시예에 따른 에피택셜 웨이퍼 제조방법은 챔버 내에 기판을 배치하는 단계; 및 상기 챔버 내에 탄소원과 실리콘원을 공급하며, 상기 기판 상에 제1 층과 에피층을 순서대로 성장시키는 단계;을 포함하고, 상기 제1 층과 에피층을 순서대로 성장시키는 단계에서 상기 제1 층의 도펀트가 상기 기판의 도펀트보다 작도록 도핑 농도 조절한다.
상기 제1 층과 에피층을 순서대로 성장시키는 단계에서 상기 제1 층과 상기 에피층 또는 상기 제1 층과 상기 기판 사이에 배치되는 버퍼층을 더 성장시킬 수 있다.
상기 제1 층의 도핑 농도가 5×1015cm-3보다 작도록 도핑 물질을 투입할 수 있다.
상기 제1 층과 에피층을 순서대로 성장시키는 단계에서 상기 탄소원과 실리콘원 중 적어도 하나의 공급량을 조절할 수 있다.
실시예에 따른 반도체 소자는 에피택셜 웨이퍼; 및 상기 에피택셜 웨이퍼 상에 배치되는 소스 및 드레인을 포함하고, 상기 에피택셜 웨이퍼는, 기판; 상기 기판상에 배치되는 에피층; 및 상기 기판과 상기 에피층 사이에 배치되는 제1 층을 포함하고, 상기 기판, 상기 제1 층 및 상기 에피층은 실리콘 카바이드 및 도펀트를 포함하고, 상기 제1 층의 도핑 농도가 상기 기판의 도핑 농도보다 작다.
실시예에 따르면, 에피택셜 웨이퍼의 전위 밀도를 감소시킬 수 있다.
또한, 에피택셜 웨이퍼의 표면 조도를 향상시킬 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 제1 실시예에 따른 에피택셜 웨이퍼의 개념도이고,
도 2는 본 발명의 제2 실시예에 따른 에피택셜 웨이퍼의 개념도이고,
도 3은 본 발명의 제3 실시예에 따른 에피택셜 웨이퍼의 개념도이고,
도 4a 내지 도 4c는 실시예에 따른 에피텍셜 웨이퍼의 내부 결함을 관찰한 사진이고,
도 5는 본 발명의 다양한 실시예에 따른 에피택셜 웨이퍼의 개념도이고,
도 6은 본 발명의 일 실시예에 따른 에피택셜 웨이퍼 제조장치의 개념도이고,
도 7은 본 발명의 일 실시예에 따른 에피택셜 웨이퍼 제조방법을 설명하기 위한 도면이다.
본 실시예들은 다른 형태로 변형되거나 여러 실시예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 각각의 실시예로 한정되는 것은 아니다.
특정 실시예에서 설명된 사항이 다른 실시예에서 설명되어 있지 않더라도, 다른 실시예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시예에 관련된 설명으로 이해될 수 있다.
예를 들어, 특정 실시예에서 구성 A에 대한 특징을 설명하고 다른 실시예에서 구성 B에 대한 특징을 설명하였다면, 구성 A와 구성 B가 결합된 실시예가 명시적으로 기재되지 않더라도 반대되거나 모순되는 설명이 없는 한, 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.
실시예의 설명에 있어서, 어느 한 element가 다른 element의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도 1은 본 발명의 제1 실시예에 따른 에피택셜 웨이퍼의 개념도이고, 도 2는 본 발명의 제2 실시예에 따른 에피택셜 웨이퍼의 개념도이고, 도 3은 본 발명의 제3 실시예에 따른 에피택셜 웨이퍼의 개념도이다.
도 1을 참조하면, 실시예에 따른 에피택셜 웨이퍼는, 반도체 기판(11), 제1 층(12) 및 반도체 기판(11)상에 배치되는 에피층(13)을 포함한다. 반도체 기판(11)은 실리콘 카바이드 계열의 웨이퍼(4H-SiC 웨이퍼)일 수 있으며, 이에 따라 에피층(13)도 도핑된 실리콘 카바이드 계열로 형성될 수 있다.
반도체 기판(11)이 실리콘 카바이드(SiC)인 경우, 에피층(13)은 모두 n형 전도성 실리콘 카바이드계, 즉 실리콘 카바이드 나이트라이드(SiCN)로 형성될 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고 에피층(13)은 모두 p형 전도성 실리콘 카바이드계, 즉 알루미늄 실리콘 카바이드 (AlSiC)로 형성될 수도 있다.
반도체 기판(11)은 오프각이 3도~10도일 수 있다. 여기서 오프각이란 (0001)Si면, (000-1)C면을 기준으로 반도체 기판(11)이 기울어진 각도로 정의할 수 있다.
반도체 기판(11)의 도핑 농도는 1×1018 cm- 3내지 1×1020 cm-3일 수 있으나 반드시 이에 한정하지 않는다. 반도체 기판(11)의 도핑 농도는 두께 방향으로 일정할 수 있으나 반드시 이에 한정하지 않는다, 이하에서 도핑 농도는 각 층의 도펀트의 농도와 동일할 수 있다.
제1 층(12)은 반도체 기판(11) 상에 배치될 수 있다. 제1 층(12)은 도핑 농도가 3×1015cm- 3 보다 작을 수 있다. 바람직하게는 제1 층(12)은 도핑 농도가 1×1015cm-3이하일 수 있다.
이러한 구성에 의하여, 제1 층(12)의 도핑 농도는 반도체 기판(11)의 도핑 농도 대비 농도 차이가 300배 이상 차이날 수 있다. 이러한 구성에 의하여, 에피층(13)에서 발생하는 내부 결함을 종단할 수 있다. 구체적으로, 제1 층(12)은 기저면 전위(Basal Plane Dislocation, BPD)를 칼날 전위(threading edge dislocation, TED)로 변경할 수 있다.
일반적으로 반도체 기판에 존재하는 전위는 기저면 전위(Basal Plane Dislocation, BPD)와 칼날 전위(threading edge dislocation, TED)로 구분될 수 있다. 이 중에서 기저면 전위는 다이오드를 장시간 통전했을 때 저항을 증가시키고 전력 소자의 신뢰성을 악화시킬 수 있다. 이에 반해 칼날 전위에 의한 전력 소자에 대한 영향이 상대적으로 적을 수 있다.
에피층(13)은 제1 층(12) 상에 배치될 수 있다. 에피층(13)의 도핑 농도는 1×1015cm-3 내지 5×1018cm-3일 수 있다. 에피층(13)은 두께 방향으로 도핑 농도가 변화할 수 있다. 예시적으로 도핑 농도는 두께 방향으로 증가할 수도 있고 감소할 수도 있다.
이 때, 반도체 기판(11)상에 에피층(13)을 형성하는 경우 반도체 기판에 존재하는 기저면 전위는 에피층으로 전파될 수 있다. 따라서, 반도체 기판(11)에 형성된 기저면 전위가 에피층(13)으로 전파될 때 이를 칼날 전위로 변환하는 것이 바람직할 수 있다.
그리고 반도체 기판(11)에 존재하는 기저면 전위를 종단하기 위해 반도체 기판(11)과 에피층(13) 사이에 반도체 기판(11)과 도핑 농도 차이가 큰 층인 제1 층(12)을 형성하여 반도체 기판의 기저면 전위를 칼날 전위로 변환할 수 있다. 즉, 제1 층(12)은 기저면 전위가 칼날 전위로 변환되는 효율(이하 BPD 변환 효율)을 향상시킬 수 있다. 제1 층(12)의 도펀트 농도가 낮을수록 반도체 기판(11)과 도펀트 농도 차이가 크게 발생하므로 BPD 변환 효율이 향상될 수 있다.
실시예에 따르면, 반도체 기판(11)과 제1 층(12)의 경계면에서는 도핑 농도 차이가 존재하여 기저면 전위가 칼날 전위로 변환되는 BPD 변환이 발생할 수 있다.또한, 제1 층(12)은 두께 방향으로 도핑 농도가 연속적으로 감소할 수 있다. 여기서, 두께 방향은 반도체 기판(11)에서 에피층(13)을 향한 방향일 수 있다.
예컨대, 제1 층(12)은 성장시 실리콘원을 연속적으로 증가시켜 도핑 농도를 감소시킬 수 있다. 예를 들어, 제1 층(12)은 SiH4을 소정의 성장시간 동안 연속적으로 증가시켜 주입할 수 있다. 이에 따라, 제1 층(12)은 내부 결함을 종단하여 에피층(13)의 표면(상부층)까지 발생하는 결함을 방지하여 BPD 변환 효율을 개선할 수 있다.
제1 층(12)은 하부에 배치된 반도체 기판(11)과의 도핑 농도 차이로 인해 도펀트 농도가 큰 반도체 기판(11)으로부터 압축응력이 발생하여 제1 층(12) 내부 결정이 축소하여 BPD 변환이 발생할 수 있다. 구체적으로, 반도체 기판(11)은 탄화규소(SiC)을 포함하고, 도펀트로 질소(N)를 주입할 수 있다. 이 경우, 도펀트의 직경이 탄소의 직경보다 작아 도펀트가 주입된 부분은 조밀해질 수 있다. 그리고 제1 층(12)은 도펀트 농도가 반도체 기판(11)의 도펀트 농도보다 작아 두께 방향으로 압축 응력이 발생할 수 있다. 그리고 압축 응력은 제1 층(12)의 내부 결정을 축소할 수 있다. 이에, 반도체 기판(11)에서부터 존재하는 기저면 전위는 제1 층(12)에서 칼날 전위로 방향 전환이 이루어질 수 있다. 그리고 기저면 전위가 칼날 전위로 변환되는 BPD 변환은 제1 층(12)과 반도체 기판(11) 사이의 경계면에서 대부분 발생할 수 있다. 다만, BPD 변환은 일부 제1 층(12) 내에서 발생할 수도 있다. 그리고 반도체 기판(11)과 제1 층(12) 사이의 도펀트 농도 차이가 클수록 압축응력이 커져 BPD 변환 효율도 커질 수 있다.
제1 층(12)은 이하에서 설명하는 바와 같이 반도체 기판(11) 상에 배치될 수 있고, 반도체 기판(11) 상에 배치된 버퍼층(14) 상에 배치될 수 도 있으며, 반도체 기판(11)과 버퍼층 사이에 배치될 수 있다. 제1 층(12)은 반도체 기판(11), 버퍼층(14) 및 에피층(13)보다 도핑 농도가 낮을 수 있다.
제1 층(12)은 도펀트의 농도가 3×1015cm-3보다 큰 경우에는 반도체 기판(11)과 제1 층(12) 사이의 도펀트 농도 차이가 작아져 BPD 변환 효율이 감소할 수 있다.
제1 층(12)은 두께가 0.1㎛ 내지 1㎛일 수 있다. 다만, 반드시 이에 한정하지 않으며, 제1 층(12)의 두께는 성장 조건에 따라 적절히 조절될 수 있다.
제1 층(12)에서 도펀트의 초기 농도와 말기 농도는 각각 동일할 수 있으나, 이에 한정되는 것은 아니다. (여기서, 초기 농도는 각 층에서 기판에 거리가 가장 가까운 부분에서 도펀트의 농도를 의미하고, 말기 농도는 기판에서 거리가 가장 먼 부분에서 도펀트의 농도를 의미한다)
도 2를 참조하면, 제2 실시예에 따른 에피택셜 웨이퍼는 제1 층(12)과 에피층(13) 사이에 버퍼층(14)을 더 포함할 수 있다. 버퍼층(14)은 반도체 기판(11)과 에피층(13) 간의 격자 상수 불일치로 인한 결정 결함을 줄이기 위하여 마련된 층으로, 에피층(13)보다 높은 도핑 농도를 가질 수 있다.
버퍼층(14)은 두께 방향으로 도핑 농도가 변화할 수 있다. 예시적으로 도핑 농도는 두께 방향으로 증가할 수도 있고 감소할 수도 있다.
실시예에 따르면, 버퍼층(14)은 도핑 농도가 일정하게 유지될 수 있다. 버퍼층(14)은 두께가 0.5㎛ 내지 1㎛일 수 있다
버퍼층(14)은 두께가 0.5㎛보다 작은 경우에 기판(11), 제1 층(12) 및 에피층(13)의 격자 부정합을 효과적으로 완화하기 어려울 수 있으며, 두께가 1㎛보다 큰 경우에 생산 수율이 저하될 수 있다.
에피층(13)은 버퍼층(14)이 형성된 이후, 어닐링 공정이 진행된 후에 버퍼층(14) 상에 형성될 수 있다. 이때, 에피층(13)은 두께 방향으로 도핑 농도가 균일할 수 있으나 반드시 이에 한정하지 않는다.
도 3을 참조하면, 버퍼층(14)은 반도체 기판(11)과 제1 층(12) 사이에 배치될 수 있다. 앞서 설명한 바와 같이, 에피층(13)의 평균 도핑 농도는 버퍼층(14)의 평균 도핑 농도보다 작을 수 있다. 또한, 에피층(13)과 버퍼층(14)은 동일한 조성(SiC)을 가질 수 있다.
제1 층(12)은 버퍼층(14) 상부에 형성되고, 반도체 기판(11) 및 버퍼층(14)과 도핑 농도 차이가 클 수 있다. 이러한 구성에 의하여, 제1 층(12)은 반도체 기판(11)과 버퍼층(14) 상에 존재하는 기저면 전위를 종단할 수 있다. 제1 층(12)은 반도체 기판과 버퍼층(14)의 기저면 전위를 칼날 전위로 변환할 수 있다. 즉, 제1 층(12)은 BPD 변환 효율을 향상시킬 수 있다. 제1 층(12)의 도펀트 농도가 낮을수록 반도체 기판(11) 및 버퍼층(14)과 도펀트 농도 차이가 크게 발생하므로 BPD 변환 효율이 향상될 수 있다.
도 4a 내지 도 4c는 실시예에 따른 에피텍셜 웨이퍼의 내부 결함을 관찰한 사진이다.
하기 표 1은 제1 실시예에 따라 제작한 에피택셜 웨이퍼(실시예 1)와 제1 층이 존재하지 않는 에피택셜 웨이퍼층(비교예 1) 의 기저면 전위 결함 개수와 표면 결함 개수를 측정한 표이다.
기저면 전위 결함 개수(ea) 표면 결합(ea/cm2)
실시예 1 1 0.3
비교예 1 4 1
실시예 1은 4H-SiC 반도체 기판(11)을 서셉터에 장착하고, 챔버의 내부를 진공 분위기로 한 후, 수소가스를 210L 흘려 보내면서 압력을 80mbar로 조절하였다. 그리고 압력을 일정하게 유지하면서 챔버의 온도를 1580℃까지 승온시켰다. 그리고 성장가스는 10초, 도펀트인 N2는 0.1sccm~20sccm으로 5회 반복 공급하였다. 또한, 실리콘원인 SiH4 100sccm 내지 250sccm, C/Si ratio는 1.05을 선택하였다. 성장 시간은 1시간으로하여 SiC 에피택셜 막을 성장하였다. 성장 종료시는 H2 가스 이외의 모든 가스의 공급을 중지하고 냉각을 진행하였다.
얻어진 SiC 에피택셜 웨이퍼는 FT-IR 장치를 사용하여 막두께를 측정하여 11.8um의 두께로 SiC 에피택셜 막이 형성된 것을 확인하였다. 다음으로 결정 결함 분석 장비(KLA-Tencor사의 CS920)로 결정 결함 수를 평가하였다. 그 결과 BPD 결함은 1ea, 표면 결함은 0.3ea/cm2임을 확인 하였다.
비교예 1는 실시예 1과 동일한 조건에서 제1 층을 제거하여 실험하였다. 상기 표 1을 참조하면, 실시예 1의 경우 기저면 전위가 1개로 매우 작음을 알 수 있다. 이는 비교예 1과 비교할 때 제1 층이 기저면 전위 개수 및 표면 결함이 매우 효과적으로 감소함을 확인할 수 있다.
도 4a는 비교예 1의 경우 내부 결함을 관찰한 사진이다. 도 4a에서 내부 결함(B)은 반도체 기판에서 발생한 기저면 전위(BPD)에 기인하여 발현됨을 확인할 수 있다. 또한, 에피층에 기저면 전위가 존재하지 않고 버퍼층에서 내부 결함이 종단된 경우(T)도 존재함을 확인할 수 있다.
그리고 도 4b 내지 도 4c는 실시예 1의 경우 내부 결함을 관찰한 사진이다. 도 4b 내지 도 4c에서 제1 층과 버퍼층에서 반도체 기판에서 존재하는 기저면 전위(BPD)를 제1 층과 버퍼층에서 종단(T1, T2)함을 확인할 수 있다. 또한, 에피층과 버퍼층 사이의 경계면에서 기저면 전위(BPD)가 종단된 경우도 존재함을 확인할 수 있다. 이에 따라, 실시예에 따른 에피택셜 웨이퍼는 BPD 효율을 개선함을 확인할 수 있다.
도 5는 본 발명의 다양한 실시예에 따른 에피택셜 웨이퍼의 개념도이다.
도 5a 내지 도 5d를 참조하면, 에피텍셜 웨이퍼는 제2 층(15)을 포함할 수 있다. 먼저, 제2 층(15)은 기판(11)과 제1 층(12) 사이에 배치될 수 있다. 제2 층(15)은 실리콘 카바이드보다 밴드 갭이 작을 수 있다. 예컨대, 제2 층(15)은 게르마늄(germanium, Ge)을 포함할 수 있다. 제2 층(15)은 반도체 기판(11)과의 에너지 밴드 갭 차이를 통해 반도체 기판(11)에 존재하는 기저면 전위(BPD)를 칼날 전위(threading edge dislocation, TED)로 변경할 수 있다.
예컨대, 제2 층(15)은 밴드 갭 에너지가 0.7eV일 수 있다 이러한 구성에 의하여, 제2 층(15)은 에너지 밴드 갭이 반도체 기판(11)의 에너지 밴드갭과 차이가 2.5eV이상일 수 있다.
뿐만 아니라, 앞서 설명한 바와 같이 기판(11)과 버퍼층(14)은 동일한 성분으로 이루어져, 제2 층(15)은 버퍼층 상에 배치될 수 있다. 뿐만 아니라, 기판(11)과 마찬가지로 실리콘 카바이드로 이루어진 제1 층(11) 상에 제2 층(12)이 배치될 수 있다. 이로서, 다양한 실시예에 따른 에피텍셜 웨이퍼는 BPD 효율을 개선할 수 있다.
실시예에 따른 에피택셜 웨이퍼는 금속 반도체 전계효과 트랜지스터(MESFET)에 적용될 수 있다. 예를 들면, 본 발명에 따른 에피택셜층 위에 소스 및 드레인을 포함하는 오믹 콘택층을 형성함으로써 전계 효과 트랜지스터(MOSFET)를 제작할 수 있다. 이외에도 다양한 반도체 소자에 적용될 수 있다.
도 6은 본 발명의 일 실시예에 따른 에피택셜 웨이퍼 제조장치의 개념도이고, 도 7은 본 발명의 일 실시예에 따른 에피택셜 웨이퍼 제조방법을 설명하기 위한 도면이다.
도 6을 참조하면, 에피택셜 웨이퍼 제조장치(100)는 반도체 기판(11)이 배치되는 수용부를 포함하는 복수 개의 회전판(120), 복수 개의 회전판(120)을 지지하는 메인 플레이트(110), 및 회전판(120)에 가스를 분사하는 가스 분배 장치(130)를 포함할 수 있다.
메인 플레이트(110)는 소정의 면적을 갖는 원형 형상의 판일 수 있으며 회전할 수 있다. 메인 플레이트(110)의 외측에는 히터(140)가 배치되어 열을 메인 플레이트(110)에 전달할 수 있다. 메인 플레이트(110)는 일반적인 서셉터의 구조가 모두 적용될 수 있다.
복수 개의 회전판(120)은 메인 플레이트(110) 상에 배치되고 내부에 웨이퍼(10)가 배치되며 독립적으로 회전할 수 있다. 회전판(120)은 메인 플레이트(110)를 통해 히터(140)의 열을 전달받을 수 있다.
가스 분배 장치(130)는 성장 가스 및 도핑가스를 반도체 기판(11)에 분사할 수 있다.
도 7을 참조하면, 실시예에 따른 에피택셜 웨이퍼 제조방법은 에피택셜 웨이퍼 제조장치의 회전판에 웨이퍼를 배치시키는 준비단계, 및 에피택셜 웨이퍼 제조장치에 반응 소스를 주입하여 에피택셜 성장시키는 단계를 포함할 수 있다.
에피택셜 성장시키는 단계는 예열단계(S10), 성장단계(S20), 및 냉각단계(S30)를 포함할 수 있다. 예열 단계(S10)는 온도를 약 1000도까지 1차 가열하고, 약 1500도 내지 1700도까지 2차 가열할 수 있다. 1차 가열은 웨이퍼(10) 표면의 오염물질을 제거하는 단계일 수 있다.
성장단계(S20)는 약 1500도 내지 1700도의 온도로 조절된 챔버에 성장 가스와 도핑 가스, 및 희석 가스를 포함하는 반응 소스를 주입하여 에피택셜층을 성장시킬 수 있다.
이때, 회전판의 고속 회전에 의해 웨이퍼의 중앙은 가스의 농도가 상대적으로 낮을 수 있다. 그러나, 웨이퍼의 중앙은 상대적으로 온도가 높을 수 있다.
이와 반대로 웨이퍼의 가장자리는 고속 회전에 의해 가스의 농도가 높을 수 있다. 그러나, 웨이퍼의 가장자리는 상대적으로 온도가 낮다. 또한, 에피 성장을 위해 분사된 가스의 일부가 웨이퍼의 가장자리를 냉각시킬 수 있다. 따라서, 웨이퍼의 가장자리는 온도 편차가 심화될 수 있다.
즉, 웨이퍼(10)의 중앙은 가스 농도는 낮은 반면 온도가 높고, 웨이퍼(10)의 가장자리는 가스 농도가 높은 반면 온도가 낮을 수 있다. 따라서, 웨이퍼(10)의 중앙과 가장자리에서 성장되는 에피택셜층의 두께는 균일해질 수 있다. 이후 성장이 완료되는 챔버를 냉각하여 성장을 종료할 수 있다.
이 때, 성장 단계에서 앞서 설명한 바와 같이 성장 가스 및 도핑가스를 투입하여 반도체 기판 상에 제1 층 및 에피층을 형성할 수 있다.
반도체 기판(11)이 실리콘 카바이드 계열의 웨이퍼(4H-SiC 웨이퍼)인 경우, 성장가스는 반도체 기판과 격자 상수 일치가 가능한 물질을 포함할 수 있다.
성장가스는 SiH4+C3H8, MTS(CH3SiCl3), TCS(SiHCl3), SixCx 등과 같이 탄소 및 규소를 포함하는 물질이 이용될 수 있다. 성장가스는 SiH4 또는 C3H8일 수 있으나 반드시 이에 한정하지 않는다. 예시적으로, 성장가스는 제1 성장가스 및 제2 성장가스를 포함할 수 있으며, 제1 성장가스는 C3H8 이고, 제2 성장가스는 SiH4일 수도 있다. 그리고 제1 성장가스는 탄소원이고, 제2 성장가스는 규소원(실리콘원)일 수 있다.
도핑가스는 웨이퍼 상에 적층될 에피층(13)을 N 타입으로 도핑시키고자 하는 경우, 질소 가스(N2)등의 5족 원소의 물질이 이용될 수 있다. 희석 가스(캐리어 가스)로는 수소 가스(H2)가 사용될 수 있으나 반드시 이에 한정하지 않는다.
전술 한 바와 같이 반도체 기판 및 버퍼층보다 낮은 도핑 농도를 갖는 제1 층을 에피층 하부에 형성하는 경우 BPD 효율이 향상될 수 있다.
성장가스는 균일하게 투입할 수 있다. 즉 성장가스는 연속적으로 동일한 양이 투입될 수 있다. 뿐만 아니라, 성장가스는 연속적으로 증가하여 제1 층을 형성할 수도 있다.
제1 층은 성장 속도를 7㎛/hour 이하일 수 있다. 이러한 구성에 의하여, 성장 속도가 낮아 반도체 기판 상에 원자들이 고르게 분포할 수 있다. 이에, 에피텍셜 웨이퍼는 내부 결함이 감소할 수 있다. 다만, 성장 속도가 1㎛/hour 이하인 경우 도핑 농도가 높아져 원하는 도핑 농도를 얻기 어려울 수 있다.
또한, 제1 층은 버퍼층보다 성장 온도가 높을 수 있다. 이에 따라, 도핑가스의 원자 간 이동도가 활발해져 고른 성장이 가능한 환경이 마련될 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 기판;
    상기 기판 상에 배치되는 에피층; 및
    상기 기판과 상기 에피층 사이에 배치되고, 상기 기판의 기저면 전위가 상기 에피층으로 전달될 때 상기 기저면 전위를 칼날 전위로 변환하는 제1 층; 및
    상기 제1 층과 상기 에피층 또는 상기 제1 층과 상기 기판 사이에 배치되고, 상기 기판의 기저면 전위가 상기 에피층으로 전달될 때 상기 기저면 전위를 칼날 전위로 변환하는 버퍼층을 포함하고,
    상기 기판, 상기 제1 층 및 상기 에피층은 실리콘 카바이드 및 도펀트를 포함하고,
    상기 제1 층의 도핑 농도는 상기 기판, 상기 버퍼층, 및 상기 에피층의 도핑 농도보다 작은 에피택셜 웨이퍼.
  2. 제1항에 있어서,
    상기 제1 층의 도핑 농도가 5×1015cm-3보다 작고, 상기 제1 층 및 상기 상기 기판의 도핑 농도는 300배 이상의 농도비를 가지는, 에피택셜 웨이퍼.
  3. 제1항에 있어서,
    상기 제1 층의 도핑 농도는 상기 기판에 거리가 가장 가까운 부분과 상기 기판에 거리가 가장 먼 부분의 농도가 동일한, 에피택셜 웨이퍼.
  4. 제1항에 있어서,
    상기 에피택셜 웨이퍼는 상기 기판과 상기 제1 층 사이에 배치되고, 게르마늄(Ge)를 포함하는 제2 층을 더 포함하는, 에피택셜 웨이퍼.
  5. 제2항에 있어서,
    상기 제1 층은 두께가 0.1㎛ 내지 1㎛이고,
    상기 버퍼층은 두께가 0.5㎛ 내지 1㎛인 에피택셜 웨이퍼.
  6. 챔버 내의 회전판에 기판을 배치하는 단계; 및
    상기 챔버 내에 탄소원과 실리콘원을 공급하며, 상기 기판 상에 제1 층, 버퍼층, 및 에피층을 순서대로 성장시키는 단계;을 포함하고,
    상기 제1 층, 상기 버퍼층, 및 상기 에피층을 순서대로 성장시키는 단계에서 상기 제1 층의 도펀트가 상기 기판 및 상기 버퍼층의 도펀트보다 작도록 도핑 농도 조절하고,
    상기 버퍼층은 상기 제1 층과 상기 에피층 또는 상기 제1 층과 상기 기판 사이에 배치되고,
    상기 제1 층 및 상기 버퍼층은 상기 기판의 기저면 전위가 상기 에피층으로 전달될 때 상기 기저면 전위를 칼날 전위로 변환하는 에피택셜 웨이퍼 제조방법.
  7. 제6항에 있어서,
    상기 제1 층의 도핑 농도는 상기 기판에 거리가 가장 가까운 부분과 상기 기판에 거리가 가장 먼 부분의 농도가 동일하도록 조절되는, 에피택셜 웨이퍼 제조방법.
  8. 제6항에 있어서,
    상기 제1 층의 도핑 농도가 5×1015cm-3보다 작도록 도핑 물질을 투입하는 에피택셜 웨이퍼 제조방법.
  9. 제6항에 있어서,
    상기 제1 층과 에피층을 순서대로 성장시키는 단계에서 상기 탄소원과 실리콘원 중 적어도 하나의 공급량을 조절하는 에피택셜 웨이퍼 제조방법.
  10. 에피택셜 웨이퍼; 및
    상기 에피택셜 웨이퍼 상에 배치되는 소스 및 드레인을 포함하고,
    상기 에피택셜 웨이퍼는,
    기판;
    상기 기판 상에 배치되는 에피층;
    상기 기판과 상기 에피층 사이에 배치되고, 상기 기판의 기저면 전위가 상기 에피층으로 전달될 때 상기 기저면 전위를 칼날 전위로 변환하는 제1 층; 및
    상기 제1 층과 상기 에피층 또는 상기 제1 층과 상기 기판 사이에 배치되고, 상기 기판의 기저면 전위가 상기 에피층으로 전달될 때 상기 기저면 전위를 칼날 전위로 변환하는 버퍼층을 포함하고,
    상기 기판, 상기 제1 층 및 상기 에피층은 실리콘 카바이드 및 도펀트를 포함하고,
    상기 제1 층의 도핑 농도가 상기 기판, 상기 버퍼층, 및 상기 에피층의 도핑 농도보다 작은 반도체 소자.
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