JP7259906B2 - ヘテロエピタキシャルウェーハの製造方法 - Google Patents

ヘテロエピタキシャルウェーハの製造方法 Download PDF

Info

Publication number
JP7259906B2
JP7259906B2 JP2021153418A JP2021153418A JP7259906B2 JP 7259906 B2 JP7259906 B2 JP 7259906B2 JP 2021153418 A JP2021153418 A JP 2021153418A JP 2021153418 A JP2021153418 A JP 2021153418A JP 7259906 B2 JP7259906 B2 JP 7259906B2
Authority
JP
Japan
Prior art keywords
single crystal
sic
temperature
pressure
sic single
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021153418A
Other languages
English (en)
Other versions
JP2023045163A (ja
Inventor
寿樹 松原
温 鈴木
達夫 阿部
慶太郎 土屋
由佳里 鈴木
剛 大槻
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shin Etsu Handotai Co Ltd
Original Assignee
Shin Etsu Handotai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shin Etsu Handotai Co Ltd filed Critical Shin Etsu Handotai Co Ltd
Priority to JP2021153418A priority Critical patent/JP7259906B2/ja
Priority to KR1020247008353A priority patent/KR20240069717A/ko
Priority to PCT/JP2022/026315 priority patent/WO2023047755A1/ja
Priority to CN202280062298.1A priority patent/CN117940621A/zh
Priority to EP22872512.3A priority patent/EP4407077A1/en
Priority to TW111125087A priority patent/TW202314035A/zh
Publication of JP2023045163A publication Critical patent/JP2023045163A/ja
Application granted granted Critical
Publication of JP7259906B2 publication Critical patent/JP7259906B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/36—Carbides
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/16—Controlling or regulating
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/186—Epitaxial-layer growth characterised by the substrate being specially pre-treated by, e.g. chemical or physical means
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/20—Epitaxial-layer growth characterised by the substrate the substrate being of the same materials as the epitaxial layer
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403—AIII-nitrides
    • C30B29/406—Gallium nitride
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/02447—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02598—Microstructure monocrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02609—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02502—Layer structure consisting of two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Chemical Vapour Deposition (AREA)
  • Recrystallisation Techniques (AREA)

Description

本発明は単結晶シリコン基板上に３Ｃ－ＳｉＣ単結晶膜をヘテロエピタキシャル成長させるヘテロエピタキシャルウェーハの製造方法に関する。
Ｓｉのバンドギャップ１．１ｅＶと比べ、ＳｉＣは２．２～３．３ｅＶという広いバンドギャップを有することから高い絶縁破壊強度を有し、また熱伝導率も大きいためパワーデバイスや高周波用デバイスなどの各種半導体デバイス用の半導体材料として期待されている材料である。
また、窒化ガリウム（ＧａＮ）成長のプラットフォームとしての利用（例えば特許文献１および非特許文献１）も進められているが、一方でＳｉＣウェーハは小口径が主流であり、パワーデバイスや高周波デバイス向けとして大口径化が求められており、良質な３Ｃ－ＳｉＣ単結晶膜を大口径基板上に成膜することができれば、３Ｃ－ＳｉＣ単結晶膜そのものの利用以外に、大口径で良質なＧａＮ層をもつヘテロエピタキシャルウェーハを作製することが可能になる。
そこで、この大口径化の方法として、デバイスプロセスとの整合性がよいシリコン基板上へのエピタキシャル成長が検討されてきた（例えば特許文献１および２）。
これらの特許文献では、シリコン基板上に３Ｃ－ＳｉＣ単結晶膜が成長できること、ならびにリアクタの種類を選べば直径３００ｍｍ基板のような大口径基板へ３Ｃ－ＳｉＣ単結晶膜が成長できることが開示されている。
これらの特許文献における３Ｃ－ＳｉＣ単結晶膜の形成は、炭素源前駆体を含むガスとシリコン源前駆体を含むガスの２種類の原料ガスをキャリアガスとともにリアクタ内に導入し、高温処理（～１２００℃）ないしは高温処理とプラズマ処理を組合せてこれらの原料ガスを分解して成長することを特徴としている。
このように２種類の原料ガスを同時に流して成膜する場合、それぞれのガス種の熱的安定性や拡散係数の違いにより、これらを制御して良質な３Ｃ－ＳｉＣ単結晶膜を成長することが非常に困難であり、使用できるプロセス条件の範囲が狭くなる問題がある（エピタキシャル成長が起こらず、分解した原料ガスが気相中で反応してリアクタを汚染することのないようなプロセス条件で行う必要があるなど）。また高温処理を必要とするために既存プロセスとの親和性が低くなる（直径が３００ｍｍのように大口径化するとスリップ耐性などの問題のためできるだけ低温での成膜が望ましい）問題がある。また、使用する原料ガス種が多くなると、装置および付帯設備のコストアップや安全上の問題（特にシリコン源となるガスは概して反応性が高い）が生じることから、使用する原料ガス種は少ない方がよい。
シリコン基板上への３Ｃ－ＳｉＣ単結晶膜の成長例として、特許文献３には、シリコンとＳｉＣの格子不整合をより小さくするために、単結晶シリコン基板として面方位（１１０）の単結晶シリコン基板を使用することが開示されている。格子不整合の面からは有利だが、ヘテロエピタキシャルウェーハの製造を考慮した場合、面方位を限定することは望ましくない。また、水素を含む３Ｃ－ＳｉＣ単結晶層を形成することが同時に開示されているが、エピタキシャル成長シーケンス中の昇温過程で水素は容易に抜けてしまうことが想像され、水素量に依存した条件でないことが望まれる。
また、特許文献４には、単結晶シリコン基板のオフ角度について言及されているが、プロパンによる炭化とそれに続くプロパン＋シランガスの成長であり、やはり原料ガス種が多くなり、エピタキシャル成長には不利である。
また、特許文献５には、原料ガスとしてモノメチルシランを用いて、面方位が（１１１）で直径が８インチ（２００ｍｍ）未満の単結晶シリコン基板上に３Ｃ－ＳｉＣ単結晶層を成長する方法が公開されているが、このときの成膜条件は単結晶シリコン基板の温度が１０５０～１１００℃の成膜条件に達した後で、５～１２時間の間、チャンバー内の圧力を２×１０－４～３×１０－４Ｔｏｒｒ（０．０２～０．０３Ｐａ）の条件で行うというものであり、極めて圧力が低い条件で３Ｃ－ＳｉＣ単結晶層の形成を行っているので形成速度が遅いという問題がある。
特表２０１８－５２２４１２号公報 特開２０２１－０２０８１９号公報 特開２００６－２５３６１７号公報 特開２００８－１８４３６１号公報 特開２０１７－０３９６２２号公報
Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ ５３， ０５ＦＬ０９ （２０１４）
本発明は、上記問題を解決するためになされたものであり、単結晶シリコン基板上に良質な３Ｃ－ＳｉＣ単結晶膜を効率よくヘテロエピタキシャル成長させることができるヘテロエピタキシャルウェーハの製造方法を提供することを目的としている。
上記目的を達成するために、本発明は、単結晶シリコン基板上に３Ｃ－ＳｉＣ単結晶膜をヘテロエピタキシャル成長させるヘテロエピタキシャルウェーハの製造方法であって、
減圧ＣＶＤ装置を用いて、
前記単結晶シリコン基板の表面の自然酸化膜を水素ベイクにより除去する第一工程と、
前記減圧ＣＶＤ装置内に炭素とケイ素を含むソースガスを供給しつつ、圧力が１３３３２Ｐａ以下、温度が３００℃以上９５０℃以下の条件で前記単結晶シリコン基板上にＳｉＣの核形成を行う第二工程と、圧力が１３３３２Ｐａ以下、温度が８００℃以上１２００℃未満の条件でＳｉＣ単結晶を成長させて前記３Ｃ－ＳｉＣ単結晶膜を形成する第三工程と、
を含むことを特徴とするヘテロエピタキシャルウェーハの製造方法を提供する。
このように、第一工程で単結晶シリコン基板表面の自然酸化膜を除去することで、第二工程でＳｉＣの核形成が可能となる。
また、第二工程のＳｉＣの核形成がしやすい圧力及び温度条件と第三工程のＳｉＣ単結晶が成長しやすい圧力及び温度条件を組み合わせることにより、目的とする良質な３Ｃ－ＳｉＣ単結晶膜厚を有するヘテロエピタキシャルウェーハを効率よく製造することが可能となる。
また、圧力を１３３３２Ｐａ（１００Ｔｏｒｒ）以下とすることで、反応活性種が気相中で原料ガスと反応するなど、二次あるいはさらに高次の反応が起こるのを防ぐことができるので、ヘテロエピタキシャル成長を確実なものとすることができる。これにより３Ｃ－ＳｉＣが多結晶化してしまうのを防ぐことができる。
このとき、前記ソースガスとしてモノメチルシランまたはトリメチルシランを用いることができる。
このような原料ガスであれば、単一ガスでＳｉとＣの両方を供給可能であるので、３Ｃ－ＳｉＣ単結晶膜成長前の炭化処理と呼ばれる、炭素源前駆体を含むガスにより単結晶シリコン基板表面に炭素原子を付着させて核形成を行う工程も不要となり、非常にシンプルな条件で３Ｃ－ＳｉＣ単結晶膜の形成が可能になる。
また、最初に炭素源前駆体を含むガスにより単結晶シリコン基板表面に炭素原子を付着させて核形成をしてから、炭素源前駆体を含むガスとシリコン源前駆体を含むガスで３Ｃ－ＳｉＣ単結晶膜を形成する方法と比較して、気相中の反応活性種を制御しやすく、ヘテロエピタキシャル成長をより一層確実なものとすることができ、３Ｃ－ＳｉＣ単結晶の成長が停止することなく厚膜の３Ｃ－ＳｉＣ単結晶膜の形成もより容易となる。
また、前記第一工程を、温度が１０００℃以上１２００℃以下の条件で行うことができる。
このような温度条件とすることで、単結晶シリコン基板表面の自然酸化膜をより効率よく除去でき、また、スリップ転位の発生を防止することができる。
また、前記第三工程を、圧力が１３３３Ｐａ以下の条件で行うことにより、前記３Ｃ－ＳｉＣ単結晶膜直下に空孔を形成することができる。
このように、第三工程において圧力を１３３３Ｐａ（１０Ｔｏｒｒ）以下とすることで、３Ｃ－ＳｉＣ単結晶膜を成長させつつ、この３Ｃ－ＳｉＣ単結晶膜の直下のシリコン層（単結晶シリコン基板）に空孔を形成することができる。この空孔が存在することで、３Ｃ－ＳｉＣとシリコンの格子不整合を緩和できるだけでなく、エピタキシャル層全体の応力を緩和することができるので、厚膜の３Ｃ－ＳｉＣ単結晶膜であっても結晶欠陥のない３Ｃ－ＳｉＣ単結晶膜をより確実に形成することも可能となる。
また、前記第三工程を、前記第二工程の条件よりも、圧力と温度のうち１つ以上を高くして行うことができる。
第三工程の条件を第二工程の条件と同じ条件で行うことも可能であるが、上記のようにすれば第三工程において３Ｃ－ＳｉＣ単結晶膜の成長速度をより速くすることができるので、厚膜の３Ｃ－ＳｉＣ単結晶膜を形成する場合であっても効率的に行うことが可能となる。
このとき、前記第三工程を、温度が１０００℃以上１２００℃未満の条件で行うことができる。
この成長条件であれば、ヘテロエピキシャル成長を供給ガスの輸送律速とすることが可能であり、単結晶シリコン基板の面方位の制約を受けない。また水素を含むような層を形成する必要もなく３Ｃ－ＳｉＣ単結晶膜をより確実に成長させることが可能である。さらに、例えば直径３００ｍｍのような大直径の単結晶シリコンの基板上に３Ｃ－ＳｉＣ単結晶膜をより容易に形成することができる。
また、前記第三工程中に、圧力と温度のうち１つ以上を高くすることができる。
この方法であれば、第三工程の初期段階で、例えば圧力を１３３３Ｐａ（１０Ｔｏｒｒ）以下の条件で３Ｃ－ＳｉＣ単結晶膜の直下に空孔を形成してから圧力を上げて成膜速度を早くすることも可能となる。同様に、温度も途中からより高温にすることで成膜速度を早くすることができる。
このとき、前記第二工程、前記第三工程を、温度が３００℃以上９５０℃以下の範囲から１０００℃以上１２００℃未満の範囲に徐々に昇温する条件で行うことにより、
前記ＳｉＣの核形成と、該ＳｉＣの核形成に引き続いて前記３Ｃ－ＳｉＣ単結晶膜の形成を連続して行うことができる。
このようにすれば、ヘテロエピキシャル成長を供給ガスの輸送律速とし、単結晶シリコン基板の面方位の制約を受けないようにすることができたり、水素を含ませたりする必要性をなくすことができる。また、大直径の単結晶シリコン基板上への３Ｃ－ＳｉＣ単結晶膜の形成がより容易になる。
そして前記昇温を、１℃／ｓｅｃの昇温速度で行うことができる。
このような昇温速度であれば温度制御をより確実に行うことができる。また、均一なＳｉＣの核形成を行うことができるし、ヘテロエピタキシャル成長時の欠陥の発生を効果的に防止することができる。
また、前記形成した３Ｃ－ＳｉＣ単結晶膜の表面に、さらにＧａＮを成長させてＧａＮ層を形成することもできるし、あるいは、前記形成した３Ｃ－ＳｉＣ単結晶膜の表面に、さらにＳｉを成長させてＳｉ層を形成することもできる。
上記のようにして成長させた３Ｃ－ＳｉＣ単結晶膜は表面が平坦であるので、該３Ｃ－ＳｉＣ単結晶膜の表面に、さらにＧａＮ層やＳｉ層をヘテロエピタキシャル成長させることができる。
本発明のヘテロエピタキシャルウェーハの製造方法により、簡易な製造プロセスによって、効率よく、単結晶シリコン基板上に良質な３Ｃ－ＳｉＣ単結晶層を直接形成したヘテロエピタキシャルウェーハを提供することができる。さらには、３Ｃ－ＳｉＣ単結晶膜上にさらにＧａＮ層あるいはＳｉ層を直接形成したヘテロエピタキシャルウェーハの製造方法を提供することができる。
第１の実施形態の成長シーケンスの一例を示すグラフである。 第２の実施形態の成長シーケンスの一例を示すグラフである。 第３の実施形態の成長シーケンスの一例を示すグラフである。 実施例１（第１の実施形態）で成長したＳｉＣ ｏｎ Ｓｉ（１１１）のＩｎ ｐｌａｎｅ ＸＲＤ解析の結果を示すグラフである。 実施例１（第１の実施形態）の圧力が１３３Ｐａ（１Ｔｏｒｒ）で成長した場合のＳｉＣ ｏｎ Ｓｉの断面ＴＥＭ像を示す測定図である。 実施例２（第２の実施形態）で成長したＳｉＣ ｏｎ Ｓｉ（１１１）のＩｎ ｐｌａｎｅ ＸＲＤ解析の結果を示すグラフである。 実施例２（第２の実施形態）の圧力が１３３Ｐａ（１Ｔｏｒｒ）で成長した場合のＳｉＣ ｏｎ Ｓｉの断面ＴＥＭ像を示す測定図である。 実施例３（第３の実施形態）で成長したＳｉＣ ｏｎ Ｓｉ（１１１）のＩｎ ｐｌａｎｅ ＸＲＤ解析の結果を示すグラフである。 実施例３（第３の実施形態）の圧力が１３３Ｐａ（１Ｔｏｒｒ）で成長したＳｉＣ ｏｎ Ｓｉの断面ＴＥＭ像を示すグラフである。
以下、本発明の実施形態について図面を参照して説明するが、本発明はこれに限定されるものではない。
前述したように単結晶シリコン基板上への３Ｃ－ＳｉＣ単結晶膜の形成が可能なヘテロエピタキシャルウェーハの製造方法が求められていた。そこで本発明者らが鋭意研究を行ったところ、減圧ＣＶＤ装置を用いて、単結晶シリコン基板表面の自然酸化膜除去のための水素ベイク（第一工程）に加え、ソースガス（炭素とケイ素を含む）を供給しつつ、圧力・温度についてＳｉＣの核形成がしやすい所定の条件［圧力：１３３３２Ｐａ以下、温度：３００℃以上９５０℃以下］（第二工程）とＳｉＣ単結晶が成長しやすい所定の条件［圧力：１３３３２Ｐａ以下、温度：８００℃以上１２００℃未満］（第三工程）を組み合わせて行うことで、高品質の３Ｃ－ＳｉＣ単結晶膜を効率よく形成できることを見出し、本発明を完成させた。
以下では、各工程の種々の具体例を挙げて説明する。
（第１の実施形態）
図１は第１の実施形態の成長シーケンスの一例を示したものである。水素ベイク（以下、Ｈ２アニールとも言う）の第一工程、ＳｉＣの核形成工程の第二工程、ＳｉＣ単結晶の成長工程（３Ｃ－ＳｉＣ単結晶膜の形成工程）の第三工程を順に行っている。以下、各工程について説明する。
＜第一工程＞
まず、減圧ＣＶＤ装置（以下、ＲＰ－ＣＶＤ装置とも言う）に単結晶シリコン基板を配置し、水素ガスを導入し、表面の自然酸化膜をＨ２アニールにより除去する。酸化膜が残っていると、単結晶シリコン基板上にＳｉＣの核形成が出来なくなってしまう。この時のＨ２アニールは、例えば温度が１０００℃以上１２００℃以下の条件とすることが好ましい。温度を１０００℃以上とすることで、自然酸化膜の残留を防ぐための処理時間が長時間になるのを防ぐことができ、効率的である。また１２００℃以下とすれば、高温によるスリップ転位の発生を効果的に防止することができる。ただし、このときのＨ２アニールの圧力や時間は自然酸化膜が除去できればよく、特に制約はない。
図１に示す例ではＨ２アニールを１０８０℃で１分間行っている。また、水素ガスの導入はこの第一工程後においても、第二、第三工程においても引き続き行うことができる（キャリアガス）。
＜第二工程＞
次に、単結晶シリコン基板を所定の圧力と温度に設定し、ＳｉＣの原料ガスとして、炭素とケイ素を含むソースガスをＲＰ－ＣＶＤ装置内に導入してＳｉＣの核形成を行う。ソースガスとしては例えばモノメチルシランまたはトリメチルシラン（ＴＭＳ）を導入することができる。複数種のガスを用いる場合よりもシンプルであり制御も容易になり、より確実に３Ｃ－ＳｉＣ単結晶膜の形成が可能である。なお、Ｓｉと比較してＣは原子が小さく気化しやすいので、原料効率を考慮するとトリメチルシランの方が条件設定をより一層しやすい。
このようなソースガスの導入は、この第二工程および次の第三工程で行われる。
また、このＳｉＣの核形成は、圧力１３３３２Ｐa（１００Ｔｏｒｒ）以下、温度が３００℃以上９５０℃以下であれば単結晶シリコン基板の表面に行うことができる。
ＳｉＣの核形成工程において、９５０℃よりも高温の条件では単結晶シリコン基板と原料ガスとの反応が進行してしまい、単結晶シリコン基板表面にＳｉＣの核形成ができなくなってしまう。また、温度が３００℃未満の場合においては、温度が低すぎてＳｉＣの核形成を効率良く行うことができない。
なお、ここで次に説明する第三工程についても併せて考えると、第三工程時に温度が８００℃よりも低いとＳｉＣのヘテロエピタキシャル成長が進まない。そこで、例えば第二工程の時点からそのＳｉＣの核形成の温度を好ましくは８００℃以上９５０℃以下、より好ましくは８５０℃以上９００℃以下に設定することができる。このように第二工程の温度を８００℃以上９５０℃以下とすることで、ＳｉＣの核形成工程（第二工程）とその後の３Ｃ-ＳｉＣ単結晶膜形成である第三工程とで設定すべき温度範囲が重複するようにすることができ、特にはこれらの第二、第三工程を同一の温度条件で行うことができる。
また、圧力を１３３３２Ｐａ（１００Ｔｏｒｒ）以下とするので、反応活性種が気相中で原料ガスと反応するなど、二次あるいはさらに高次の反応が生じてしまうのを防止できるため、効率的である。圧力の下限値は特に限定されないが、例えば１３３Ｐａ（１Ｔｏｒｒ）とすることができる。なお、圧力についても温度と同様に、第二、第三工程で同じ条件とすることができる。
図１に示す例ではこの第二工程および次の第三工程が同一条件であり、同じ圧力、同じ保持温度（９００℃）としている。
＜第三工程＞
また、第三工程である３Ｃ－ＳｉＣ単結晶膜形成工程では、圧力が１３３３２Ｐａ（１００Ｔｏｒｒ）以下、温度が８００℃以上１２００℃未満の条件で行う。このような条件により、効率良くＳｉＣ単結晶を成長させて３Ｃ－ＳｉＣ単結晶膜を形成することができる。
なお、成長圧力が１３３３２Ｐａよりも大きいと、形成する３Ｃ－ＳｉＣが多結晶化してしまう。一方、本発明ではこの第三工程において圧力を１３３３２Ｐａ（１００Ｔｏｒｒ）以下とするので、前述したように気相中で二次あるいはさらに高次の反応を抑制することができ、３Ｃ－ＳｉＣ単結晶膜を確実かつ効率良く形成することができる。そして好ましくは１３３３Ｐａ（１０Ｔｏｒｒ）以下、さらには１３３Ｐａ（１Ｔｏｒｒ）以下とすることができ、これらの条件では３Ｃ－ＳｉＣ単結晶膜直下に空孔が形成されるようになり、ヘテロエピタキシャル層全体の応力を緩和する効果を得ることができる。圧力の下限値は特に限定されないが、例えば１３３Ｐａ（１Ｔｏｒｒ）とすることができる。
また温度については、８００℃未満では前述したようにＳｉＣ単結晶の成長が進まなく、１２００℃以上ではスリップ転位が発生し得る。そのため、上記のように８００℃以上１２００℃未満とする。
図１に示す例では、前述したように第二、第三工程は同一条件であり、ＳｉＣの核形成と３Ｃ－ＳｉＣ単結晶膜の形成が連続して行われる。
このときの膜厚は圧力と温度に依存するので、目的の膜厚となるように設定した圧力と温度条件に基づいて成膜時間を適宜設定することができる。
この場合、３Ｃ－ＳｉＣ単結晶膜の膜厚は例えば２ｎｍ程度の薄い膜から数μｍの厚膜まで成膜が可能である。
なお、図１に示す２次元成長モードでの層状成長とは、ｌａｙｅｒ ｂｙ ｌａｙｅｒのエピタキシャル成長である。
このようにして成長させた３Ｃ－ＳｉＣ単結晶膜の上にＧａＮを成長させると、高品質なＧａＮ層を有するヘテロエピタキシャルウェーハを得ることが可能になる。
この時のＧａＮ成長は、トリメチルガリウムとトリメチルアンモニウムのような有機金属材料を用いたＭＯＣＶＤによる成膜を行い、ＧａＮを３μｍ程度成長させる。
さらに、このようにして成長させた３Ｃ－ＳｉＣ単結晶膜の上にＳｉを成長させると、高品質なＳｉエピタキシャル層をもった基板を得ることが可能になる。本構造であれば、例えばＩＧＢＴのようなパワーデバイスの場合、この３Ｃ－ＳｉＣ単結晶膜がＩＧＢＴでの耐圧保持層となる。シリコンの絶縁破壊電界強度は０．３ＭＶ／ｃｍ、一方の３Ｃ－ＳｉＣの絶縁破壊電界強度は３ＭＶ／ｃｍであり３Ｃ－ＳｉＣは１０倍大きい。すなわち、従来のシリコンＩＧＢＴの耐圧保持層の厚みの１／１０で同等の性能を得ることができる。もちろんこの場合、３Ｃ－ＳｉＣ単結晶膜だけで耐圧保持層を形成する必要はなく、ＳｉＣとＳｉの組み合わせでも十分である。このようにして所定の厚さに成長させたＳｉＣの上に、Ｓｉエピタキシャル層を成長させる。従来のＳｉＣデバイスでは、ゲート絶縁膜をＳｉＣを使用して形成しており、信頼性に問題があったが、本構造ではシリコンを成長させ、このシリコンを使用してゲート絶縁膜を成長させるため、従来のシリコンＩＧＢＴと同じゲート信頼性を確保することが可能になる。また、この時のシリコン層の厚さは、必要とされるゲート構造よりも厚ければよく、任意に設定することが可能である。
（第２の実施形態）
図２は第２の実施形態の成長シーケンスの一例を示したものである。
＜第一工程：Ｈ２アニール＞
まず、ＲＰ－ＣＶＤ装置に単結晶シリコン基板を配置し、表面の自然酸化膜をＨ２アニールにより除去する。第１の実施形態と同様にして行うことができる。
＜第二工程：ＳｉＣの核形成工程＞
次に、ＳｉＣの核形成工程として単結晶シリコン基板を３００℃以上９５０℃以下、好ましくは８００℃以上９５０℃以下、より好ましくは８５０℃以上９００℃以下の温度に設定し、ＳｉＣの原料ガスとしてモノメチルシランまたはトリメチルシランを導入する。核形成時間は例えば５分間とすることができる。
＜第三工程：３Ｃ－ＳｉＣ単結晶膜の形成工程＞
次に、３Ｃ－ＳｉＣ単結晶膜の形成工程として、単結晶シリコン基板温度を１０００℃以上１２００℃未満の温度まで加熱するとともにＳｉＣの原料ガスとしてモノメチルシランまたはトリメチルシランを導入する。
この３Ｃ－ＳｉＣ単結晶膜の形成工程である第三工程では、ＳｉＣの核形成工程の第二工程よりも圧力と温度のうち１つ以上を上げることで高速成長がしやすくなる（工程同士間での変更）。また、第三工程中に圧力と温度のうち１つ以上を高くすることでも、高速成長をしやすくすることができる（工程中での変更）。上記の工程同士間での変更と工程中での変更のうち１つのみを行うこともできるし、両方を行うこともできる。
そして、第三工程における温度を１０００℃以上１２００℃未満とすることができる。この場合、ヘテロエピキシャル成長を供給ガスの輸送律速とすることが可能である。単結晶シリコン基板の面方位の制約を受けず、また、直径３００ｍｍといった大直径のものへの対応も容易になる。
図２は工程同士間での変更のみ行う例であり、第二工程を９００℃で保持して行い、第三工程では１１９０℃で保持して行っている（圧力は例えば第二、第三工程で同じ）。ただし、これに限定されず、例えば、第二工程を９００℃で保持して行い、一旦トリメチルシランの導入を停止した後、第三工程として、トリメチルシランの導入を再開して９００℃または９００℃より高温で所定時間保持後に１１９０℃に昇温して保持することもできる。
なお、図２では第１の実施形態（９００℃）よりも高温（１１９０℃）での成長を行っているが、このような条件でもヘテロエピタキシャル成長が可能であるのは、温度を上げるときにＨ２を流しており、そのＨ２による効果か、あるいは、成長中に途中で（つまり、第二工程から第三工程に移るときに）温度を変えることで、成長モードが変化したことによる効果などが考えられる。図２に示すように、図２のシーケンスでも核形成から２次元成長となる。
また特に、ＳｉＣの核形成工程及び３Ｃ－ＳｉＣ単結晶膜の形成工程の初期段階では圧力を１３３３Ｐａ（１０Ｔｏｒｒ）以下、好ましくは１３３Ｐａ（１Ｔｏｒｒ）以下として３Ｃ－ＳｉＣ単結晶膜直下に空孔を形成してから圧力を１３３３Ｐａ（１０Ｔｏｒｒ）より大の条件に変更することにより、ヘテロエピタキシャル層全体の応力の緩和と効率的な３Ｃ－ＳｉＣ単結晶膜の形成を両立させることができる。
そして、このようにして成長させた３Ｃ－ＳｉＣ単結晶膜の上にＧａＮまたはＳｉを成長させると、高品質なＧａＮエピタキシャル層またはＳｉエピタキシャル層をもった基板を得ることが可能になる。
（第３の実施形態）
図３は第３の実施形態の成長シーケンスの一例を示したものである。
＜第一工程＞
まず、ＲＰ－ＣＶＤ装置に単結晶シリコン基板を配置し、表面の自然酸化膜を第１の実施形態と同様の条件でＨ２アニールを行い除去する。
＜第二工程、第三工程＞
次に、単結晶シリコン基板表面にＳｉＣの核形成及びそれに続いて３Ｃ－ＳｉＣ単結晶膜の形成を連続して行うため、原料ガスとしてモノメチルシランまたはトリメチルシランを導入しながら３００℃以上９５０℃以下の範囲の温度から１０００℃以上１２００℃未満の範囲の温度まで徐々に昇温させる。このように、昇温していく過程で第二工程と第三工程を連続して行うことができる。
昇温速度は例えば１℃／ｓｅｃ程度が好ましい。このレベルの昇温速度であれば、速すぎる昇温速度でもないため、設定温度と実温度に乖離が生じるのを効果的に防ぐことができ、温度制御を適切に行える。また遅すぎる昇温速度でもないため、ＳｉＣの核形成温度帯の通過時間が長くなり不均一な核形成が生じやすくなったり、ヘテロエピタキシャル成長中の欠陥形成が発生しやすくなったりするのを抑制できる。
このとき、１０００℃以上１２００℃未満の範囲内で予め設定していた所定の温度まで昇温したのちに、そこで成長を止めてもよいし、その温度で保持したまま所定の膜厚になるまで成長を継続させてもよい。あるいは、１０００℃以上には達したものの上記の所定の温度にまで達していなくとも、昇温の途中で所定の膜厚に達したら、そこで成長を止めても構わない。温度を変化させながら成長することで、成長モードを連続的に変化させながら（核形成から２次元成長へ変化）成長させることで成膜速度を徐々に高速化させることが可能になる。
図３では、３００℃から１１３０℃まで１℃／ｓｅｃの昇温速度で昇温し、そのまま１１３０℃で所定時間保持している。
また特に、ＳｉＣの核形成工程及び３Ｃ－ＳｉＣ単結晶膜の形成工程の初期段階では圧力を１３３３Ｐａ（１０Ｔｏｒｒ）以下、好ましくは１３３Ｐａ（１Ｔｏｒｒ）以下として３Ｃ－ＳｉＣ単結晶膜直下に空孔を形成してから圧力を１３３３Ｐａ（１０Ｔｏｒｒ）より大の条件に変更することにより、ヘテロエピタキシャル層全体の応力の緩和と効率的な３Ｃ－ＳｉＣ単結晶膜の形成を両立させることができる。
そして、このようにして成長させた３Ｃ－ＳｉＣ単結晶膜の上にＧａＮまたはＳｉを成長させると、高品質なＧａＮエピタキシャル層またはＳｉエピタキシャル層をもった基板を得ることが可能になる。
以下、本発明の実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
（実施例１）
直径３００ｍｍ、面方位（１１１）、ボロンドープの高抵抗単結晶シリコン基板を準備し、ＲＰ－ＣＶＤ装置の反応炉内のサセプター上にウェーハを配置し、１０８０℃で１分間のＨ２アニールを行った（第一工程）。
続いて、成長温度を９００℃、成長圧力を１３３Ｐａ、６６６６Ｐａ、１３３３２Ｐａ（１Ｔｏｒｒ、５０Ｔｏｒｒ、１００Ｔｏｒｒ）としてトリメチルシランガスを導入し、ＳｉＣの核形成工程（第二工程）及び３Ｃ－ＳｉＣ単結晶膜の成長を行った（第三工程）。５分間の成長を行った結果、膜厚はそれぞれ１３ｎｍ、１８ｎｍ、３１ｎｍとなっていた。
その後、Ｉｎ Ｐｌａｎｅ配置にてＸＲＤ（Ｘ線回折）スペクトルを確認したところ、いずれの成長圧力条件であっても、図４のＸＲＤ解析結果のグラフに示すようにＳｉ（２２０）に平行な３Ｃ－ＳｉＣ（２２０）のピークを確認することが出来、単結晶の３Ｃ－ＳｉＣ膜が成長していることが確認された。
また、成長圧力が１３３Ｐａ（１Ｔｏｒｒ）のときの断面ＴＥＭ像を図５に示す。その結果、３Ｃ－ＳｉＣ単結晶層の直下に空孔が形成されていることが確認できた。
（実施例２）
直径３００ｍｍ、面方位（１１１）、ボロンドープの高抵抗単結晶シリコン基板を準備し、ＲＰ－ＣＶＤ装置の反応炉内のサセプター上にウェーハを配置し、１０８０℃で１分間のＨ２アニールを行った（第一工程）。
続いて、第二工程（ＳｉＣの核形成工程）として成長温度を９００℃で５分間トリメチルシランガスを導入した。
次に第三工程（３Ｃ－ＳｉＣ単結晶膜形成工程）として成長温度を１１９０℃まで昇温させてトリメチルシランガスを導入し、３Ｃ－ＳｉＣ単結晶膜の成長を行った。このときの成長圧力は一律１３３Ｐａ、６６６６Ｐａ、１３３３２Ｐａ（１Ｔｏｒｒ、５０Ｔｏｒｒ、１００Ｔｏｒｒ）とした。１分間の成長を行った結果、膜厚はそれぞれ３０ｎｍ、３９ｎｍ、４５ｎｍ程度となっていた。
成膜後、Ｉｎ Ｐｌａｎｅ配置にてＸＲＤスペクトルを確認したところ、いずれの成長圧力条件であっても図６のＸＲＤ解析結果のグラフに示すようにＳｉ（２２０）に平行な３Ｃ－ＳｉＣ（２２０）のピークを確認することが出来、単結晶の３Ｃ－ＳｉＣ膜が成長していることが確認された。
また、成長圧力が１３３Ｐａ（１Ｔｏｒｒ）のときの断面ＴＥＭ像を図７に示す。その結果、３Ｃ－ＳｉＣ単結晶層の直下に空孔が形成されていることが確認できた。
（実施例３）
直径３００ｍｍ、面方位（１１１）、ボロンドープの高抵抗単結晶シリコン基板を準備し、ＲＰ－ＣＶＤ装置の反応炉内のサセプター上にウェーハを配置し、１０８０℃で１分間のＨ２アニールを行った（第一工程）。
続いて、炉内温度を３００℃まで降温させた後、昇温レート１℃／ｓｅｃで１１３０℃まで昇温させながらトリメチルシランガスを導入して、ＳｉＣの核形成工程（第二工程）とそれに続く３Ｃ－ＳｉＣ単結晶膜の形成工程（第三工程）を連続して行った。この時の成長圧力は一律１３３Ｐａ、６６６６Ｐａ、１３３３２Ｐａ（１Ｔｏｒｒ、５０Ｔｏｒｒ、１Ｔｏｒｒとした。さらに１１３０℃まで到達後に１０ｍｉｎ保持し、３Ｃ－ＳｉＣ単結晶膜の成長を行った結果、膜厚はそれぞれ１００ｎｍ、１１５ｎｍ、１２０ｎｍ程度となっていた。
成膜後、Ｉｎ ｐｌａｎｅ配置にてＸＲＤスペクトルを確認したところ、いずれの成長圧力条件であっても図８のＸＲＤ解析結果のグラフに示すようにＳｉ（２２０）に平行な３Ｃ－ＳｉＣ（２２０）のピークを確認することが出来、単結晶の３Ｃ－ＳｉＣ膜が成長していることが確認された。
また、成長圧力が１３３Ｐａ（１Ｔｏｒｒ）のときの断面ＴＥＭ像を図９に示す。その結果、３Ｃ－ＳｉＣ単結晶層の直下に空孔が形成されていることが確認できた。
（実施例４）
直径３００ｍｍ、面方位（１１１）、ボロンドープの高抵抗単結晶シリコン基板を準備し、ＲＰ－ＣＶＤ装置の反応炉内のサセプター上にウェーハを配置し、１０８０℃で１分間のＨ２アニールを行った（第一工程）。
続いて、成長温度を９００℃、成長圧力を１３３３２Ｐａ（１００Ｔｏｒｒ）としてトリメチルシランガスを導入し、ＳｉＣの核形成工程（第二工程）及び３Ｃ－ＳｉＣ単結晶膜の成長を行った（第三工程）。このとき、最初の成長圧力を１３３Ｐａ（１Ｔｏｒｒ）とし、途中から１３３３２Ｐａ（１００Ｔｏｒｒ）まで上昇させ、５分間の成長を行った結果、膜厚は８９ｎｍとなっていた。
その後、Ｉｎ Ｐｌａｎｅ配置にてＸＲＤスペクトルを確認したところ、Ｓｉ（２２０）に平行な３Ｃ－ＳｉＣ（２２０）のピークを確認することが出来、単結晶の３Ｃ－ＳｉＣ膜が成長していることが確認された。また、このときの断面ＴＥＭ像から、３Ｃ－ＳｉＣ単結晶層の直下に空孔が形成されていることが確認できた。
また別の実験で、９００℃において圧力を変化させた時の成長レートを調査したところ、１３３Ｐａ（１Ｔｏｒｒ）の時の成長レートが０．０４ｎｍ／ｓで、１３３３２Ｐａ（１００Ｔｏｒｒ）の時の成長レートが０．１４ｎｍ／ｓとなり、途中で圧力を上昇させることで１３３Ｐａ（１Ｔｏｒｒ）一定とした条件よりも膜厚を厚くすることが出来ることが確認された。
（比較例１）
３Ｃ－ＳｉＣの成長圧力（第二工程、第三工程）を１９９９８Ｐａ（１５０Ｔｏｒｒ）とした以外は実施例１と同じ条件で３Ｃ－ＳｉＣ単結晶膜の形成を行った。その結果、膜厚は２０ｎｍ程度となっていた。
その後、Ｉｎ Ｐｌａｎｅ配置にてＸＲＤスペクトルを確認したところ、Ｓｉ（２２０）に平行な３Ｃ－ＳｉＣ（２２０）のピークの他に３Ｃ－ＳｉＣ（１１１），３Ｃ－ＳｉＣ（３１１）のピークが確認され、多結晶の３Ｃ－ＳｉＣ膜が成長していることが確認された。
（比較例２）
３Ｃ－ＳｉＣの成長圧力（第二工程、第三工程）を一律１９９９８Ｐａ（１５０Ｔｏｒｒ）とした以外は実施例２と同じ条件で３Ｃ－ＳｉＣ単結晶膜の形成を行った。その結果、膜厚は５０ｎｍ程度となっていた。
成膜後、Ｉｎ Ｐｌａｎｅ配置にてＸＲＤスペクトルを確認したところ、Ｓｉ（２２０）に平行な３Ｃ－ＳｉＣ（２２０）のピークの他に３Ｃ－ＳｉＣ（１１１），３Ｃ－ＳｉＣ（３１１）のピークが確認され、多結晶の３Ｃ－ＳｉＣ膜が成長していることが確認された。
（比較例３）
３Ｃ－ＳｉＣの成長圧力（第二工程、第三工程）を一律１９９９８Ｐａ（１５０Ｔｏｒｒ）とした以外は実施例３と同じ条件で３Ｃ－ＳｉＣ単結晶膜の形成を行った。その結果、膜厚は１３０ｎｍ程度となっていた。
成膜後、Ｉｎ ｐｌａｎｅ配置にてＸＲＤスペクトルを確認したところ、Ｓｉ（２２０）に平行な３Ｃ－ＳｉＣ（２２０）のピークの他に３Ｃ－ＳｉＣ（１１１），３Ｃ－ＳｉＣ（３１１）のピークが確認され、多結晶の３Ｃ－ＳｉＣ膜が成長していることが確認された。
（実施例５）
つぎに、実施例１の方法で成長させた３Ｃ－ＳｉＣ基板をＭＯ－ＣＶＤ装置に配置し、１１００℃の成長温度でＡｌＮバッファ層を形成し、その上に１１９０℃でＧａＮを成長させた。
その後、Ｏｕｔ ｏｆ Ｐｌａｎｅ配置でＧａＮのロッキングカーブの半値幅をＸＲＤスペクトルで測定したところ、６４０となり、３Ｃ－ＳｉＣエピタキシャル層が形成されていない単結晶シリコン基板上に同条件でＧａＮを成長させたときの半値幅７７４と比べて同等かそれ以上の膜質のＧａＮ層が成長できることがわかった。
（実施例６）
第二工程、第三工程の成長温度を９５０℃とした以外は実施例１の成長圧力が１３３３２Ｐａ（１００Ｔｏｒｒ）の場合と同じ条件で３Ｃ－ＳｉＣ単結晶膜の形成を行った。その結果、膜厚は３３ｎｍ程度となっていた。
その後、Ｉｎ Ｐｌａｎｅ配置にてＸＲＤスペクトルを確認したところ、Ｓｉ（２２０）に平行な３Ｃ－ＳｉＣ（２２０）のピークを確認することが出来、単結晶の３Ｃ－ＳｉＣ膜が成長していることが確認された。
（実施例７）
第二工程、第三工程の成長温度をそれぞれ３００℃、８００℃とした以外は実施例２の成長圧力が１３３３２Ｐａ（１００Ｔｏｒｒ）の場合と同じ条件で３Ｃ－ＳｉＣ単結晶膜の形成を行った。その結果、膜厚は２９ｎｍ程度となっていた。
その後、Ｉｎ Ｐｌａｎｅ配置にてＸＲＤスペクトルを確認したところ、Ｓｉ（２２０）に平行な３Ｃ－ＳｉＣ（２２０）のピークを確認することが出来、単結晶の３Ｃ－ＳｉＣ膜が成長していることが確認された。
（比較例４）
第二工程の成長温度を２００℃または１０００℃とした以外は実施例２と同じ条件で３Ｃ－ＳｉＣ単結晶膜の形成を行った。その結果、膜厚はそれぞれ２ｎｍ、４ｎｍ程度となっていた。
このように形成された膜厚は実施例２に比べて極めて薄く、効率が著しく悪かった。これは、第二工程の温度が低すぎたり高すぎたりしたためＳｉＣの核形成が十分に行われず、そのため第三工程でヘテロエピタキシャル成長がほとんどなされなかったためと考えられる。
（比較例５）
第三工程の成長温度を７００℃または１２５０℃とした以外は実施例２と同じ条件で３Ｃ－ＳｉＣ単結晶膜の形成を行った。その結果、膜厚はそれぞれ７ｎｍ、５０ｎｍ程度となっていた。
このように７００℃の場合は形成された膜厚が実施例２に比べて極めて薄く、効率が著しく悪かった。また、１２５０℃の場合はスリップ転位が発生してしまった。
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

Claims (11)

  1. 単結晶シリコン基板上に３Ｃ－ＳｉＣ単結晶膜をヘテロエピタキシャル成長させるヘテロエピタキシャルウェーハの製造方法であって、
    減圧ＣＶＤ装置を用いて、
    面方位（１１１）の前記単結晶シリコン基板の表面の自然酸化膜を水素ベイクにより除去する第一工程と、
    前記減圧ＣＶＤ装置内に炭素とケイ素を含むソースガスを供給しつつ、圧力が１３３３２Ｐａ以下、温度が３００℃以上９５０℃以下の条件で前記単結晶シリコン基板上にＳｉＣの核形成を行う第二工程と、圧力が１３３Ｐａ以上１３３３２Ｐａ以下、温度が８００℃以上１２００℃未満の条件でＳｉＣ単結晶を成長させて前記３Ｃ－ＳｉＣ単結晶膜を形成する第三工程と、
    を含み、
    前記第三工程の少なくとも初期段階を、圧力が１３３３Ｐａ以下の条件で行うことにより、前記３Ｃ－ＳｉＣ単結晶膜直下に空孔を形成することを特徴とするヘテロエピタキシャルウェーハの製造方法。
  2. 前記ソースガスとしてモノメチルシランまたはトリメチルシランを用いることを特徴とする請求項１に記載のヘテロエピタキシャルウェーハの製造方法。
  3. 前記第一工程を、温度が１０００℃以上１２００℃以下の条件で行うことを特徴とする請求項１または請求項２に記載のヘテロエピタキシャルウェーハの製造方法。
  4. 前記第二工程を、１３３Ｐａ以上１３３３Ｐａ以下の条件で行うことを特徴とする請求項１から請求項３のいずれか一項に記載のヘテロエピタキシャルウェーハの製造方法。
  5. 前記第三工程を、前記第二工程の条件よりも、圧力と温度のうち１つ以上を高くして行うことを特徴とする請求項１から請求項４のいずれか一項に記載のヘテロエピタキシャルウェーハの製造方法。
  6. 前記第三工程を、温度が１０００℃以上１２００℃未満の条件で行うことを特徴とする請求項５に記載のヘテロエピタキシャルウェーハの製造方法。
  7. 前記第三工程中に、圧力と温度のうち１つ以上を高くすることを特徴とする請求項１から請求項６のいずれか一項に記載のヘテロエピタキシャルウェーハの製造方法。
  8. 前記第二工程、前記第三工程を、温度が３００℃以上９５０℃以下の範囲から１０００℃以上１２００℃未満の範囲に徐々に昇温する条件で行うことにより、
    前記ＳｉＣの核形成と、該ＳｉＣの核形成に引き続いて前記３Ｃ－ＳｉＣ単結晶膜の形成を連続して行うことを特徴とする請求項７に記載のヘテロエピタキシャルウェーハの製造方法。
  9. 前記昇温を、１℃／ｓｅｃの昇温速度で行うことを特徴とする請求項８に記載のヘテロエピタキシャルウェーハの製造方法。
  10. 前記形成した３Ｃ－ＳｉＣ単結晶膜の表面に、さらにＧａＮを成長させてＧａＮ層を形成することを特徴とする請求項１から請求項９のいずれか一項に記載のヘテロエピタキシャルウェーハの製造方法。
  11. 前記形成した３Ｃ－ＳｉＣ単結晶膜の表面に、さらにＳｉを成長させてＳｉ層を形成することを特徴とする請求項１から請求項９のいずれか一項に記載のヘテロエピタキシャルウェーハの製造方法。
JP2021153418A 2021-09-21 2021-09-21 ヘテロエピタキシャルウェーハの製造方法 Active JP7259906B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2021153418A JP7259906B2 (ja) 2021-09-21 2021-09-21 ヘテロエピタキシャルウェーハの製造方法
KR1020247008353A KR20240069717A (ko) 2021-09-21 2022-06-30 헤테로 에피택셜 웨이퍼의 제조방법
PCT/JP2022/026315 WO2023047755A1 (ja) 2021-09-21 2022-06-30 ヘテロエピタキシャルウェーハの製造方法
CN202280062298.1A CN117940621A (zh) 2021-09-21 2022-06-30 异质外延晶圆的制造方法
EP22872512.3A EP4407077A1 (en) 2021-09-21 2022-06-30 Method for producing heteroepitaxial wafer
TW111125087A TW202314035A (zh) 2021-09-21 2022-07-05 異質磊晶晶圓的製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021153418A JP7259906B2 (ja) 2021-09-21 2021-09-21 ヘテロエピタキシャルウェーハの製造方法

Publications (2)

Publication Number Publication Date
JP2023045163A JP2023045163A (ja) 2023-04-03
JP7259906B2 true JP7259906B2 (ja) 2023-04-18

Family

ID=85720430

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021153418A Active JP7259906B2 (ja) 2021-09-21 2021-09-21 ヘテロエピタキシャルウェーハの製造方法

Country Status (6)

Country Link
EP (1) EP4407077A1 (ja)
JP (1) JP7259906B2 (ja)
KR (1) KR20240069717A (ja)
CN (1) CN117940621A (ja)
TW (1) TW202314035A (ja)
WO (1) WO2023047755A1 (ja)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002234799A (ja) 2001-02-01 2002-08-23 Univ Tohoku ＳｉＣ膜の製造方法、及びＳｉＣ多層膜構造の製造方法
JP2003212694A (ja) 2002-01-28 2003-07-30 Toshiba Ceramics Co Ltd 電子素子基板上へのＳｉＣ又はＧａＮ単結晶の成長方法
JP2004103671A (ja) 2002-09-06 2004-04-02 Toshiba Ceramics Co Ltd エピタキシャル成長によるＳｉＣ膜の製造方法
JP2005347666A (ja) 2004-06-07 2005-12-15 Toshiba Ceramics Co Ltd ＳｉＣ半導体及びその製造方法
JP2006036613A (ja) 2004-07-30 2006-02-09 Nagaoka Univ Of Technology ケイ素基板上に立方晶炭化ケイ素結晶膜を形成する方法
JP2012204602A (ja) 2011-03-25 2012-10-22 Seiko Epson Corp 立方晶炭化珪素膜の製造方法
JP2016092399A (ja) 2014-10-31 2016-05-23 セイコーエプソン株式会社 炭化ケイ素膜付き基板、炭化ケイ素膜付き基板の製造方法、及び、半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006253617A (ja) 2005-02-14 2006-09-21 Toshiba Ceramics Co Ltd ＳｉＣ半導体およびその製造方法
JP2008184361A (ja) 2007-01-30 2008-08-14 Covalent Materials Corp ３Ｃ−ＳｉＣ単結晶膜の形成方法
JP2018522412A (ja) 2015-07-23 2018-08-09 ザ ユニヴァーシティ オブ ウォーリック 単結晶シリコン上でのエピタキシャル３Ｃ−ＳｉＣの成長
JP6450282B2 (ja) 2015-08-19 2019-01-09 エア・ウォーター株式会社 化合物半導体基板および化合物半導体基板の製造方法
JP7259615B2 (ja) 2019-07-24 2023-04-18 株式会社Sumco ヘテロエピタキシャルウェーハの製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002234799A (ja) 2001-02-01 2002-08-23 Univ Tohoku ＳｉＣ膜の製造方法、及びＳｉＣ多層膜構造の製造方法
JP2003212694A (ja) 2002-01-28 2003-07-30 Toshiba Ceramics Co Ltd 電子素子基板上へのＳｉＣ又はＧａＮ単結晶の成長方法
JP2004103671A (ja) 2002-09-06 2004-04-02 Toshiba Ceramics Co Ltd エピタキシャル成長によるＳｉＣ膜の製造方法
JP2005347666A (ja) 2004-06-07 2005-12-15 Toshiba Ceramics Co Ltd ＳｉＣ半導体及びその製造方法
JP2006036613A (ja) 2004-07-30 2006-02-09 Nagaoka Univ Of Technology ケイ素基板上に立方晶炭化ケイ素結晶膜を形成する方法
JP2012204602A (ja) 2011-03-25 2012-10-22 Seiko Epson Corp 立方晶炭化珪素膜の製造方法
JP2016092399A (ja) 2014-10-31 2016-05-23 セイコーエプソン株式会社 炭化ケイ素膜付き基板、炭化ケイ素膜付き基板の製造方法、及び、半導体装置

Also Published As

Publication number Publication date
CN117940621A (zh) 2024-04-26
WO2023047755A1 (ja) 2023-03-30
EP4407077A1 (en) 2024-07-31
KR20240069717A (ko) 2024-05-20
TW202314035A (zh) 2023-04-01
JP2023045163A (ja) 2023-04-03

Similar Documents

Publication Publication Date Title
JP4946264B2 (ja) 炭化珪素半導体エピタキシャル基板の製造方法
WO2011126145A1 (ja) エピタキシャル炭化珪素単結晶基板の製造方法、及びこの方法によって得られたエピタキシャル炭化珪素単結晶基板
US10907273B2 (en) Growing epitaxial 3C-SiC on single-crystal silicon
JP5316612B2 (ja) 炭化珪素半導体エピタキシャル基板の製造方法
JP2008290898A (ja) 低抵抗率炭化珪素単結晶基板
JP7290135B2 (ja) 半導体基板の製造方法及びｓｏｉウェーハの製造方法
WO2023079880A1 (ja) ヘテロエピタキシャルウェーハの製造方法
CN117672815A (zh) 一种SiC外延片及其制备方法
JP7259906B2 (ja) ヘテロエピタキシャルウェーハの製造方法
JP2006253617A (ja) ＳｉＣ半導体およびその製造方法
JP7218832B1 (ja) ヘテロエピタキシャルウェーハの製造方法
WO2023058355A1 (ja) ヘテロエピタキシャル膜の作製方法
WO2012090268A1 (ja) 単結晶炭化珪素エピタキシャル基板とその製造方法および単結晶ＳｉＣデバイス
WO2023100578A1 (ja) 単結晶ダイヤモンド膜の形成方法
JP2004103671A (ja) エピタキシャル成長によるＳｉＣ膜の製造方法
KR20190026471A (ko) 에피택셜 웨이퍼 및 그 제조 방법
CN114709130A (zh) 基于MOCVD法在硅酸镓镧类晶体衬底上生长GaN单晶薄膜的方法
JP2024042982A (ja) 窒化物半導体層付き単結晶シリコン基板及び窒化物半導体層付き単結晶シリコン基板の製造方法
CN118380317A (zh) 一种硅基氮化镓外延片及其制备方法
GB2555451A (en) Coated wafer
WO2011111647A1 (ja) 窒化物系化合物半導体基板の製造方法、窒化物系化合物半導体基板及び窒化物系化合物半導体自立基板
JP2004022581A (ja) エピタキシャル成長による半導体の製造方法
KR20150002062A (ko) 에피택셜 웨이퍼
JP2007149739A (ja) 半導体基板およびその製造方法
JPH084073B2 (ja) 半導体素子の製法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211006

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220613

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20220613

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220823

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221013

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20221220

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230110

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230307

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230320

R150 Certificate of patent or registration of utility model

Ref document number: 7259906

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150