CN110192266B - SiC外延晶片及其制造方法 - Google Patents

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Abstract

一种SiC外延晶片，具有主面相对于(0001)面具有0.4°～5°的偏离角的SiC单晶基板、和设置于所述SiC单晶基板上的外延层，所述外延层，从所述SiC单晶基板绵延到其外表面的基底面位错密度为0.1个/cm2以下，内在3C三角缺陷密度为0.1个/cm2以下。

Description

SiC外延晶片及其制造方法
技术领域
本发明涉及SiC外延晶片及其制造方法。本申请基于在2017年1月 10日在日本提出的专利申请2017－001982号要求优先权，在此引用其内 容。
背景技术
碳化硅(SiC)具有与硅(Si)相比绝缘击穿电场大一个数量级，带隙 大3倍，而且热导率高3倍左右等的特性。因而，期待着碳化硅(SiC)应 用于功率器件、高频器件、高温工作器件等。
要促进SiC器件的实用化的话，高品质的SiC外延晶片以及高品质的 外延生长技术的确立是必不可少的。
SiC器件通常使用SiC外延晶片来制作。SiC外延晶片是在SiC单晶 基板上采用化学气相沉积法(Chemical Vapor Deposition：CVD)等使成 为器件的活性区域的外延层(膜)生长而得到。SiC单晶基板是从使用升 华再结晶法等生长出的SiC的块状单晶加工而得到的。
更具体而言，通常在将从(0001)面向＜11－20＞方向具有偏离角(off angle)的面作为生长面的SiC单晶基板上进行台阶流生长(从原子台阶起的横向生长)从而使4H的外延层生长。
在SiC外延晶片中，作为SiC器件引起致命的缺陷的器件致命缺陷之 一，已知基底面位错(Basal plane dislocation：BPD)。
SiC单晶基板中的基底面位错的大多数在形成外延层时转换成为贯通 刃型位错(Threading edge dislocation：TED)。另一方面，原样地延续 到外延层中的一部分的基底面位错成为器件致命缺陷。
因此，正在开展降低从SiC单晶基板延续到外延层中的基底面位错的比例、降低器件致命缺陷的研究。
例如，在专利文献1中记载了：通过控制结晶生长过程中的温度，从 而施加使附着在SiC单晶基板的原子的迁移变化那样的热应力，使3英寸的SiC外延晶片中的基底面位错密度成为10个/cm2以下。
另外，例如，在专利文献2中记载了：通过控制结晶生长过程中的CVD 的反应物浓度、压力、温度以及气流等参数从而使SiC外延晶片中的基底 面位错密度成为10个/cm2以下。
而且，例如，在非专利文献1中记载了：通过使外延层的生长速度成 为50μm/小时，能够将从SiC单晶基板延续到外延层中的BPD的比例降低 到1％。由于在现阶段的技术水准下，在6英寸的SiC单晶基板表面存在 的基底面位错为100～5000个/cm2左右，因此成为1％意味着在SiC外延 晶片的表面产生10～50个/cm2的基底面位错。
另外，在非专利文献2中记载了：通过提高C/Si比，能够降低外延晶 片内的基底面位错密度。
另外，在非专利文献3中记载了：在基底面位错密度与内在3C三角 缺陷之间存在折衷(trade off)的关系。
近年来，为了提高来自一个外延晶片的SiC器件的产出数量，降低制 造成本，正在进行将SiC外延晶片大型化成为6英寸以上的尺寸的尝试。因此，在6英寸以上的大型SiC外延晶片中，也要求基底面位错密度少。
但是，在上述文献中记载的SiC外延晶片，SiC外延晶片的尺寸均为6 英寸以下。当将上述条件单纯地应用于6英寸尺寸时，由于基板面积大， 所以在SiC单晶基板的面内成膜条件波动，不能得到与4英寸同等的结果。
另外，当使生长速度过大时，存在三角缺陷(三角形缺陷)等晶体缺 陷增大的问题。例如，在专利文献3的第0043段中记载了：当晶体的生长 速度过大时，产生晶体缺陷的可能性提高。
在先技术文献
专利文献
专利文献1:日本特开2011－219299号公报
专利文献2:日本特表2015－521378号公报
专利文献3:日本特开2013－239606号公报
非专利文献
非专利文献1:T.Hori，K.Danno and T.Kimoto.Journal of Crystal Growth，306(2007)297－302.
非专利文献2:W.Chen and M.A.Capano.JOURNAL OF APPLIED PHYSICS 98，114907(2005).
非专利文献3:H.Tsuchida，M.Ito，I.Kamata and M.Nagano.Materials ScienceForum Vol.615－617(2009)pp67－72.
发明内容
本发明是鉴于上述问题而完成的，其目的是获得成为器件致命缺陷的 基底面位错以及内在3C三角缺陷少的SiC外延晶片及其制造方法。
本发明人进行了潜心研究，结果发现：通过设置使结晶生长条件向高 速的外延生长条件逐渐接近的缓慢加速工序(ramping)、和使晶体以高 速进行外延生长的高速生长工序，能够得到基底面位错和内在3C三角缺 陷少的SiC外延晶片。
即，为了解决上述问题，本发明提供以下方案。
(1)本发明的一方式涉及的SiC外延晶片，具有：
SiC单晶基板，其主面相对于(0001)面具有0.4°～5°的偏离角；和
外延层，其设置在所述SiC单晶基板上，
所述外延层，从所述SiC单晶基板绵延到其外表面的基底面位错密度 为0.1个/cm2以下，内在3C三角缺陷密度为0.1个/cm2以下。
(2)在上述方式涉及的SiC外延晶片中，
在所述外延层中，所述SiC单晶基板侧的第1区域的基底面位错密度 可以高于所述外表面侧的第2区域的基底面位错密度。
(3)在上述方式涉及的SiC外延晶片中，
可以：所述SiC单晶基板和所述外延层为相同的导电类型，所述外延层从所述SiC单晶基板侧起具有缓冲层和漂移层，所述缓冲层的载流子浓 度高于所述漂移层的载流子浓度，所述缓冲层包含所述第1区域。
(4)在上述方式涉及的SiC外延晶片中，所述第1区域的厚度可以为 1μm以下。
(5)在上述方式涉及的SiC外延晶片中，所述SiC单晶基板的口径可 以为150mm以上。
(6)在上述方式涉及的SiC外延晶片中，所述外延层的厚度可以为 10μm以上。
(7)本发明的一方式涉及的SiC外延晶片的制造方法，具有在主面相 对于(0001)面具有0.4°～5°的偏离角的SiC单晶基板上使外延层结晶生 长的工序，
使所述外延层结晶生长的工序具有：
第1工序，该工序一边将生长速度从第1生长速度向生长速度为50μm/ 小时以上的第2生长速度缓慢地加快，一边在所述SiC单晶基板上使SiC 外延生长；和
第2工序，该工序以50μm/小时以上的生长速度使SiC外延生长。
(8)在上述方式涉及的SiC外延晶片的制造方法中的所述第1工序中， 生长速度的增加率可以为0.1μm/(小时·秒)～2.0μm/(小时·秒)。
根据本发明的一方式涉及的SiC外延晶片的制造方法，能够使外延层 中的从SiC单晶基板绵延到其外表面的基底面位错密度成为0.1个/cm2以 下、内在3C三角缺陷密度成为0.1个/cm2以下。
另外，本发明的一方式涉及的SiC外延晶片，对SiC器件的器件动作 造成大的影响的基底面位错缺陷密度低，能够实现更高的器件的收率(成 品率)和品质。
附图说明
图1是用于说明基底面位错和贯通刃型位错的SiC外延晶片的截面示 意图。
图2是示意地表示SiC单晶基板与外延层的界面以及外延层内部的位 错的行为的图。
图3是表示从基底面位错向贯通刃型位错转换的时机(timing)对SiC 器件造成的影响的差异的示意图。
图4是通过光致发光法确定的内在3C三角缺陷的光致发光图像。
图5是示意地表示本实施方式涉及的SiC外延晶片的制造方法的图。
图6是表示改变外延层的生长速度而制作的4英寸的SiC外延晶片内 所含有的基底面位错密度的图。
图7是表示改变外延层的生长速度而制作的6英寸的SiC外延晶片内 所含有的基底面位错密度的图。
具体实施方式
以下，对于本实施方式涉及的SiC外延晶片和SiC外延晶片的制造方 法，一边适当地参照附图，一边详细地说明。在以下的说明中使用的附图， 为了容易理解本发明的特征，为方便起见有时放大地示出成为特征的部分， 各构成要素的尺寸的比率等有时与实际不同。在以下的说明中例示的材质、 尺寸等为一例，本发明并不被它们限定，能够在不变更其主旨(要件)的 范围适当地变更来实施。
(基底面位错(BPD)、贯通刃型位错(TED))
图1是用于说明基底面位错和贯通刃型位错的SiC外延晶片的截面示 意图。
图1所示的SiC外延晶片10，在SiC单晶基板1上具有外延层2。
在SiC单晶基板1中存在基底面位错(BPD)1A。所谓基底面位错， 按照字面意思那样是指存在于作为SiC单晶的基底面的(0001)面(c)的 位错。一般而言，SiC单晶基板1，将从(0001)向＜11－20＞方向具有偏离角的面作为生长面1a。因此，在图1中，基底面位错1A相对于生长面 1a倾斜地存在。
SiC单晶基板1中的基底面位错1A，在外延层2进行外延生长时造成影响，位错在外延层2内显示出以下的3个行为。图2是示意地表示SiC 单晶基板1与外延层2的界面以及外延层2内部的位错的行为的图。
第1行为，如图2(a)所示，是在基底面位错1A与外延层2的界面， 从基底面位错1A向贯通刃型位错(TED)2B转换的行为。
第2行为，如图2(b)所示，是基底面位错1A原样地向外延层延续 的行为。延续到外延层2中的位错成为基底面位错2A。
另外，第3行为，如图2(c)所示，是在外延层2的内部从基底面位 错2A向贯通刃型位错2B转换的行为。该行为在外延层2的生长过程中变 更了生长条件的情况等容易引起。
基底面位错和贯通刃型位错具有相同的伯格斯矢量(Burgers vector)， 能够相互地转换。所谓贯通刃型位错，是表示晶体的位移方向的伯格斯矢 量和位错线正交的晶体缺陷。作为晶体缺陷的形状，具有1张多余的原子 面呈刀刃状地进入到完整的晶面的形状。
关于对SiC器件造成的不良影响，基底面位错2A大于贯通刃型位错 2B。例如，当在具有基底面位错的双极型器件的顺时针方向上流过电流时， 一边形成肖克利型的堆垛层错一边缺陷扩大，使器件的顺时针方向特性劣 化。
因此，三个行为之中对SiC器件的影响最小的是由图2(a)所示的第 1个行为。与此相对，三个行为之中对SiC器件的影响最大的是由图2(b) 所示的第2个行为。
在由图2(c)所示的第3行为的情况下，根据从基底面位错2A向贯 通刃型位错2B转换的时机，对SiC器件造成的影响大大地变化。图3是 表示从基底面位错2A向贯通刃型位错2B转换的时机对SiC器件造成的影 响的差异的示意图。
SiC外延层2存在从SiC单晶基板1侧起具有缓冲层2a和漂移层2b 的情况。漂移层2b是形成SiC器件的层，缓冲层2a是用于对漂移层2b 和SiC单晶基板1的载流子浓度的差异进行缓和的层。缓冲层2a和漂移层 2b的差异能够根据载流子浓度的差异来明确地判断。一般而言，漂移层2b的载流子浓度低于缓冲层2a的载流子浓度。
漂移层2b是形成SiC器件的层，当在该层内包含基底面位错2A时， 对SiC器件造成不良影响。即，如图3(b)所示，作为用于SiC器件的 SiC外延晶片10，不允许在漂移层2b内产生了从基底面位错2A向贯通刃 型位错2B的转换的情况。
另一方面，缓冲层2a是调整生长条件的层，虽说在该层内包含基底面 位错2A，但是并不直接对SiC器件造成不良影响。即，如图3(a)所示， 作为用于SiC器件的SiC外延晶片10，允许在缓冲层2a内产生了从基底 面位错2A向贯通刃型位错2B的转换的情况。
这样，为了避免对SiC器件的影响，要求在层叠外延层2的过程中以 高效率将SiC单晶基板1内的基底面位错1A转换成贯通刃型位错2B。另 外，作为从基底面位错向贯通刃型位错转换的时机，要求设在如图2(a) 所示那样的SiC单晶基板1与外延层2的界面、以及如图3(a)所示那样 的外延层2的缓冲层2a内。
基底面位错2A和贯通刃型位错2B能够从通过对表面进行选择性蚀刻 (腐蚀)而产生的凹坑的形状和通过X射线形貌术得到的位错图像来识别。 使用了选择性蚀刻的方法，是破坏性检查，不能够以非破坏的方式进行。 另外，X射线形貌术难以测定基板整个面。
因此，优选使用光致发光图像来检测，所述光致发光图像是利用了在 照射紫外光时缺陷发出的光致发射光而得到的图像。当照射紫外线时，基 底面位错2A发出700nm以上的波长的光。
当使用光致发光图像时，能够无遗漏地检测对器件造成不良影响的样 态。对器件造成不良影响的样态是指：基底面位错1A没有转换而原样地 向外延层2中延续的情况(图2(b))、和基底面位错2A在漂移层2b 内向贯通刃型位错2B转换的情况(图3(b))。
在图2(a)所示的情况下，外延层2内所含有的位错只是贯通刃型位 错2B，原则上不发出700nm以上的波长的光。从堆垛层错的堆垛方向(层 叠方向)观看，也存在被照射到斜面的部分发光的情况，但这些缺陷能够从描绘图像来区别。
另外，在图3(a)所示的情况下，由于基底面位错2A存在于高载流 子浓度的缓冲层2a内，所以光致发射光散射，难以检测出。
即，当使用光致发光图像时，能够对应该控制的基底面位错2A的个 数进行计数。
(内在3C三角缺陷)
图4是表示对内在3C三角缺陷进行了测定的结果。图4(a)是表面 显微镜图像，图4(b)是光致发光图像，图4(c)是透射型电子显微镜(TEM) 图像。在图4(b)中，为了容易理解，用虚线将内在3C三角缺陷T的外 周进行勾边。
内在3C三角缺陷T意指：在照射紫外线时，呈三角形地发出波长 540nm～600nm的光致发射光的缺陷。
内在3C三角缺陷T的定义与所谓的表面三角缺陷稍微不同。表面三 角缺陷意指通过光学显微镜能够呈三角形状地看到的缺陷，仅捕捉在外延 层2的表面能够看到的缺陷。与此相对，内在3C三角缺陷T，通过光致 发光图像来判定，捕捉直至在外延层2的内部含有的缺陷。因此，即使在 光学显微镜(图4(a))下看不到三角形状的缺陷，也在光致发光图像(图 4(b))中捕捉直到呈三角形状地看到的缺陷。
内在3C三角缺陷T是沿着台阶流生长方向(＜11－20＞方向)从上 游向下游，向三角形的顶点和其对边(底边)排列的方向而形成的缺陷。 内在3C三角缺陷T，以存在于外延生长前的SiC单晶基板上的异物(颗 粒)为起点，从此处起沿着基板的偏离角，3C的多型的层延伸，并在外延 层2的表面露出。在存在内在3C三角缺陷T的部分中，透射型电子显微 镜图像(图4(c))中的原子排列发生变化。详细来说，如图4(c)所示， 可知在4H的结晶周期中混入了9重层(bilayers)的3C的层叠。
即，内在3C三角缺陷T是内部存在于外延层2内的缺陷，是内有3C 的多型的三角形状的缺陷。形成有3C的多型的SiC的部分，由于电特性与由其他的4H的多型构成的正常的外延层不同，因此包含内在3C三角缺陷的SiC器件成为不良品。
再者，内在3C三角缺陷，若底边的长度变长，则由于缺陷占有的面 积变大，因此容易检测出。因此，为了无遗漏地检测出内在3C三角缺陷， 优选加快外延层2的结晶生长速度或加厚外延层2的厚度。
例如，如果外延层2的结晶生长速度小于50μm/小时，则优选外延层 2的厚度设为30μm以上，如果外延层2的结晶生长速度为50μm/小时以上， 则优选外延层2的厚度设为10μm以上。外延层2的厚度的上限可设为 400μm以下。
(SiC外延晶片的制造方法)
本实施方式涉及的SiC外延晶片10的制造方法，是在主面相对于 (0001)面具有0.4°～5°的偏离角的SiC单晶基板1上使外延层2结晶生 长的方法。
首先，准备SiC单晶基板1。SiC单晶基板1的制作方法没有特别限制 (没有限定)。例如，通过对使用升华法等得到的SiC锭进行切片而得到。
在SiC单晶基板1中，沿着(0001)面(c面)存在基底面位错1A。 在SiC单晶基板1的生长面1a露出来的基底面位错1A的个数优选较少， 但并不特别限定。在现阶段的技术水准下，在6英寸的SiC单晶基板1的 表面(生长面)存在的基底面位错1A的个数为1000～5000个/cm2左右。
接着，在SiC单晶基板1上使外延层2外延生长，来制作SiC外延晶 片10。外延层2是利用例如化学气相沉积(CVD)法等在SiC单晶基板1 的生长面1a上进行台阶流生长(从原子台阶进行横向生长)而得到的。
作为Si系的原料气体，可使用硅烷、三氯硅烷和二氯硅烷等的氯硅烷。 作为C系的原料气体，可使用丙烷、乙烯等。作为生长温度，可采用用于 通常的4H－SiC外延生长的温度。
使外延层2生长的过程被区分为第1工序和第2工序。图5是示意地 表示使外延层2生长的生长条件的图。
如图5所示，在第1工序中，一边从第1生长速度VA向第2生长速 度VB缓慢地加快(ramping)生长速度，一边在SiC单晶基板1上使SiC外延生长。即，在第1工序中，使向生长空间内供给的原料气体(C系原 料、Si系原料等)的量缓慢地增加。在此，第1生长速度VA是第1工序 中的外延生长的开始时间点下的生长速度。第2生长速度VB是第1工序的 结束时间点下的生长速度。通过在第1工序中使向生长空间内供给的原料 气体的量缓慢地增加，能够抑制内在3C三角缺陷的发生。
内在3C三角缺陷是存在于SiC单晶基板上的异物成为核从而形成的。 在生长空间内、SiC单晶基板的表面，原料的一部分进行核生成而发生的 硅滴(Silicon droplet)、与基板的多型不同的多型的SiC的析出等是该核的一例。
如硅滴、与基板的多型不同的多型的SiC的析出那样的原料的核生成， 由于生长空间内的原料比的混乱而产生。即，原料的核生成由于生长空间 内的C/Si比的混乱而产生。例如，若生长空间内的C/Si比变小(Si变得 过量)，则容易产生硅滴。另外，若生长空间内的C/Si比变大(C变得过 量)，则在生长表面容易形成台阶束(step bunching)，与此相伴，平台 (terrace)宽度变大，容易核生成与基板的多型不同的多型的SiC。
另外，若存在于生长空间内的原料气体的量多，则原子的总量多，因 此原子彼此聚集的概率提高。因此，即使是C/Si比的微小的混乱，也产生 核生成。
另外，C/Si比在结晶生长的初期容易混乱。原因是，即使控制原料的 投入比，C系原料和Si系原料直到到达基板为止的时间也不同。即，在外延生长的初期，存在C/Si比的理论值和C/Si比的有效值不同的情况。
因此，若不使投入的原料的流量缓慢地增加而一下子供给大量的原料 气体，则内在3C三角缺陷的发生概率提高。该倾向在第2生长速度VB非 常快的生长条件下显著。生长速度快是由于供给的原料气体量非常多的缘 故。
在第1工序中，第1生长速度VA优选为0.1μm/小时～10μm/小时，更 优选为1μm/小时～5μm/小时。如果在该范围内，则能够以有效值控制C/Si 比从而进行外延生长。
另外，从第1生长速度VA到第2生长速度VB的生长速度的增加率， 优选为0.1μm/(小时·秒)～2.0μm/(小时·秒)，更优选为0.2μm/(小时· 秒)～1.0μm/(小时·秒)。
在此，第1工序中的生长速度的增加率，对应于每单位时间的生长速 度的变化率，对应于图5中的曲线的斜率。如果生长速度的增加率在该范 围内，则所供给的原料的流量看不到快速的变化，能避免较大地扰乱C/Si 比。即，能够抑制核生成。
第1工序中的C/Si比，优选为0.8～1.2，更优选为0.9～1.1。由于在 第1工序中生长的外延层与SiC单晶基板1接触，因此优选与构成SiC单 晶基板1的元素的C/Si比匹配地设定。
在第2工序中，以50μm/小时以上的生长速度使SiC外延生长。第2 工序中的生长速度只要为50μm/小时以上即可，优选为60μm/小时以上。 第2工序中的生长速度，可以设为恒定为在第1工序中最终到达的第2生 长速度VB，也可以使其变动。
在形成外延层2时，SiC单晶基板1的基底面位错1A的大多数在SiC 单晶基板1与外延层2的界面(图2(a))或第1工序的途中(图3(a)) 中向贯通刃型位错2B转换。
其原因是，与SiC单晶基板1内的基底面位错1A原样地延续到外延 层2中而变为基底面位错2A相比，其转换成贯通刃型位错2B而缩短位错 的长度时，位错的能量变小，稳定。另一方面，一部分的基底面位错1A 原样地延续到外延层2中而变成作为器件致命缺陷的基底面位错2A。
为了提高从基底面位错1A向贯通刃型位错2B的转换效率，抑制作为 器件致命缺陷的基底面位错2A，优选使第2工序中的外延层的生长速度较 快。若将第2工序中的生长速度设为50μm/小时以上，则即使在6英寸以 上的SiC外延晶片10中，也能够使从SiC单晶基板1不转换成贯通刃型 位错2B而延伸的基底面位错2A的密度成为0.1个/cm2以下。
在此，在“6英寸以上”的SiC外延晶片10中，使从SiC单晶基板1不 转换成贯通刃型位错2B而延伸的基底面位错2A的密度成为0.1个/cm2以下这一点是非常重要的点。对于以往的4英寸以下的SiC外延晶片，曾报 告了将基底面位错密度抑制为较低密度的SiC外延晶片。但是，对于6英 寸以上的SiC外延晶片，尚未进行过这样的报道。在6英寸以上的SiC外延晶片中，SiC单晶基板的成膜条件会波动，不易得到与4英寸同等的结 果。
另外，4英寸以下的SiC外延晶片10，即使在外延层2的生长速度小 于50μm/小时的情况下，也偶尔有时基底面位错密度变为0.1个/cm2以下。 例如是SiC单晶基板1本身具有的基底面位错1A少的情况、成膜条件为 特定的条件下且被固定的情况。
但是，实际上SiC单晶基板1的状态不是相同的，按各批次或各张而 不同。另外，成膜条件也因各种原因而需要变更。因此，即使是4英寸以 下的SiC外延晶片10，也难以稳定地降低基底面位错密度。
优选第1工序、第2工程中的C/Si比为0.8～1.4。如果为该范围的C/Si 比，就能够得到作为器件工作层而优选的特性的外延晶片。例如，优选： 在想要使由位错引起的凹坑较浅的情况下，将C/Si设为低的值，在想要降 低n型掺杂的背景噪声的情况下将C/Si比设为高的值。
另外，在第2工序中，优选将具有Cl元素的气体(例如HCl气体) 等与原料气体同时地向成膜空间内导入。若同时地导入具有Cl元素的气 体，则在生长面1a上形成SiClx，能够更加抑制Si滴的发生。
进而，优选使成膜环境中的气压降低。具体而言，优选为1Torr以上 且100Torr以下，更优选为1Torr以上且50Torr以下。如果成膜环境中 的气压在该范围，则能够充分确保外延层的生长速度，并且抑制在气相中 进行SiC的核生成并附着于SiC单晶基板上。即，能够避免成为三角缺陷的起点的异物的发生。
另外，在第2工序中，优选将外延层2的生长速度设为75μm/小时以 上，优选设为300μm/小时以下。当将外延层2的生长速度设为75μm/小时以上时，能够更加提高从基底面位错1A向贯通刃型位错2B的转换效率， 能够稳定地使基底面位错密度成为0.1个/cm2以下。另一方面，如果生长速度为300μm/小时以下，则能够抑制C/Si比的混乱，抑制三角缺陷的发 生。
另外，也可以在使外延层2生长之前，对SiC单晶基板1的生长面1a 实施蚀刻、研磨等的表面处理。通过在使外延层2生长之前，对SiC单晶 基板1的生长面1a进行蚀刻或研磨，能够除去残留在生长面1a的损伤(晶 体应变、异物)等。
优选蚀刻在成膜腔室(chamber)内进行。作为蚀刻气体，可使用氢 气、氯化氢气体、硅烷(SiH4)气体等。研磨可使用化学性机械研磨(CMP) 等。
另外，也可以在外延晶片10的生长初期形成缓冲层2a。缓冲层2a是 载流子浓度比外延层2的漂移层2b的载流子浓度高的部分。当具有缓冲层 2a时，能够调整SiC单晶1与漂移层2b之间的载流子浓度。作为缓冲层 的载流子浓度，能够设为1×1017cm－3～1×1019cm－3。作为漂移层的载流子 浓度，能够设为1×1014cm－3～1×1017cm－3。作为n型的导电类型的SiC外 延层的掺杂物，可使用氮，作为掺杂材料气体，可使用N2。
如上述那样，根据本发明的一方式涉及的SiC外延晶片的制造方法， 通过加快生长速度，能够提高从基底面位错1A向贯通刃型位错2B的转换 效率，并使外延晶片中的从SiC单晶基板1不转换成贯通刃型位错2B而 延伸的基底面位错2A的密度成为0.1个/cm2以下。
另外，通过将生长速度设为规定的速度以上，即使在不同的SiC单晶 基板、不同的成膜条件下，也能够再现性高且稳定地使基底面位错密度成 为0.1个/cm2以下。
进而，通过加快外延层的生长速度而发生的可能性提高的内在3C三 角缺陷，也能够通过将成膜条件等设为规定的条件而降低。
(SiC外延晶片)
本实施方式涉及的SiC外延晶片，采用上述的制造方法得到。本实施 方式涉及的SiC外延晶片，如图1所示，具有SiC单晶基板1、和SiC外延层2。SiC外延层2也可以直接设置在SiC单晶基板1上。
SiC单晶基板1，其主面相对于(0001)面具有0.4°～5°的偏离角(off angle)。如果偏离角在该范围，则能够在维持对器件所要求的偏离角的状 态下使外延层2生长。
外延层2的从SiC单晶基板1绵延到外表面的基底面位错密度为0.1 个/cm2以下，内在3C三角缺陷密度为0.1个/cm2以下。
基底面位错，利用光致发光法检测出。将400nm以下的波长的光作为 激励光，来检测以700nm以上的波长进行发光的在外延生长的台阶流方向 延伸的线状的缺陷作为基底面位错。而且，计数检测出的SiC外延晶片内 的基底面位错的数量，并除以SiC外延晶片的面积，由此求出基底面位错 密度。
内在3C三角缺陷也利用光致发光法来检测出。将400nm以下的波长 的光作为激励光，检测以540nm～600nm的波长进行发光的三角形状的缺 陷作为内在3C三角缺陷。而且，计数检测出的SiC外延晶片内的内在3C 三角缺陷的数量，并除以SiC外延晶片的面积，由此求出内在3C三角缺 陷的密度。
在此，“从SiC单晶基板1绵延到外表面的基底面位错密度”，原则上 意指如图2(b)所示那样从SiC单晶基板1不转换成贯通刃型位错2B而 延伸到外表面的基底面位错2A的密度。
在存在于外延层2内的基底面位错2A中，存在2种模式。一种模式 是如图2(b)所示那样，从SiC单晶基板1不转换成贯通刃型位错2B而延伸到外表面的基底面位错2A，另一种模式是如图3(a)和(b)所示那 样在外延层2的内部转换成贯通刃型位错2B的基底面位错2A。
作为光致发光图像而测定的是前者，原则上不测定后者。在如图3(a) 所示那样在缓冲层2a内向贯通刃型位错2B转换的情况下，光致发射光进 行散射，不能充分地测定。另外，图3(b)所示的漂移层2b，由于原则 上在上述的第2工序中高速生长，因此不怎么发生在漂移层2b内的向贯通 刃型位错2B的转换。
另外，即使同时地测定了在这些外延层2的内部转换成为贯通刃型位错2B的基底面位错2A的一部分，也是略多些地测定了基底面位错2A， 从SiC单晶基板1绵延到外表面的基底面位错2A的密度为0.1个/cm2以下 是不变的。
当基底面位错密度小时，能够提高从1张SiC外延晶片制作SiC器件 的产出效率(成品率)。另外，当内在3C三角缺陷密度小时，电特性与 由4H的多型构成的正常的外延层不同的3C多型的部分所占有的比例变 小，因此有助于SiC器件的有效面积以及收率的提高。
SiC单晶基板的口径(直径)优选为150mm以上(6英寸以上)。在 6英寸以上的SiC外延晶片中，基底面位错密度和内在3C三角缺陷在上述 的范围的SiC外延晶片是此次初次发现的。
为6英寸以上是重要的，能够增多能由1张SiC外延晶片制作的SiC 器件的产出数量，能够实现SiC器件的低价格化。SiC器件的性能非常好， 但与Si器件相比，成本高，这一点是课题，但是，大型且基底面位错密度 少的SiC器件会使成本大幅度降低。
外延层2，SiC单晶基板1侧的第1区域的基底面位错密度高于外表面 侧的第2区域的基底面位错密度。这起因于外延层2的结晶生长条件被分为第1工序和第2工序。
再者，详细地讲，外延层2具有相对的2个主面，其第1区域位于与 SiC单晶基板1接触的第1主面侧，第2区域位于面向外表面的第2主面 侧。
与提高生长速度相伴，变得容易发生从基底面位错2A向贯通刃型位 错2B的转换。在缓慢地提高生长速度的第1工序中，转换率缓慢地提高。 在超过50μm/小时的生长速度区域中，能够将大部分的BPD转换成TED。 也就是说，在第2工序中生长出的外延层，与在第1工序中生长出的外延 层相比，基底面位错密度相对地低。
因此，在第1工序中生长出的外延层对应于第1区域，在第2工序中 生长出的外延层对应于第2区域。第1工序和第2工序由于生长条件平稳 地变化，因此看不到作为晶体的明显的边界，但作为基底面位错密度不同的区域能够判别。
在SiC单晶基板1和外延层2为相同的导电类型的情况下，外延层2 也可以从SiC单晶基板1侧起具有缓冲层2a和漂移层2b。详细来说，缓 冲层2a位于与SiC单结晶基板1接触的第1主面侧，漂移层2b位于面向 外表面的第2主面侧。通过设置缓冲层，能够调整SiC单晶基板1与漂移 层2b的载流子浓度的差异。
优选第1区域包含在缓冲层2a内。如上述那样，第1区域在外延层2 内基底面位错密度相对地高。如果基底面位错2A在缓冲层2a内，则能够 减小对SiC器件造成的影响。即，在制造过程中，优选第1工序在形成缓 冲层2a的过程中进行。
BPD尽可能不向外延层2伸展为好。因此，优选第1区域的厚度为1μm 以下。第1区域的厚度的下限值不特别限定，优选超过0μm。再者，第1 区域的厚度是根据一边在厚度方向上切削外延层2一边测定而得到的基底 面位错密度来判定的。从基底面位错密度变为外表面的基底面位错密度的 10倍以上的磨削面到SiC单晶基板1的厚度对应于第1区域的厚度。也可 以说第1区域的基底面位错密度为第2区域的基底面位错密度的10倍以 上。外延层2之中的第1区域以外的部位是第2区域。
外延层2的厚度优选为10μm以上。内在3C三角缺陷在外延层2的 厚度厚时容易发现。因此，如果外延层2的厚度在该范围，就能够无遗漏 地确定内在3C三角缺陷。
SiC外延晶片的形状并不特别限定。可以是一般所使用的圆形、具有 定向平面(OF)等的切口的形状。
根据本实施方式涉及的SiC外延晶片，SiC器件的成为器件致命缺陷 的基底面位错(BPD)以及内在3C三角缺陷的量少，SiC器件的品质提高。
另外，面向汽车的模块等由于用一个器件处理100A级的大电流，因 此由SiC外延晶片生产的SiC芯片(SiC器件的基板)被大型化为10mm 见方的级别。在这样的大型SiC芯片中，基底面位错密度对产出效率的影 响极高，能够降低基底面位错密度是极其重要的。
实施例
以下，对本发明的实施例进行说明。再者，本发明并不仅限定于以下 的实施例。
“基底面位错密度的研究”
(实施例1－1～1－5)
准备了4英寸的SiC单晶基板。准备的SiC单晶基板为4H型的多型， 主面具有4°的偏离角。
接着，向生长炉内导入SiC单晶基板，使用氢气对生长面进行气体蚀 刻。蚀刻的温度设为与外延生长时的温度相同。
接着，一边对蚀刻后的4H－SiC单晶基板的表面供给作为原料气体的 硅烷、丙烷、作为载气的氢，一边使外延层生长。将第1工序中的第1生 长速度VA设为4μm/小时，将第2生长速度VB设为75μm/小时。在第1 工序中从第1生长速度VA到第2生长速度VB的生长速度的最大增加率设 为0.4μm/(小时·秒)。
关于生长速度的最大增加率的计算方法，如以下那样来求出。将变为 某个生长速度V时的硅系的原料气体的流量设为x(sccm)，将硅系的原 料气体的流量的最大增加率设为y(sccm/秒)。而且，按照以下的计算式 (1)来求出生长速度的最大增加率。
“生长速度的最大增加率”＝y÷x×V (1)
碳系原料以C/Si＝0.8～1.4的比率与硅系原料的流量的增加匹配地增 加。第1工序中的C/Si比设为1.0，第2工序中的C/Si比设为1.2。
然后，对于制作出的SiC外延晶片，使用フォトンデザイン公司制的 光致发光成像装置来评价了基底面位错密度。在表1和图6中示出求得的结果。另外，由于SiC单晶基板1具有的基底面位错1A的数量按各样品 而不同，所以用不同的4个样品研究了同一条件。将其结果作为实施例1 －2～1－5示出。
(实施例2－1)
实施例2－1，与实施例1－1不同的点是将第2生长速度VB设为60μm/小时。其他的条件与实施例1－1同样。对于所得到的实施例2－1的SiC 外延晶片，也评价了基底面位错密度。在表1和图6中示出求得的结果。
(比较例1－1～1－6)
比较例1－1，与实施例1－1不同的点是将第2生长速度VB设为45μm/ 小时。其他的条件与实施例1－1同样。对于所得到的比较例1－1的SiC 外延晶片，也评价了基底面位错密度。在表1和图6中示出求得的结果。 另外，由于SiC单晶基板1具有的基底面位错1A的数量按各样品而不同， 所以用不同的5个样品研究了同一条件。将其结果作为比较例1－2～1－6 示出。
表1
(实施例3－1～3－5)
实施例3－1，与实施例1－1不同的点是SiC单晶基板的尺寸为6英 寸。其他的条件与实施例1－1同样。
对于所得到的实施例3－1的SiC外延晶片，也评价了基底面位错密度。在表2和图7中示出求得的结果。另外，由于SiC单晶基板1具有的基底 面位错1A的数量按各样品而不同，所以用不同的5个样品研究了同一条 件。将其结果作为实施例3－2～3－5示出。
(实施例4－1～4－3)
实施例4－1，与实施例2－1不同的点是SiC单晶基板的尺寸为6英 寸。其他的条件与实施例2－1同样。
对于所得到的实施例4－1的SiC外延晶片，也评价了基底面位错密度。 在表2和图7中示出求得的结果。另外，由于SiC单晶基板1具有的基底 面位错1A的数量按各样品而不同，所以用不同的3个样品研究了同一条 件。将其结果作为实施例4－2和4－3示出。
(比较例2－1～2－3)
比较例2－1，与比较例1－1不同的点是SiC单晶基板的尺寸为6英 寸。其他的条件与比较例1－1同样。
对于所得到的比较例2－1的SiC外延晶片，也评价了基底面位错密度。 在表2和图7中示出求出的结果。另外，由于SiC单晶基板1具有的基底 面位错1A的数量按各样品而不同，所以用不同的3个样品研究了同一条 件。将其结果作为比较例2－2和2－3示出。
表2
如表1和表2所示，当将第2生长速度VB设为50μm/小时以上时，SiC 外延晶片的基底面位错密度为0.1个/cm2以下。与此相对，在将第2生长 速度VB设为小于50μm/小时的情况下，存在基底面位错密度超过0.1个/cm2的样品。特别是，在SiC单晶基板的大小为6英寸的情况下，基底面位错 密度大。
“内在3C三角缺陷的研究”
(实施例3－1)
对实施例3－1的SiC外延晶片照射紫外光，测定发出的540nm～ 600nm波长的光作为光致发射光，检测内在3C三角缺陷密度。另外，同 时地使用共焦微分干涉光学系表面检查装置(SICA)，也同时测定了在进 行测定的表面表现出从而看到的表面三角缺陷密度。在表3中示出其结果。
(比较例3－1)
在比较例3－1中，与实施例3－1不同的点是不进行第1工序。其他 的条件与实施例3－1同样。同样地测定了比较例3－1的内在3C三角缺 陷密度以及表面三角缺陷密度。在表3中示出其结果。
(比较例3－2)
在比较例3－2中，与实施例3－1不同的点是不进行第1工序，并将 第2工序中的生长速度设为7μm/小时。其他的条件与实施例3－1同样。 同样地测定了比较例3－2的内在3C三角缺陷密度以及表面三角缺陷密 度。在表3中示出其结果。
当如表3的比较例3－1所示那样不设置第1工序时，内在3C三角缺 陷密度变高。另外，当如表3的比较例3－2所示那样使第2工序中的结晶 生长速度慢时，基底面位错密度变高。
与此相对，进行第1工序且在第2工序中以75μm/小时进行外延生长 的实施例3－1，基底面位错密度和三角缺陷密度都为0.1个/cm2以下。再 者，表面三角缺陷密度均无差异，确认出使用SICA不能检测到内在的三 角缺陷。
产业上的可利用性
根据本发明，能够提供基底面位错密度和内在3C三角缺陷密度低的 SiC外延晶片。特别是能够提供150mm以上(6英寸以上)且基底面位错 密度低的SiC外延晶片。因此，能够增多能由一张SiC外延晶片制作的SiC 器件的产出数量，能够实现SiC器件的低价格化。因此，本发明能够很适合地应用于功率器件、高频器件、高温工作器件等的SiC器件用的SiC外 延晶片、SiC外延晶片的制造工序。
附图标记说明
1：SiC单晶基板；2：外延层；10：SiC外延晶片；1A、2A：基底面 位错；2B：贯通刃型位错；T：三角缺陷。

Claims (6)

1.一种SiC外延晶片，具有：
SiC单晶基板，其主面相对于(0001)面具有0.4°～5°的偏离角；和
外延层，其设置在所述SiC单晶基板上，
所述外延层，从所述SiC单晶基板绵延到其外表面的基底面位错密度为0.1个/cm2以下，内在3C三角缺陷密度为0.1个/cm2以下，
所述内在3C三角缺陷是内在于外延层内的缺陷，是在照射紫外线时呈三角形地发出波长540nm～600nm的光致发射光的缺陷，并且
在所述内在3C三角缺陷中，在4H的结晶周期中混入了3C的层叠，在光学显微镜下看不到三角形状的缺陷，
所述SiC单晶基板的口径为150mm以上。
2.根据权利要求1所述的SiC外延晶片，
在所述外延层中，所述SiC单晶基板侧的第1区域的基底面位错密度高于所述外表面侧的第2区域的基底面位错密度。
3.根据权利要求2所述的SiC外延晶片，
所述SiC单晶基板和所述外延层为相同的导电类型，
所述外延层从所述SiC单晶基板侧起具有缓冲层和漂移层，
所述缓冲层的载流子浓度高于所述漂移层的载流子浓度，
所述缓冲层包含所述第1区域。
4.根据权利要求2或3所述的SiC外延晶片，所述第1区域的厚度为1μm以下。
5.根据权利要求1～3的任一项所述的SiC外延晶片，所述外延层的厚度为10μm以上。
6.一种SiC外延晶片的制造方法，具有在主面相对于(0001)面具有0.4°～5°的偏离角的SiC单晶基板上使外延层结晶生长的工序，
使所述外延层结晶生长的工序具有：
第1工序，该工序一边将生长速度从第1生长速度向生长速度为50μm/小时以上的第2生长速度缓慢地斜线式加快，一边在所述SiC单晶基板上使SiC外延生长；和
第2工序，该工序以50μm/小时以上的生长速度使SiC外延生长，
所述SiC单晶基板的口径为150mm以上，
在所述第1工序中，生长速度的增加率为0.1μm/(小时·秒)～2.0μm/(小时·秒)。
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