JPWO2018211737A1 - SiCエピタキシャルウエハおよびその製造方法 - Google Patents

SiCエピタキシャルウエハおよびその製造方法 Download PDF

Info

Publication number
JPWO2018211737A1
JPWO2018211737A1 JP2019519049A JP2019519049A JPWO2018211737A1 JP WO2018211737 A1 JPWO2018211737 A1 JP WO2018211737A1 JP 2019519049 A JP2019519049 A JP 2019519049A JP 2019519049 A JP2019519049 A JP 2019519049A JP WO2018211737 A1 JPWO2018211737 A1 JP WO2018211737A1
Authority
JP
Japan
Prior art keywords
sic epitaxial
sic
layer
wafer
epitaxial layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019519049A
Other languages
English (en)
Other versions
JP6758491B2 (ja
Inventor
陽一郎 三谷
泰広 木村
彰仁 大野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of JPWO2018211737A1 publication Critical patent/JPWO2018211737A1/ja
Application granted granted Critical
Publication of JP6758491B2 publication Critical patent/JP6758491B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/0262Reduction or decomposition of gaseous compounds, e.g. CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608Silicon carbide
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10Inorganic compounds or compositions
    • C30B29/36Carbides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02373Group 14 semiconducting materials
    • H01L21/02378Silicon carbide
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02441Group 14 semiconducting materials
    • H01L21/02447Silicon carbide
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02494Structure
    • H01L21/02496Layer structure
    • H01L21/02502Layer structure consisting of two layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02494Structure
    • H01L21/02496Layer structure
    • H01L21/0251Graded layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02524Group 14 semiconducting materials
    • H01L21/02529Silicon carbide
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02587Structure
    • H01L21/0259Microstructure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02656Special treatments
    • H01L21/02658Pretreatments
    • H01L21/02661In-situ cleaning
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003Nitride compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66053Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

本発明は、SiCエピタキシャルウエハのデバイス歩留まりを高めることを目的とする。SiCエピタキシャルウエハ11は、SiCエピタキシャル層であるドリフト層2を備える。ドリフト層2は、膜厚が18μm以上350μm以下であり、算術平均粗さが0.60nm以上3.00nm以下であり、不純物濃度が1×1014/cm3以上5×1015/cm3以下である。

Description

この発明は、SiCエピタキシャルウエハのデバイス歩留まりを高くする技術に関する。
炭化珪素(SiC)は、珪素(Si)に比べてバンドギャップが大きく、また、絶縁破壊電界強度、飽和電子速度および熱伝導度などの物性値が優れており、半導体パワーデバイス材料として優れた性質を有する。特に、このSiCを用いたパワーデバイスでは、小型化および電力損失の大幅な低減が可能となり、電源電力変換時の省エネルギー化が実現できる。よって、SiCを用いたパワーデバイス(以下、「SiCパワーデバイス」と称する)は、電気自動車の高性能化または太陽電池システムの高機能化に貢献でき、低炭素社会を実現するためのキーデバイスとなる可能性を有している。
SiCパワーデバイスを製造するにあたり、予めSiC基板上に半導体デバイスのドリフト層を形成する必要がある。ドリフト層は、化学気相堆積(chemical vapor deposition、CVD)法などにより、膜厚および結晶中におけるキャリア濃度が精密に制御されて作りこまれる。基板に加えてドリフト層をエピタキシャル成長により形成する理由は、ドリフト層の膜厚およびキャリア濃度がデバイスの設計仕様によりほぼ規定されるためであり、また、ドリフト層のキャリア濃度を基板より一層高精度に制御することが求められるためである。
SiC基板上にエピタキシャル成長層を形成させたウエハを、以下、エピタキシャルウエハと称する。SiCパワーデバイスは、エピタキシャルウエハに対し様々な加工を施して作製される。そのため、一枚のウエハから作製されるデバイスのうち所望の特性を有するデバイスの割合、すなわちデバイス歩留まりは、エピタキシャル成長層の電気的特性の均一性に強く依存している。
すなわち、エピタキシャルウエハの面内において、他の領域よりも絶縁破壊電界が小さかったり、一定の電圧を印加した際に相対的に大きな電流が流れたりする局所的な領域が存在すれば、当該領域を含むデバイスの電気的特性は劣ったものとなる。例えば、耐電圧特性が悪くなることで、相対的に小さな印加電圧でもリーク電流が流れてしまう。言い換えれば、デバイス歩留まりを第一義的に規定する要素は、エピタキシャルウエハの結晶均一性である。エピタキシャルウエハの結晶均一性を阻害する要因として、エピタキシャル成長時の不具合により、エピタキシャルウエハの表面に観察される三角欠陥またはダウンフォール等のデバイスキラー欠陥の存在が知られている。
デバイス歩留まりを向上させるため、高品質のSiCエピタキシャル成長層を得る手法がいくつか提案されている。
例えば、特許文献1には、圧力条件と基板温度条件のうち一方の条件を固定したまま、成膜途中で他方の条件を高い設定条件と低い設定条件との間で切り替えることにより、高品質なSiCエピタキシャル膜を形成することが記載されている。
また、特許文献2では、縦型ホットウォールCVDエピタキシャル装置において、サセプタの表面における被覆材の剥離またはクラックの発生を抑制するサセプタを用いることが記載されている。この縦型ホットウォールCVDエピタキシャル装置により、平坦かつ高純度なSiCエピタキシャル成長層を高速に形成することが可能である。
また、非特許文献1では、ステップバンチングが存在するエピタキシャル成長層を用いてデバイスを作製すると、ゲート酸化膜の不均一性を引き起こし、その信頼性に悪影響を及ぼす旨が記載されている。
特許第5353800号公報 特開2005−109408号公報
「Relation between defects on 4H-SiC epitaxial surface and gate oxide reliablity」、Silicon Carbide and Related Materials 2012、Switzerland、2013、Vols. 740-742、p. 745-748
デバイス歩留まりを低下させるデバイスキラー欠陥の一つに、三角欠陥がある。一般的に、三角欠陥の主な発生原因は、エピタキシャル成長層の形成前及び形成中に、基板表面に付着する微小なSiCの粒であることが知られている。しかし、これら以外の原因で発生する特異な三角欠陥も存在する。この特異な三角欠陥は、一般的な成長条件でエピタキシャル層を成長させる場合、エピタキシャル層を厚膜化することで顕著化する。そのため、特に3.3kV以上の耐圧を有する高耐圧デバイスなど、膜厚が数十μm以上のエピタキシャル層を用いるデバイスでは、特異な三角欠陥がデバイス歩留まり低下の致命的な原因となる場合があった。
本発明は、上記のような問題を解決するためになされたものであり、SiCエピタキシャルウエハのデバイス歩留まりを高めることを目的とする。
本発明のSiCエピタキシャルウエハは、SiCエピタキシャル層を備える。SiCエピタキシャル層は、膜厚が18μm以上350μm以下であり、算術平均粗さが0.60nm以上3.00nm以下であり、不純物濃度が1×1014/cm以上5×1015/cm以下である。
本発明のSiCエピタキシャルウエハの製造方法は、SiC基板をCVD装置の反応炉内に設置し、SiC基板上に膜厚が18μm以上350μm以下のSiCエピタキシャル層を形成するSiCエピタキシャルウエハの製造方法であり、SiCエピタキシャル層の形成条件は、反応炉内の圧力が3kPa以上12kPa以下、反応炉内に供給される材料ガスのC/Si比が1.0以上1.5以下、成長温度が1500℃以上1750℃以下である。
本発明のSiCエピタキシャルウエハは、SiCエピタキシャル層を備える。SiCエピタキシャル層は、膜厚が18μm以上350μm以下であり、算術平均粗さの全表面平均が0.60nm以上3.00nm以下である。従って、デバイス歩留まりが高くなる。
本発明のSiCエピタキシャルウエハの製造方法は、SiC基板をCVD装置の反応炉内に設置し、SiC基板上に膜厚が18μm以上350μm以下のSiCエピタキシャル層を形成するSiCエピタキシャルウエハの製造方法であり、SiCエピタキシャル層の形成条件は、反応炉内の圧力が3kPa以上12kPa以下、反応炉内に供給される材料ガスのC/Si比が1.0以上1.5以下、成長温度が1500℃以上1750℃以下である。従って、デバイス歩留まりが高いSiCエピタキシャルウエハを得ることができる。
本発明の目的、特徴、態様、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
SiCエピタキシャル層の膜厚と三角欠陥の発生頻度の関係を示す図である。 SiCエピタキシャル層の表面粗さと三角欠陥数の相関関係を示す図である。 実施の形態1のSiCエピタキシャルウエハの構造を示す断面図である。 同一ウエハにおける表面粗さの値の評価面積依存性を示す図である。 実施の形態2のSiCエピタキシャルウエハの構造を示す断面図である。 実施の形態3のSiCエピタキシャルウエハの構造を示す断面図である。 実施の形態4のSiCエピタキシャルウエハの構造を示す断面図である。
以下、添付の図面を参照しながら実施形態について説明する。以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称および機能も同様のものとする。よって、それらについての詳細な説明を省略する場合がある。
<A.実施の形態1>
<A−1.構成>
前述した通り、SiCエピタキシャル層には三角欠陥と呼ばれるデバイスキラー欠陥が存在する。三角欠陥の主な発生原因は、SiCエピタキシャル層の形成前及び形成中に、基板表面に付着する微小なSiCの粒であることが知られている。しかし、これら以外の原因で発生する特異な三角欠陥も存在する。この特異な三角欠陥は、一般的な成長条件でSiCエピタキシャル層を成長させる場合、図1に示すようにSiCエピタキシャル層を厚膜化することで顕著化する。図1は、SiCエピタキシャル層の膜厚と、三角欠陥の発生頻度との関係を示している。ここで、SiCエピタキシャル層には、窒素不純物が1×1015/cm程度ドープされている。図1によれば、SiCエピタキシャル層の膜厚が18μm以上になると、三角欠陥の発生頻度が顕著に増加することが分かる。
そのため、特に3.3kV以上の耐圧を有する高耐圧デバイスのように、SiCエピタキシャル層の膜厚が数十μm以上となる場合には、三角欠陥の多発がデバイス歩留まりを低下させる致命的な原因となっていた。
発明者らは、膜厚が18μm以上のSiCエピタキシャル層を有する高耐圧デバイスにおいて、歩留まりを低下させる原因となる三角欠陥に関して鋭意研究を行った。その結果、SiCエピタキシャル層の表面粗さと三角欠陥数との間に明瞭な相関があることが明らかにした。
図2は、SiCエピタキシャル層の表面粗さと三角欠陥数の相関関係を示す図である。図の縦軸は、4インチSiC基板の上に膜厚が18μm以上のSiCエピタキシャル層を形成した場合に、SiCエピタキシャル層の表面に見られる1ウエハ当たりの三角欠陥数[個/wf]を示している。図の横軸は、ウエハにおけるSiCエピタキシャル層の算術平均粗さ(Ra)の全表面(以下、単に「SiCエピタキシャル層の全表面」と称する)平均を示している。
図2によれば、SiCエピタキシャル層の算術平均粗さ(Ra)の全表面平均が大きくなるにつれて三角欠陥数が大幅に低減し、特に算術平均粗さ(Ra)が1.0nm以上のときに三角欠陥数がほぼ0個/wfとなる。これは、エピタキシャル層の表面粗さが大きくなることによって表面のうねりが大きくなり、表面において微視的なオフ角が変化し、テラス幅が小さくなる結果、表面における2次元核成長が抑制されたためであると考えられる。なお、ここでいうテラスとは、SiCエピタキシャル層の表面の隣り合うステップの間にある原子的に平滑な表面のことである。
また、図2によれば、SiCエピタキシャル層の算術平均粗さ(Ra)の全表面平均がさらに大きくなると、三角欠陥が大幅に増加する。これは、SiCエピタキシャル層の原子配列に乱れが生じるためである。4インチのSiCエピタキシャルウエハにおいてデバイス歩留まりを高くするためには、三角欠陥数が10個/wf以下であることが求められる。従って、SiCエピタキシャル層の算術平均粗さ(Ra)の全表面平均は0.60nm以上3.00nm以下であることが望ましい。
なお、本明細書において「ウエハにおけるSiCエピタキシャル層の全表面」とは、ウエハを切断した小片におけるSiCエピタキシャル層の全表面ではなく、直径100mm以上のSiCエピタキシャルウエハにおいて、SiCエピタキシャル層の成長面全体のうちウエハ端から5mmを除く領域のことである。直径100mm以上のウエハにおけるSiCエピタキシャル層の全表面の面積は63.5cm以上である。なお、SiCエピタキシャルウエハの直径は150mmまたは200mmであってもよく、いずれの場合も「ウエハにおけるSiCエピタキシャル層の全表面」とは、SiCエピタキシャルウエハにおけるエピタキシャル層の全成長面のうち、ウエハ端から5mmを除く領域のことである。
図3は、実施の形態1のSiCエピタキシャルウエハ11の構造を示す断面図である。SiCエピタキシャルウエハ11は、SiC基板1と、ドリフト層2とを備える。ドリフト層2は、SiC基板1の上面に形成されており、言いかえればSiC基板1はドリフト層2の下面に形成されている。SiC基板1は、例えば昇華法によって成長したインゴットをスライスし、鏡面研磨することによって得られる。ドリフト層2は、SiC基板1上にエピタキシャル成長することにより形成される。すなわち、ドリフト層2はSiCエピタキシャル層である。一般的に、SiCエピタキシャル層の膜厚を18μm以上とした場合には、上記した2次元核成長を起因とする三角欠陥が、20[個/wf]以上の頻度で表面に発生し、デバイスに悪影響を及ぼす。そのため、これらの欠陥を低減させることが必須である。
図2によれば、SiCエピタキシャル層の表面全体の算術平均粗さ(Ra)を0.60nm以上3.00nm以下とすることにより、三角欠陥をデバイス歩留まりが高くなる10個/wf以下まで低減することが可能である。従って、ドリフト層2の算術平均粗さ(Ra)の全表面平均を0.60nm以上3.00nm以下とする。
本実施の形態では、SiCエピタキシャル層の表面粗さをウエハにおけるSiCエピタキシャル層の全表面で評価している。これは、SiCエピタキシャル層の全表面において三角欠陥を低減し、歩留まりを向上させることを目的とするためであり、そのため表面粗さの評価範囲を可能な限り拡大している。これに対して、特許文献2では表面粗さの評価範囲は10μm四方の領域である。
図4は、同一ウエハにおける表面粗さの値の評価面積依存性を示している。例えば、直径100mmのSiCエピタキシャルウエハに対して、評価範囲を全表面(約63.5cm)とすると、算術平均粗さRaは0.60nmとなる。一方、評価範囲を10μm四方の領域(0.000001cm)とすると、算術平均粗さRaは0.19nmとなる。すなわち、図4より明らかなように、同一ウエハの表面粗さの評価結果は評価面積により大きく異なる。そのため、評価面積が異なる2つの表面粗さの値を同列に扱うことは不可能である。
さらに、特許文献2で開示されている表面平均二乗粗さが1.60nmのエピタキシャル層では、ステップバンチングが存在するため、デバイス歩留まりの低下を避けられない。一方で、本実施の形態では、SiCエピタキシャル層であるドリフト層2を、算術平均粗さ(Ra)の全表面平均が0.60nm以上3.00nm以下となるように形成する。従って、SiCエピタキシャル層にステップバンチング等の局所的な凹凸の顕著化は見られず、表面全体が一様な表面粗さを有するため、デバイス作製時の酸化膜の信頼性には何ら悪影響を及ぼさない。
なお、ここでは、SiCエピタキシャル層には、窒素不純物が1×1015/cm程度ドープされているとしたが、SiCエピタキシャル層の窒素不純物濃度は、1×1014/cm以上5×1015/cm以下であればよい。
また、本実施の形態では、不純物として、窒素(N)をドープしたものを説明したが、不純物とは、リン(P)、ヒ素(As)、アンチモン(Sb)、アルミニウム(Al)、ボロン(B)、ガリウム(Ga)、インジウム(In)などを用いることができる。
本実施の形態では、SiCエピタキシャル層の算術平均粗さ(Ra)の評価範囲を表面全体として説明したが、ウエハサイズが大きい場合は、算術平均粗さ(Ra)の評価範囲は必ずしも表面全体である必要はなく、例えば面積が63.5cm以上の範囲であれば良い。
<A−2.製造方法>
SiCエピタキシャルウエハ11の製造方法を以下に説明する。
まず、SiC基板1を準備する。SiC基板1は、不純物である窒素が平均で1×1017cm−3以上1×1020cm−3以下の濃度でドーピングされた、4H−SiCのn型基板である。SiC基板1の厚みは、300μm以上400μm以下である。SiC基板1の表面は、(0001)面から[11−20]方向に約4度の傾斜角を有している。
次に、SiC基板1をCVD装置の反応炉内に設置し、所望の加熱温度まで昇温する。そして、キャリアガスおよびSiC基板表面のクリーニングガスとして水素を、材料ガスとしてモノシランおよびプロパンを、ドーパントガスとして窒素をそれぞれ導入し、反応炉内の圧力を3kPaから12kPaの範囲で制御し、SiCエピタキシャル成長を開始する。このとき、供給材料ガスのC/Si比は1.0以上1.5以下とし、成長温度を1500℃以上1700℃以下とする。窒素流量は、ドリフト層2の不純物濃度が1×1014cm−3以上5×1015cm−3以下となるように制御する。9μm/h以上の成長速度で成膜し、18μm以上350μm以下の厚さでドリフト層2を形成する。なお、ドリフト層2の膜厚の上限を350μmとするのは、生産性及びデバイス仕様の観点からである。
上記の条件で形成されたSiCエピタキシャルウエハ11をPL(Photo Luminescence)トポグラフィ法にて評価した結果、基底面転位(BPD:Basal Plane Dislocation)密度がウエハの全面の平均で1個/cm以下であった。以上の工程により、SiCエピタキシャル層を厚膜化したときに顕著化する三角欠陥が極めて少なく、ステップバンチングのような局所的凹凸が存在しないSiCエピタキシャルウエハが作製される。
<A−3.効果>
本実施の形態のSiCエピタキシャルウエハ11は、SiCエピタキシャル層であるドリフト層2を備える。ドリフト層2は、膜厚が18μm以上350μm以下である。通常、SiCエピタキシャル層の膜厚を18μm以上と大きくすると三角欠陥の数が増加するが、ウエハにおけるドリフト層2の算術平均粗さを0.60nm以上3.00nm以下とすることにより、これら三角欠陥の数を大幅に低減することが可能となる。従って、デバイス歩留まりが向上する。
また、SiCエピタキシャルウエハ11では、SiCエピタキシャル層であるドリフト層2の不純物濃度が1×1014/cm以上5×1015/cm以下である。従って、ウエハにおけるドリフト層2の算術平均粗さの全表面平均を0.60nm以上3.00nm以下とすることができ、デバイス歩留まりが向上する。
また、本実施の形態のSiCエピタキシャルウエハ11の製造方法は、SiC基板1をCVD装置の反応炉内に設置し、SiC基板1上に膜厚が18μm以上350μm以下のSiCエピタキシャル層であるドリフト層2を形成する。ドリフト層2の形成条件は、反応炉内の圧力が3kPa以上12kPa以下、反応炉内に供給される材料ガスのC/Si比が1.0以上1.5以下、成長温度が1500℃以上1750℃以下である。従って、ドリフト層2における三角欠陥の数を大幅に低減することが可能となり、デバイス歩留まりが向上する。
<B.実施の形態2>
以下では、上記の実施の形態で説明した構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。
<B−1.構成>
図5は、実施の形態2のSiCエピタキシャルウエハ12の構成を示す断面図である。SiCエピタキシャルウエハ12は、SiC基板1と、SiC基板1上に形成された中間濃度層3と、中間濃度層3上に形成されたドリフト層2とを備える。実施の形態1のSiCエピタキシャルウエハ11では、SiC基板1上に直接ドリフト層2が形成されたが、実施の形態2のSiCエピタキシャルウエハ12では、SiC基板1とドリフト層2の間に中間濃度層3が設けられる。
中間濃度層3とドリフト層2が、SiCエピタキシャル層である。中間濃度層3の不純物濃度は、SiC基板1の不純物濃度以下、かつドリフト層2の不純物濃度以上である。
中間濃度層3を形成する際の条件は、以下の通りである。例えば、供給材料ガスのC/Si比を1.0以上1.5以下、成長温度を1500℃以上1700℃以下とする。窒素流量は、不純物濃度が1×1017[cm−3]以上2×1019[cm−3]となるように制御する。中間濃度層3の膜厚は0.3μm以上20μm以下とし、成長速度は1μm/h以上とする。
<B−2.効果>
実施の形態2のSiCエピタキシャルウエハ12は、SiC基板1とドリフト層2との間に中間濃度層3を備えている。これにより、SiC基板1とドリフト層2の不純物濃度差による格子不整合を緩和し、格子不整合を起因とするSiCエピタキシャル層内の歪み応力に起因する結晶欠陥を低減させることができる。これにより、デバイス歩留まりが実施の形態1のSiCエピタキシャルウエハ11よりも向上する。
<C.実施の形態3>
以下では、上記実施形態で説明した構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。
<C−1.構成>
図6は、実施の形態3のSiCエピタキシャルウエハ13の構成を示す断面図である。SiCエピタキシャルウエハ13は、SiC基板1と、SiC基板1上に形成された中間濃度層3と、中間濃度層3上に形成された濃度傾斜層4と、濃度傾斜層4上に形成されたドリフト層2とを備える。SiCエピタキシャルウエハ13は、実施の形態2のSiCエピタキシャルウエハ12に対して、中間濃度層3とドリフト層2の間に濃度傾斜層4を追加した構成である。
濃度傾斜層4の不純物濃度は、中間濃度層3から濃度傾斜層4を経てドリフト層2まで辿ったときに、不純物濃度が中間濃度層3からドリフト層2まで連続的または階段状に減少するように、下側すなわち中間濃度層3に近い側で小さく、上側すなわちドリフト層2に近い側で大きく設定される。
濃度傾斜層4、中間濃度層3、およびドリフト層2がSiCエピタキシャル層である。濃度傾斜層4を形成する際の条件は、以下の通りである。例えば、供給材料ガスのC/Si比を1.0以上1.5以下、成長温度を1500℃以上1700℃以下とする。窒素流量は、濃度傾斜層4の不純物濃度が上述の濃度分布となるように制御される。
<C−2.効果>
実施の形態3のSiCエピタキシャルウエハ13は、中間濃度層3とドリフト層2との間に濃度傾斜層4を有する。従って、中間濃度層3とドリフト層2の不純物濃度差に起因する格子不整合による結晶欠陥を低減することができる。そのため、デバイス歩留まりが実施の形態2のSiCエピタキシャルウエハ12よりも向上する。
<D.実施の形態4>
以下では、上記実施形態で説明した構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略する。
<D−1.構成>
図7は、実施の形態4に係るSiCエピタキシャルウエハ14の構成を示す断面図である。SiCエピタキシャルウエハ14は、SiCエピタキシャル層5を備えている。SiCエピタキシャルウエハ14は、実施の形態1に係るSiCエピタキシャルウエハ11からSiC基板1を除去することにより得られる。すなわち、SiCエピタキシャル層5は、実施の形態1のSiCエピタキシャルウエハ11におけるドリフト層2に相当する。
SiC基板1を除去することにより、SiCエピタキシャル層5を実施の形態1のようなドリフト層ではなく、SiC基板として用いることができる。このとき、SiCエピタキシャル層5の膜厚は100μm以上が望ましい。
<D−2.効果>
実施の形態4に係るSiCエピタキシャルウエハ14の製造方法は、SiC基板1上に、膜厚が18μm以上350μm以下のSiCエピタキシャル層5を形成し、SiCエピタキシャル層5の形成後にSiC基板1を除去する。そして、SiCエピタキシャル層5をSiC基板として用いることにより、SiCエピタキシャル層5上に極めて高品質なSiCエピタキシャル層を形成することが可能となる。従って、デバイスキラー欠陥を低減し、デバイス歩留まりを高くすることができる。
上記の実施の形態では、各構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件等についても記載している場合があるが、これらはすべての局面において例示であって、本発明が記載したものに限られるものではない。よって、例示されていない無数の変形例(任意の構成要素の変形または省略、さらには、異なる実施の形態間の自由な組み合わせを含む)が、本発明の範囲内において想定され得る。
1 SiC基板、2 ドリフト層、3 中間濃度層、4 濃度傾斜層、11,12,13,14 SiCエピタキシャルウエハ。

Claims (6)

  1. SiCエピタキシャル層(2)を備えるSiCエピタキシャルウエハ(11,12,13,14)であって、
    前記SiCエピタキシャル層(2)は、膜厚が18μm以上350μm以下であり、算術平均粗さが0.60nm以上3.00nm以下であり、
    不純物濃度が1×1014/cm以上5×1015/cm以下である、
    SiCエピタキシャルウエハ(11,12,13,14)。
  2. 前記SiCエピタキシャル層の算術平均粗さの評価範囲は、前記SiCエピタキシャル層(2)の全表面である、
    請求項1に記載のSiCエピタキシャルウエハ(11,12,13,14)。
  3. 前記不純物は窒素である、
    請求項1又は2に記載のSiCエピタキシャルウエハ(11,12,13,14)。
  4. 前記SiCエピタキシャル層(2)の下面に設けられたSiC基板(1)をさらに備える、
    請求項1から3のいずれか1項に記載のSiCエピタキシャルウエハ(11,12,13,14)。
  5. SiC基板(1)をCVD装置の反応炉内に設置し、
    前記SiC基板(1)上に膜厚が18μm以上350μm以下のSiCエピタキシャル層(2)を形成するSiCエピタキシャルウエハ(11,12,13,14)の製造方法であり、
    前記SiCエピタキシャル層(2)の形成条件は、前記反応炉内の圧力が3kPa以上12kPa以下、前記反応炉内に供給される材料ガスのC/Si比が1.0以上1.5以下、成長温度が1500℃以上1750℃以下である、
    SiCエピタキシャルウエハ(11,12,13,14)の製造方法。
  6. 前記SiCエピタキシャル層(2)の形成後に前記SiC基板(1)を除去する、
    請求項5に記載のSiCエピタキシャルウエハ(11,12,13,14)の製造方法。
JP2019519049A 2017-05-17 2018-01-18 SiCエピタキシャルウエハおよびその製造方法 Active JP6758491B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2017098259 2017-05-17
JP2017098259 2017-05-17
PCT/JP2018/001401 WO2018211737A1 (ja) 2017-05-17 2018-01-18 SiCエピタキシャルウエハおよびその製造方法

Publications (2)

Publication Number Publication Date
JPWO2018211737A1 true JPWO2018211737A1 (ja) 2019-11-07
JP6758491B2 JP6758491B2 (ja) 2020-09-23

Family

ID=64273899

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019519049A Active JP6758491B2 (ja) 2017-05-17 2018-01-18 SiCエピタキシャルウエハおよびその製造方法

Country Status (5)

Country Link
US (1) US10964785B2 (ja)
JP (1) JP6758491B2 (ja)
CN (1) CN110663099B (ja)
DE (1) DE112018002540T5 (ja)
WO (1) WO2018211737A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2021025086A1 (ja) * 2019-08-06 2021-02-11
CN111682063B (zh) * 2020-05-22 2022-05-13 东莞市天域半导体科技有限公司 一种超高压P沟道SiC-IGBT器件材料及其制造方法
JP7259829B2 (ja) * 2020-11-12 2023-04-18 株式会社レゾナック SiCエピタキシャルウェハ
JP7187620B1 (ja) * 2021-07-13 2022-12-12 昭和電工株式会社 SiCエピタキシャルウェハ及びSiCエピタキシャルウェハの製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011121847A (ja) * 2009-12-14 2011-06-23 Showa Denko Kk SiCエピタキシャルウェハ及びその製造方法
JP2013014469A (ja) * 2011-07-04 2013-01-24 Panasonic Corp SiCエピタキシャル基板およびその製造方法
JP2014045183A (ja) * 2012-07-31 2014-03-13 National Institute Of Advanced Industrial & Technology 半導体構造物、半導体装置及び該半導体構造物の製造方法
JP2015051895A (ja) * 2013-09-06 2015-03-19 住友電気工業株式会社 炭化珪素エピタキシャル基板、炭化珪素エピタキシャル基板の製造方法、炭化珪素半導体装置の製造方法、炭化珪素成長装置および炭化珪素成長装置用部材
JP2015185653A (ja) * 2014-03-24 2015-10-22 三菱電機株式会社 炭化珪素半導体装置の製造方法
JP2017059670A (ja) * 2015-09-16 2017-03-23 ローム株式会社 SiCエピタキシャルウェハ、SiCエピタキシャルウェハの製造装置、SiCエピタキシャルウェハの製造方法、および半導体装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4139306B2 (ja) 2003-10-02 2008-08-27 東洋炭素株式会社 縦型ホットウォールCVDエピタキシャル装置及びSiCエピタキシャル成長方法
JP5353037B2 (ja) * 2008-03-21 2013-11-27 株式会社Sumco 炭化珪素ウェーハ
JP4987792B2 (ja) * 2008-04-17 2012-07-25 新日本製鐵株式会社 エピタキシャル炭化珪素単結晶基板の製造方法
JP5353800B2 (ja) 2010-04-07 2013-11-27 新日鐵住金株式会社 炭化珪素エピタキシャル膜の製造方法
JP5921089B2 (ja) * 2011-06-01 2016-05-24 三菱電機株式会社 エピタキシャルウエハの製造方法及び半導体装置の製造方法
CN103608899B (zh) * 2011-08-05 2016-03-30 住友电气工业株式会社 衬底、半导体器件及其制造方法
JP5076020B2 (ja) * 2011-10-25 2012-11-21 昭和電工株式会社 SiCエピタキシャルウェハ
JP5982971B2 (ja) * 2012-04-10 2016-08-31 住友電気工業株式会社 炭化珪素単結晶基板
US8940614B2 (en) * 2013-03-15 2015-01-27 Dow Corning Corporation SiC substrate with SiC epitaxial film
JP2014232799A (ja) * 2013-05-29 2014-12-11 住友電気工業株式会社 炭化珪素半導体基板の製造方法
JP6136731B2 (ja) * 2013-08-06 2017-05-31 住友電気工業株式会社 炭化珪素半導体基板およびその製造方法、ならびに炭化珪素半導体装置の製造方法
JP2015119083A (ja) * 2013-12-19 2015-06-25 住友電気工業株式会社 炭化珪素半導体基板および炭化珪素半導体装置ならびにそれらの製造方法
JP5839069B2 (ja) * 2014-03-28 2016-01-06 住友電気工業株式会社 炭化珪素単結晶基板、炭化珪素エピタキシャル基板およびこれらの製造方法
US10450672B2 (en) * 2014-07-16 2019-10-22 Showa Denko K.K. Method for producing epitaxial silicon carbide wafers

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011121847A (ja) * 2009-12-14 2011-06-23 Showa Denko Kk SiCエピタキシャルウェハ及びその製造方法
JP2013014469A (ja) * 2011-07-04 2013-01-24 Panasonic Corp SiCエピタキシャル基板およびその製造方法
JP2014045183A (ja) * 2012-07-31 2014-03-13 National Institute Of Advanced Industrial & Technology 半導体構造物、半導体装置及び該半導体構造物の製造方法
JP2015051895A (ja) * 2013-09-06 2015-03-19 住友電気工業株式会社 炭化珪素エピタキシャル基板、炭化珪素エピタキシャル基板の製造方法、炭化珪素半導体装置の製造方法、炭化珪素成長装置および炭化珪素成長装置用部材
JP2015185653A (ja) * 2014-03-24 2015-10-22 三菱電機株式会社 炭化珪素半導体装置の製造方法
JP2017059670A (ja) * 2015-09-16 2017-03-23 ローム株式会社 SiCエピタキシャルウェハ、SiCエピタキシャルウェハの製造装置、SiCエピタキシャルウェハの製造方法、および半導体装置

Also Published As

Publication number Publication date
CN110663099B (zh) 2023-06-02
US10964785B2 (en) 2021-03-30
WO2018211737A1 (ja) 2018-11-22
JP6758491B2 (ja) 2020-09-23
DE112018002540T5 (de) 2020-02-20
US20200066847A1 (en) 2020-02-27
CN110663099A (zh) 2020-01-07

Similar Documents

Publication Publication Date Title
JP5458509B2 (ja) 炭化珪素半導体基板
KR101430217B1 (ko) 에피택셜 탄화규소 단결정 기판 및 그 제조 방법
JP6758491B2 (ja) SiCエピタキシャルウエハおよびその製造方法
JP5865777B2 (ja) 炭化珪素エピタキシャルウェハの製造方法
CN108807154B (zh) 碳化硅外延晶片、碳化硅绝缘栅双极型晶体管及制造方法
WO2011126145A1 (ja) エピタキシャル炭化珪素単結晶基板の製造方法、及びこの方法によって得られたエピタキシャル炭化珪素単結晶基板
US20080079008A1 (en) Silicon carbide semiconductor device and method for manufacturing the same
KR101971597B1 (ko) 웨이퍼 및 박막 제조 방법
JP6264768B2 (ja) 半導体構造物、半導体装置及び該半導体構造物の製造方法
WO2014125550A1 (ja) SiCエピタキシャルウエハの製造方法
WO2018056438A1 (ja) n型SiC単結晶基板及びその製造方法、並びにSiCエピタキシャルウェハ
JP2014192163A (ja) SiCエピタキシャルウエハの製造方法
JP6239097B2 (ja) SiCエピタキシャルウエハ
JPWO2016140051A1 (ja) SiCエピタキシャルウェハ、SiCエピタキシャルウェハの製造方法
WO2016092887A1 (ja) 炭化珪素エピタキシャル基板および炭化珪素半導体装置
JP4853364B2 (ja) SiC単結晶エピタキシャル薄膜の成長方法
JP2015044727A (ja) SiCエピタキシャルウエハの製造方法
US11948794B2 (en) Method of manufacturing silicon carbide epitaxial wafer
JP6482732B2 (ja) 炭化珪素エピタキシャル基板および炭化珪素半導体装置
US10329689B2 (en) Silicon carbide epitaxial wafer and process for producing same
JP6786939B2 (ja) 炭化珪素半導体基板および炭化珪素半導体基板の製造方法
JP2014027028A (ja) SiCエピタキシャル基板製造装置、SiCエピタキシャル基板の製造方法、SiCエピタキシャル基板
JP2017084852A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
WO2012090268A1 (ja) 単結晶炭化珪素エピタキシャル基板とその製造方法および単結晶SiCデバイス
KR102128495B1 (ko) 에피택셜 웨이퍼

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190605

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200804

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200901

R150 Certificate of patent or registration of utility model

Ref document number: 6758491

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250