CN110349850A - 半导体器件的制造方法 - Google Patents
半导体器件的制造方法 Download PDFInfo
- Publication number
- CN110349850A CN110349850A CN201910550713.8A CN201910550713A CN110349850A CN 110349850 A CN110349850 A CN 110349850A CN 201910550713 A CN201910550713 A CN 201910550713A CN 110349850 A CN110349850 A CN 110349850A
- Authority
- CN
- China
- Prior art keywords
- semiconductor substrate
- ion implanting
- manufacturing
- carrying tablet
- ion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 183
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 122
- 238000000034 method Methods 0.000 claims abstract description 49
- 238000002347 injection Methods 0.000 claims description 33
- 239000007924 injection Substances 0.000 claims description 33
- 238000009413 insulation Methods 0.000 claims description 10
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 239000000126 substance Substances 0.000 claims description 7
- 150000002500 ions Chemical class 0.000 description 107
- 239000010410 layer Substances 0.000 description 65
- 239000003826 tablet Substances 0.000 description 52
- 239000000463 material Substances 0.000 description 13
- 239000004020 conductor Substances 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 235000012431 wafers Nutrition 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 5
- 238000005240 physical vapour deposition Methods 0.000 description 5
- 239000004411 aluminium Substances 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000005265 energy consumption Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 239000002253 acid Substances 0.000 description 2
- -1 boron ion Chemical class 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910052793 cadmium Inorganic materials 0.000 description 1
- BDOSMKKIYDKNTQ-UHFFFAOYSA-N cadmium atom Chemical compound [Cd] BDOSMKKIYDKNTQ-UHFFFAOYSA-N 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000010485 coping Effects 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000011031 large-scale manufacturing process Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000003801 milling Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000011946 reduction process Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 239000000725 suspension Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
- H01L21/2652—Through-implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68313—Auxiliary support including a cavity for storing a finished device, e.g. IC package, or a partly finished device, e.g. die, during manufacturing or mounting
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- High Energy & Nuclear Physics (AREA)
- Power Engineering (AREA)
- Toxicology (AREA)
- Health & Medical Sciences (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
本申请实施例公开了一种半导体器件的制造方法，该方法包括从半导体衬底的第一表面对半导体衬底进行第一离子注入；第一离子注入的深度，小于半导体器件的厚度；在第一表面粘合承载片；承载片用于固定半导体衬底；在半导体衬底的第二表面对半导体衬底进行第二离子注入；第二离子注入的方向不同于第一离子注入；第二表面的方向相背于第一表面的方向。
Description
技术领域
本申请实施例涉及半导体技术，涉及但不限于一种半导体器件的制造方法。
背景技术
纵向形成的半导体器件通常需要多层工艺进行叠层或通过分次离子注入来形成，例如IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)器件，需要分别进行多次N型或P型离子注入后，形成PNPN结构，最终形成整个纵向器件。而进行较深位置的离子注入时，通常需要高浓度的离子材料经过高能离子注入设备的处理后注入至半导体衬底内部，实现半导体的掺杂。而高能离子注入设备的造价较为昂贵，对较深位置的离子注入还需要较高的能量，这对于纵向结构的半导体器件的量产和广泛使用都造成了不利的影响。
发明内容
有鉴于此，本申请实施例提供一种半导体器件的制造方法，该方法包括：
从半导体衬底的第一表面对所述半导体衬底进行第一离子注入；所述第一离子注入的深度，小于所述半导体器件的厚度；
在所述第一表面粘合承载片；所述承载片用于固定所述半导体衬底；
在所述半导体衬底的第二表面对所述半导体衬底进行第二离子注入；所述第二离子注入的方向不同于所述第一离子注入；所述第二表面的方向相背于所述第一表面的方向。
在本申请实施例中，在制造半导体器件时，先从半导体衬底的一个表面进行离子注入，注入深度可以控制在较浅的范围内。然后将半导体衬底的这一表面与承载片粘合在一起，将半导体衬底的表面固定，然后在半导体衬底的背面继续进行离子注入。如此，就能够从半导体衬底的两侧分别进行深度较浅的离子注入处理，实现整个器件内部的离子注入，避免了使用较为昂贵且精度要求较高的高能离子注入设备和材料，节省了制造成本，提升了产品生产的良率。
附图说明
图1为一种IGBT器件的结构示意图；
图2为一种IGBT器件的等效原理图；
图3为本申请实施例中一种半导体器件的制造方法的流程示意图；
图4为本申请实施例中在半导体衬底上形成一部分半导体器件结构的工艺原理示意图；
图5为本申请实施例中将承载片与半导体衬底粘合的原理示意图；
图6为本申请实施例中对半导体衬底进行减薄的原理示意图；
图7A为本申请实施例中从半导体衬底背面进行J2层的离子注入的原理示意图；
图7B为本申请实施例中从半导体衬底背面进行J3层的离子注入并形成完整半导体器件的原理示意图；
图8为本申请实施例中对承载片进行减薄后的结构示意图。
具体实施方式
IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)是由BJT(Bipolar Junction Transistor，双极型三极管)和MOS(Metal Oxide Semiconductor，金属-氧化物-半导体/绝缘栅型场效应管)组成的复合全控型电压驱动式功率半导体器件，是一种非通即断的开关。IGBT没有放大电压的功能，导通时可以看作导线，断开时当作开路。
图1为一实施例中IGBT器件的结构示意图，如图1所示，IGBT器件的为一纵向的器件，厚度可以达到6mil(密尔)。该IGBT器件的底层为J3层，由半导体材料制成的衬底经过P型重掺杂形成的，J3层与金属材料构成的集电极C相连接。J3层以上的J2层是通过N型轻掺杂或重掺杂后形成的。在J2层以上的J1层由不同区域分别形成的P掺杂区域和N掺杂区域构成，并与J2层之间形成沟道。J1层N型重掺杂的区域用于与金属材料连接构成IGBT器件的发射极E。此外，IGBT器件顶层还包括由绝缘层和金属层构成的栅极G。图2为上述IGBT器件的等效原理图，从图2中可以看出，上述IGBT器件可以等效为一个NMOS管、一个NPN型三极管和一个PNP型三极管构成；此外，器件中还存在电阻Rs。上述NPN型三极管和PNP型三极管的发射极和集电极构成了IGBT的发射极E和集电极C，NMOS管的栅极作为IGBT器件的栅极G。
上述IGBT器件通过纵向的逐层的离子注入形成，如，先利用高浓度高能量的P型离子注入至衬底最下部，形成J3层；再依次逐层进行离子注入。而这种方式需要具有高能量、高电流的离子注入设备，以及高浓度的离子材料，在衬底上进行精确地注入操作，因此，这种形成方式的工艺制程复杂，耗能高，耗时长，使用到的离子注入设备和离子材料都较为昂贵，不利于器件的大规模生产和使用。
本申请实施例通过从器件两侧分别进行离子注入的方式，降低了类似于上述IGBT器件的半导体器件的制造成本和制造难度，下面结合附图和实施例进行详细说明。
图3为本申请实施例一种半导体器的制造方法，如图3所示，该方法包括：
步骤101、从半导体衬底的第一表面对半导体衬底进行第一离子注入；第一离子注入的深度，小于半导体器件的厚度；
对于纵向形成的半导体器件，通常需要进行多次不同深度的离子注入，而对于较深的离子注入，高能离子注入的设备和材料才能够实现。这里，在半导体衬底的一个表面，采用普通的能量较低的离子注入设备，在半导体衬底表面进行第一离子注入，完成半导体器件较上层的离子注入即可，不需要对半导体器件底部的区域也进行离子注入。因此，第一离子注入的深度是小于半导体器件的厚度的，例如，将半导体器件厚度的一半作为第一离子注入的深度，在实际应用中，可以根据设备的能力或生产效能的要求来灵活设定。第一离子注入可以包括多次不同类型的离子注入，可以根据器件的类型和需求来设定。
步骤102、在第一表面粘合承载片；承载片用于固定半导体衬底；
完成半导体器件一侧的制程后，可以在第一表面粘合一个承载片，用来固定半导体衬底。然后，可以将粘合了承载片的半导体衬底翻转过来，并继续在半岛体衬底的背面完成后续的步骤。这里的承载片可以是另一半导体材料制成的衬底，也可以是其他绝缘材料制成的承载片。
步骤103、在半导体衬底的第二表面对半导体衬底进行第二离子注入；第二离子注入的方向不同于第一离子注入；第二表面的方向相背于第一表面的方向。
翻转带有承载片的半导体衬底后，可以从半导体衬底的背面进行处理。这里，可以从半导体衬底的背面进行第二离子注入，与第一离子注入的方向不同，但离子注入的方式类似，第二离子注入的深度可以到达第一离子注入的位置，从而与第一离子注入共同完成整个器件的离子注入。第二离子注入也可以包括多次不同类型的离子注入，在实际应用中，可以根据器件的类型和需求来设定。
通过上述方法，分别从半岛体衬底的两侧来进行离子注入，解决了仅从半导体衬底正面进行离子注入时，需要高能离子注入的设备和材料的问题，降低了能耗，提升了制造的成效。
在一些实施例中，上述在第一表面粘合承载片包括：
步骤11、在第一表面进行平坦化处理，形成平坦化表面；
步骤12、在平坦化表面粘合上述承载片。
由于在上述过程中，需要稳固地粘合承载片，同时避免已经制作完成的半导体器件的正面被损坏，因此，可以在上述半导体衬底的第一表面，也就是半导体器件的正面进行平坦化处理，形成平坦化表面。然后，将上述承载片粘合在平坦化表面上。
在其他实施例中，上述在平坦化表面粘合所述承载片，包括：
使平坦化表面与承载片表面形成化合键，使平坦化表面与承载片粘合。
将承载片粘合在半导体衬底的方法可以采用低温直接键合的方法，也就是使承载片与平坦化表面之间形成化合键，从而使平坦化表面与承载片紧密结合。
本申请实施例提供另一种半导体器的制造方法，该方法包括：
步骤201、从半导体衬底的第一表面对所述半导体衬底进行至少一次P型离子注入和/或至少一次N型离子注入；第一离子注入的深度，小于半导体器件的厚度；
步骤202、在第一表面粘合承载片；承载片用于固定半导体衬底；
步骤203、在半导体衬底的第二表面对半导体衬底进行第二离子注入；第二离子注入的方向不同于第一离子注入；第二表面的方向相背于第一表面的方向。
在其他实施例中，上述步骤203可以通过以下方式实现：
在所述半导体衬底的第二表面对所述半导体衬底进行至少一次P型离子注入和/或至少一次N型离子注入。
这里，对半导体衬底进行的第一离子注入可以包括多次不同类型的离子注入，离子注入的类型包括P型离子注入和N型离子注入。P型离子注入是使本征半导体转化为P型半导体的掺杂过程，通常采用三价元素的离子，如硼离子进行掺杂，掺杂后的P型半导体通过带有正电荷的空穴导电；N型离子注入是使本征半导体转化为N型半导体的掺杂过程，通常采用五价元素的离子，如磷离子进行掺杂后的N型半导体通过带有负电荷的电子导电。例如，常用的半导体器件IGBT器件是一种PNPN纵向分布的半导体器件，这里，则需要分别从半导体衬底的两侧分次注入P型离子和N型离子。半导体掺杂根据离子注入的剂量还包括重掺杂和轻掺杂，对于不同的器件，可以根据实际情况来进行设定。
本申请实施例提供又一种半导体器的制造方法，该方法包括：
步骤301、从半导体衬底的第一表面对半导体衬底进行第一离子注入；第一离子注入的深度，小于半导体器件的厚度；
步骤302、在第一表面粘合承载片；承载片用于固定半导体衬底；
步骤303、从半导体衬底的背面对半导体衬底进行减薄；背面不同于第一表面；
步骤304、将减薄后形成的表面作为第二表面；
步骤305、在半导体衬底的第二表面对半导体衬底进行第二离子注入；第二离子注入的方向不同于第一离子注入；第二表面的方向相背于第一表面的方向。
上述步骤303对半导体衬底进行了减薄处理，原因是，用于生产制造的半导体衬底的厚度往往大于半导体器件所需要的厚度，为了实现从半导体器件的背面进行离子注入，则需要通过减薄的方式取出半导体衬底背面不需要的部分，仅保留半导体器件需要的厚度。
减薄处理的方式可以通过物理或化学的方式，也可以采用物理与化学结合的方式。例如，通过物理研磨的方式先去除掉大部分的半导体衬底，留下的部分比半导体器件需要的厚度略后一点，这样可以保证半导体器件所需的部分不会被破坏掉，并且能够快速地进行减薄。然后，通过化学制剂，例如具有腐蚀性的强酸或强碱性的液体或气体进行腐蚀处理，去除剩余的不需要的半导体衬底，这样可以通过控制减薄的时间和强度来精确控制减薄的厚度。
如此，通过减薄处理后，将半导体衬底的形成的表面作为第二表面，再从第二表面对半导体衬底进行离子注入，从而能够完成整个器件的离子注入。
本申请实施例提供又一种半导体器的制造方法，该方法包括：
步骤401、从半导体衬底的第一表面对半导体衬底进行第一离子注入；第一离子注入的深度，小于半导体器件的厚度；
步骤402、在第一表面形成第一电极；第一电极用于使半导体衬底与半导体器件的第一导线形成电连接；
步骤403、在第一表面粘合承载片；承载片用于固定半导体衬底；
步骤404、在半导体衬底的第二表面对半导体衬底进行第二离子注入；第二离子注入的方向不同于第一离子注入；第二表面的方向相背于第一表面的方向。
对于形成一个半导体器件来说，除了进行离子注入形成不同的导电区域以外，还可以在不同的区域形成电极，方便将电信号引入或引出。因此，上述步骤402提供了形成电极的一种实现方式，在第一表面形成第一电极。第一电极与半导体器件中通过离子注入形成的电极等相连接，通过外接的导线，可以向第一电极提供电信号，或输入半导体器件提供的电信号。第一电极可以包括分布在第一表面的各种类型的电极，如半导体器件的栅极、源漏极以及发射极和集电极等。
在其他实施例中，上述第一电极包括栅极，也可以包括源/漏极或发射极和集电极等，在上述第一表面形成第一电极，包括：
步骤21、在上述第一表面形成栅绝缘层；
步骤22、在所述栅绝缘层上形成第一导电层；第一导电层与上述栅绝缘层构成了上述栅极。
对于MOS器件或IGBT器件利用场效应的晶体管，具有位于半导体器件导电沟道上方的栅绝缘层，和导电层，导电层并不与半导体内部的沟道相连接，而是与沟道之间存在绝缘的区域。在使用时，需要对栅极加电压形成电场，进而控制沟道内的载流子浓度，实现对器件通断的控制。
在一些实施例中，上述实施例中的方法还包括：
步骤S31、对承载片进行减薄；
步骤S32、在减薄后的承载片表面形成通孔；通孔用于裸露出上述第一电极；
步骤S33、在通孔处形成第二导电层；所述第二导电层用于与第一导线形成电连接。
当第一表面上存在电极时，会被承载片所覆盖，因此，这里需要在承载片上形成通孔，裸露出上述第一电极。当承载片厚度较厚时，可以先对承载片进行减薄，例如采用上述物理结合化学的方式进行减薄，减薄后的承载片覆盖在第一表面，可以起到保护半导体器件内部结构的作用。然后在减薄后的承载片上形成通孔。上述物理结合化学的减薄可以采用先研磨(Ginding)，后蚀刻(Etch)的方式。承载片的厚度可以达到700到800微米，可以采用刮刀设备或研磨设备等，通过Ginding的方式先去除大部分承载片的厚度。剩余20到30微米时，再采用湿法刻蚀(Wet Etch)的方式，即泡入腐蚀性酸液，去除剩余的部分，去除的厚度可以根据产品的实际需求来决定。最后采用CMP(Chemical Mechanical Polishing，化学机械抛光)对剩余的承载片表面进行处理，使承载片的表面平滑。
在通孔处形成第二导电层，也可以理解为在通孔内填入导电材料，例如金属材料，铝或镉等。这样就可以在承载片的表面形成电极，与第一表面上的第一电极形成电连接，并可以与外接导线连接，用于收发电信号。
上述电极可以通过以下方式来实现：减薄后的承载片遮挡住了上述第一电极，因此，需要使用一道光罩来将第一电极上方的承载片的材料去除，形成开口，即上述通孔，并裸露出上述第一电极。然后在第一电极的开口处填入导电材料，与第一电极相连形成第二导电层。最后，将不需要的导电材料再通过刻蚀去除掉，就形成了上述电极。在使用时，可以直接在电极处进行打线，与外接电路实现连接。
在其他实施例中，上述在半导体衬底的第二表面对半导体衬底进行第二离子注入之后，该方法还可以包括：
在第二表面形成第二电极；第二电极用于使上述半导体衬底与半导体器件的第二导线形成电连接。
由于一些半导体器件是纵向立体的结构，在器件的两侧都可以形成电极，因此，这里在半导体衬底的第二表面也形成了金属电极，从而在半导体器件的背面与外接导线相连接，实现信号的收发。这里的第二电极也可以包括器件的源漏极、发射极和集电极等等。
本申请实施例提供又一种半导体器件的制造方法，该方法包括：
步骤1、对半导体衬底进行分次离子注入，注入深度仅控制在IGBT器件的中部以上。
如图4所示，通过步骤1首先在半导体衬底10形成IGBT器件表层的部分，例如J2层以上的部分，J2层为N型掺杂，可以先通过深度较浅的离子注入形成靠近IGBT器件上表面的一部分J2层，剩余的J2层在后续步骤中形成，如图4中N-的区域完成了离子注入，而J2层下半部分与J3层的位置尚未进行离子注入；也可以在这里通过离子注入完成整个J2层，在后续步骤中再形成J2以下的J3层。也就是说，在本步骤中，注入深度和厚度可以根据离子注入设备的能力或者根据降低能耗的标准来设定。
第一次进行N型离子注入后，J2层的上部分形成了N型掺杂的半导体层，此时，衬底下层未被离子注入所影响，仍保持原有的状态。
继续进行离子注入，形成J1层。如，进行P型离子注入，形成P型掺杂区域后，再进行N型离子注入，形成N型掺杂区域。J1层的P型掺杂区域和N型掺杂区域就形成了IGBT器件的发射极E区域，与金属层连接后形成发射极E，如图4中在J1层的P掺杂区域，与N+掺杂区域。
步骤2、在离子注入后的沉底上形成栅极。
通过离子注入后，半导体衬底上形成了IGBT器件的发射极E，之后需要形成栅极G。在半导体衬底上方形成一层绝缘层，可以通过CVD(化学气相沉积)的方式镀膜，形成栅绝缘层。栅绝缘层的材料可以为氧化硅或氮化硅等等。形成栅绝缘层后再形成金属层，作为栅极G。
此时，IGBT器件上半部分就已经制作完成，但底层的离子注入尚未完成，IGBT器件的集电极尚未形成。
步骤3、在形成栅极和发射极后的半导体衬底上表面进行平坦化处理。
平坦化处理可以通过形成平坦化膜来实现，也可以通过其他平坦化方式来实现。
步骤4、将一承载片20bonding(粘合)在半导体衬底10完成平坦化处理的表面30，如图5所示。
这里，粘合一承载片20的目的在于固定已经完成一部分制作工艺的IGBT器件，并将半导体衬底10背面裸露出来，便于进行半导体衬底10底部的后续工艺制程。承载片20可以使用半导体材料制成，例如硅片等。
粘合的方式可以采用低温晶圆直接键合技术。低温晶圆直接键合的方法主要有以下几种：(1)SAB(Surface activated bonding，表面活化低温键合)；利用电浆离子撞击晶圆表面破坏键接，在待键合表面产生悬浮键，增加晶圆表面的自由能，当晶圆键合时，可快速形成原子键结，达到所需的键合强度。(2)真空键合；当两片晶圆在真空中进行预键合，可在较低的退火温度达到所需的键合强度，真空键合在200℃就可以获得在空气中退火至1,100℃的键合能。(3)中间介质键合；中间介质键合主要是在两晶圆表面涂布一层低熔点的介质，以较低退火温度达到所需的键合强度。
通过上述粘合方式，可以将半导体衬底的上表面与另一承载片结合在一起，此时即可翻转半导体衬底，将背面裸露出来并从半导体衬底背面继续完成后续工艺制程。
步骤5、对半导体衬底背面进行减薄。
如图6所示，将承载片20与半导体衬底10翻转过来后，对半导体衬底10的背面进行减薄。由于IGBT器件的整体所需的厚度约为6mil左右，而半导体衬底的厚度则远大于IGBT器件所需的厚度，因此，这里需要从半导体衬底的背面，也就是上述步骤中未进行离子注入和平坦化处理等工艺的一侧进行减薄。这里的减薄可以仅考虑电性的需求，而不考虑器件厚度对IGBT器件的强度的影响，因此，在本实施例中，可以从半导体衬底进行减薄至比6mil更薄的厚度，例如5mil，只要满足电性的需求即可。
减薄工艺可以通过物理方式或化学方式来进行，也可以通过物理方式结合化学方式来进行。例如，先通过研磨的方式去除大部分的半导体衬底，再通过化学制剂腐蚀的方式去除剩余的需要去除的部分。这样，不仅可以通过物理方式快速完成大部分半导体衬底的减薄，也可以通过化学方式精确控制减薄厚度，并尽可能避免对器件的损坏。
步骤6、从减薄后的半导体衬底的背面进行离子注入。
通过减薄，半导体衬底仅剩余已经完成上述离子注入等步骤的一部分，以及尚未被掺杂的底部。对于IGBT器件，底部需要进行N型或P型的离子注入，形成N掺杂层和P掺杂层。例如上述J2层的下半部分和J3层，可以先从背面进行N型离子注入，形成J2层的下半部分，由于在步骤1中已经完成了J2层上半部分的掺杂，此时，J2层则完成了整体的掺杂，如图7A所示。然后，继续进行P型离子注入，形成P型掺杂的J3层区域，如图7B所示。
上述步骤中的离子注入可以根据实际需求选择离子注入的浓度，包括重掺杂和轻掺杂等，并根据实际需求选择注入的深度以及注入的位置。通过步骤1中在半导体正面进行的离子注入、以及步骤6中在半导体衬底背面进行的离子注入，最终形成了IGBT器件的整体结构，形成了不同类型的掺杂层和掺杂区域。
由于对IGBT器件较为上层的部分是通过步骤1来实现的，也就是从上表面进行离子注入；而较为下层的部分则是通过步骤6来实现的，也就是从半导体衬底的背面进行离子注入，因此，步骤1和步骤6中的离子注入都不需要很大的能量，注入到较深的位置。因此，大大节省了制作过程的功耗，同时，也不需要较为昂贵的高能离子注入设备和高浓度离子注入材料，只需要普通的离子注入设备和材料即可实现。
步骤7、对上述承载片进行减薄。
当完成背面的制程后，可以对承载片进行减薄，保留一定厚度的承载片，如图8所示，已经形成的半导体器件40与承载片20仍然粘合在一起，承载片20被减薄到合适的厚度。当然，也可以将承载片减薄至完全被去除。减薄厚度可以根据产品封装的实际需求来确定。
步骤8、完成IGBT器件剩余的制作流程。
上述步骤已经形成了IGBT器件的栅极、发射极和集电极等结构，后续还需要形成各电极的连接焊盘(PAD)，用于与外接导线等相连接。
形成PAD的过程主要包括以下几个步骤：
步骤一、PAD开口；可以通过光刻工艺等方式，在IGBT器件正面和背面形成开口，裸露出发射极、栅极和集电极等电极的位置；
步骤二、通过使用导电材料，如金属铝等，在开口处形成电极。使用金属铝形成电极的方式可以包括：PVD(Physical Vapor Deposition，物理气相沉积)在表面形成金属膜层，连通PAD开口处半导体衬底上发射极、栅极和集电极的区域。
步骤三、通过刻蚀的方法去除不需要的金属，形成图形化的金属导电区域，最终形成能够与外接导线等相连接的PAD。
步骤四、在实际应用中，还可以在形成上述PAD后，再在IGBT器件表面形成一层绝缘的钝化层，用来保护已经形成的PAD及金属导线等结构；形成钝化层也可以使用PVD的方式来实现，形成钝化层后，再通过刻蚀的方式在PAD处开口，裸露出金属PAD，便于后续封装和使用。
应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本申请的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本申请的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。上述本申请实施例序号仅仅为了描述，不代表实施例的优劣。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
以上所述，仅为本申请的实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。
Claims (10)
1.一种半导体器件的制造方法，其特征在于，所述方法包括：
从半导体衬底的第一表面对所述半导体衬底进行第一离子注入；所述第一离子注入的深度，小于所述半导体器件的厚度；
在所述第一表面粘合承载片；所述承载片用于固定所述半导体衬底；
在所述半导体衬底的第二表面对所述半导体衬底进行第二离子注入；所述第二离子注入的方向不同于所述第一离子注入；所述第二表面的方向相背于所述第一表面的方向。
2.根据权利要求1所述的制造方法，其特征在于，所述在所述第一表面粘合承载片包括：
在所述第一表面进行平坦化处理，形成平坦化表面；
在所述平坦化表面粘合所述承载片。
3.根据权利要求2所述的制造方法，其特征在于，所述在所述平坦化表面粘合所述承载片，包括：
使所述平坦化表面与所述承载片表面形成化合键，使所述平坦化表面与所述承载片粘合。
4.根据权利要求1所述的制造方法，其特征在于，所述从半导体衬底的第一表面对所述半导体衬底进行第一离子注入，包括：
从半导体衬底的第一表面对所述半导体衬底进行至少一次P型离子注入和/或至少一次N型离子注入。
5.根据权利要求1所述的制造方法，其特征在于，所述在所述半导体衬底的第二表面对所述半导体衬底进行第二离子注入，包括：
在所述半导体衬底的第二表面，对所述半导体衬底进行至少一次P型离子注入和/或至少一次N型离子注入。
6.根据权利要求1所述的制造方法，其特征在于，所述在所述半导体衬底的第二表面对所述半导体衬底进行第二离子注入之前，所述方法还包括：
从所述半导体衬底的背面对所述半导体衬底进行减薄；所述背面不同于所述第一表面；
将减薄后形成的表面作为所述第二表面。
7.根据权利要求1所述的制造方法，其特征在于，所述在所述从半导体衬底的第一表面对所述半导体衬底进行第一离子注入之后，所述方法还包括：
在所述第一表面形成第一电极；所述第一电极用于使所述半导体衬底与所述半导体器件的第一导线形成电连接。
8.根据权利要求7所述的制造方法，其特征在于，所述第一电极包括栅极；所述在所述第一表面形成第一电极，包括：
在所述第一表面形成栅绝缘层；
在所述栅绝缘层上形成第一导电层；所述第一导电层与所述栅绝缘层构成所述栅极。
9.根据权利要求8所述的制造方法，其特征在于，所述方法还包括：
对所述承载片进行减薄；
在减薄后的所述承载片表面形成通孔；所述通孔用于裸露出所述第一电极；
在所述通孔处形成导电层；所述导电层用于与所述第一导线形成电连接。
10.根据权利要求1所述的制造方法，其特征在于，所述在所述半导体衬底的第二表面对所述半导体衬底进行第二离子注入之后，所述方法还包括：
在所述第二表面形成第二电极；所述第二电极用于使所述半导体衬底与所述半导体器件的第二导线形成电连接。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910550713.8A CN110349850B (zh) | 2019-06-24 | 2019-06-24 | 半导体器件的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910550713.8A CN110349850B (zh) | 2019-06-24 | 2019-06-24 | 半导体器件的制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110349850A true CN110349850A (zh) | 2019-10-18 |
| CN110349850B CN110349850B (zh) | 2021-12-10 |
Family
ID=68182900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910550713.8A Active CN110349850B (zh) | 2019-06-24 | 2019-06-24 | 半导体器件的制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110349850B (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003197633A (ja) * | 2001-12-26 | 2003-07-11 | Toshiba Corp | 半導体装置の製造方法 |
| CN103137473A (zh) * | 2011-12-02 | 2013-06-05 | 上海华虹Nec电子有限公司 | 以具有外延层的衬底制造场终止型igbt器件的方法 |
| CN104979161A (zh) * | 2014-04-04 | 2015-10-14 | 江苏中科君芯科技有限公司 | 半导体器件的制作方法及ti-igbt的制作方法 |
| CN105448971A (zh) * | 2014-09-01 | 2016-03-30 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制作方法和电子装置 |
-
2019
- 2019-06-24 CN CN201910550713.8A patent/CN110349850B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003197633A (ja) * | 2001-12-26 | 2003-07-11 | Toshiba Corp | 半導体装置の製造方法 |
| CN103137473A (zh) * | 2011-12-02 | 2013-06-05 | 上海华虹Nec电子有限公司 | 以具有外延层的衬底制造场终止型igbt器件的方法 |
| CN104979161A (zh) * | 2014-04-04 | 2015-10-14 | 江苏中科君芯科技有限公司 | 半导体器件的制作方法及ti-igbt的制作方法 |
| CN105448971A (zh) * | 2014-09-01 | 2016-03-30 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制作方法和电子装置 |
Non-Patent Citations (1)
| Title |
|---|
| 杨晶琦: "《电力电子器件原理与设计》", 30 September 1999 * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN110349850B (zh) | 2021-12-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7723817B2 (en) | Semiconductor device and manufacturing method thereof | |
| CN105448998B (zh) | 集成电路芯片和垂直功率器件 | |
| CN104904020B (zh) | 二极管、电力变换装置 | |
| US9159825B2 (en) | Double-sided vertical semiconductor device with thinned substrate | |
| CN104303285B (zh) | 半导体装置以及半导体装置的制造方法 | |
| KR20100084525A (ko) | （１１０）-배향 실리콘을 포함하는 반도체 소자 | |
| CN206697484U (zh) | Igbt半导体器件以及半导体器件 | |
| CN107534042A (zh) | 半导体装置 | |
| JP2020178138A (ja) | パワーｍｏｓｆｅｔ及びその製造方法 | |
| US9786772B2 (en) | Semiconductor device and method for manufacturing the same | |
| WO2012068777A1 (zh) | 一种用于制造大功率器件的半导体衬底的制造方法 | |
| EP2827373B1 (en) | Protection device and related fabrication methods | |
| CN110838522B (zh) | 半导体装置 | |
| CN101911247B (zh) | 半导体装置及其制造方法 | |
| TW201114014A (en) | Semiconductor device | |
| CN103178103B (zh) | 半导体器件及其制造方法 | |
| CN105789109B (zh) | 包括埋入式阳极氧化物结构的半导体装置及其制造方法 | |
| JP4458112B2 (ja) | 半導体装置の製造方法、それを用いた半導体装置及びプラズマパネルディスプレイ | |
| US10580907B2 (en) | Semiconductor device and semiconductor module | |
| TWI665805B (zh) | 靜電放電保護裝置及其應用 | |
| CN110349850A (zh) | 半导体器件的制造方法 | |
| CN215815877U (zh) | 高维持高失效双向可控硅静电防护器件 | |
| JP2020013902A (ja) | 半導体装置及びその製造方法 | |
| US20170294527A1 (en) | Semiconductor device and method for manufacturing the same | |
| CN108475674A (zh) | 半导体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |