CN206697484U - Igbt半导体器件以及半导体器件 - Google Patents

Igbt半导体器件以及半导体器件 Download PDF

Info

Publication number
CN206697484U
CN206697484U CN201621434181.XU CN201621434181U CN206697484U CN 206697484 U CN206697484 U CN 206697484U CN 201621434181 U CN201621434181 U CN 201621434181U CN 206697484 U CN206697484 U CN 206697484U
Authority
CN
China
Prior art keywords
main surface
region
semiconductor
layer
igbt
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201621434181.XU
Other languages
English (en)
Inventor
M·库鲁西
J·瓦韦罗
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Components Industries LLC
Original Assignee
Semiconductor Components Industries LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Components Industries LLC filed Critical Semiconductor Components Industries LLC
Application granted granted Critical
Publication of CN206697484U publication Critical patent/CN206697484U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2252—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase
    • H01L21/2253—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本实用新型涉及IGBT半导体器件以及半导体器件。IGBT半导体器件包括：具有第一主表面和第二主表面的半导体材料区域，第二主表面与第一主表面相对；绝缘栅极结构，绝缘栅极结构设置在从第二主表面延伸的半导体材料区域中；具有第一导电类型的场截止区，场截止区从第一主表面延伸到半导体材料区域；与第一主表面邻接的多晶半导体层，其中多晶半导体包括邻接第一主表面的具有第二导电性的第一部分，第一部分为IGBT半导体器件提供发射极区；以及第一电极层，第一电极层电耦接到多晶半导体层。本实用新型解决的一个技术问题是克服IGBT结构的制造问题。本实用新型实现的一个技术效果是提供具有改进的可制造性的IGBT结构。

Description

IGBT半导体器件以及半导体器件
相关申请的交叉引用
本申请要求于2016年6月7日提交的美国专利申请No.15/175,166的优先权，该申请要求于2016年3月16日提交的美国临时申请No.62/308971的权益。这两个申请全部并入本文。
技术领域
本实用新型整体涉及电子器件，更具体地涉及半导体器件结构。
背景技术
绝缘栅双极晶体管(“IGBT”)是具有高输入阻抗和大双极性载流能力的少数载流子半导体器件。许多设计者将IGBT看作是有利地将高功率金属氧化物硅场效应晶体管(“MOSFET”)的高速开关特性和双极性结型晶体管(“BJT”)的高功率特性相结合的功率半导体器件。
场截止型IGBT(“FS-IGBT”)是一类已知的IGBT。FS-IGBT器件已使用置于P型集电极区域和N型漂移区之间的N型层(即，场截止层)，以便防止器件耗尽区域扩展进入P型发射极区。由于通常使用离子注入或扩散工艺来形成场截止层，因此在场截止层形成之前需要进行高能量离子注入工艺或晶圆薄化工艺。此外，形成IGBT的工艺包括在场截止层上形成N型漂移层，以及在N型漂移层上形成双扩散MOSFET(DMOS)操作。这些工艺在非常薄的晶圆上进行，这些晶圆在制造步骤(诸如离子注入、退火和光刻)期间是易碎的，并且易于翘曲或破裂。另外，在一些情况下，制造FS-IGBT器件需要使用外延形成的层、非常高能量的离子注入、质子注入以及激光退火，这些提高了制造成本和设备复杂性。
因此，希望存在具有较低制造成本并克服上述制造问题以及其他问题的IGBT结构。
实用新型内容
本实用新型解决的一个技术问题是克服IGBT结构的制造问题。
本实用新型除其他特征以外包括具有多晶半导体层的半导体器件结构，该多晶半导体层被构造为一个主表面上的p+区域或发射极区，以及在相对的主表面上的多个绝缘栅极结构。多晶p+区域被设置为邻接半导体器件的场截止区，并且在制造的早期阶段可被并入半导体器件结构中，以提高半导体器件的可制造性。优选地，在使用大部分或几乎所有热预算之后，在后面的制造工序中多晶区可为掺杂型p+区域。由于多晶半导体层保留为为半导体器件的一部分，因此避免了一个或多个移除步骤，并且改善了半导体器件的可制造性。
更具体地讲，在一个实施方案中，IGBT半导体器件包括半导体材料区域，该半导体材料区域具有第一主表面和与第一主表面相对的第二主表面。绝缘栅极结构设置在从第二主表面延伸的半导体材料的区域中。第一导电类型的场截止区被设置为从第一主表面延伸至半导体材料的区域中。多晶半导体层被设置成邻接第一主表面。多晶半导体包括邻接第一主表面的具有第二导电类型的第一部分，以向IGBT半导体器件提供发射极区。第一电极层电耦接到多晶半导体层。
根据本实用新型的一个方面，提供IGBT半导体器件，包括：具有第一主表面和第二主表面的半导体材料区域，所述第二主表面与所述第一主表面相对；绝缘栅极结构，所述绝缘栅极结构设置在从所述第二主表面延伸的所述半导体材料区域中；具有第一导电类型的场截止区，所述场截止区从所述第一主表面延伸到所述半导体材料区域；与所述第一主表面邻接的多晶半导体层，其中所述多晶半导体包括邻接所述第一主表面的具有第二导电类型的第一部分，所述第一部分为所述IGBT半导体器件提供发射极区；以及第一电极层，所述第一电极层电耦接到所述多晶半导体层。
在一个实施例中，所述多晶半导体层还包括邻接所述第一主表面的另一部分的具有所述第一导电类型的第二部分。
在一个实施例中，所述第一主表面包括抛光的表面。
在一个实施例中，所述多晶半导体层包括多晶硅层，所述多晶硅层的厚度在大约1000埃到20000埃范围内。
根据本实用新型的一个方面，提供IGBT半导体器件，包括：具有第一主表面和第二主表面的半导体材料区域，所述第二主表面与所述第一主表面相对；绝缘栅极结构，所述绝缘栅极结构设置在从所述第二主表面延伸的所述半导体材料区域中；具有第一导电类型的场截止区，所述场截止区从所述第一主表面延伸到所述半导体材料区域；与所述第一主表面邻接的多晶半导体层，其中所述多晶半导体包括：邻接所述第一主表面的具有第二导电类型的第一部分，所述第一部分为所述IGBT半导体器件提供发射极区；以及具有所述第一导电类型的第二部分，所述第二部分邻接所述第一主表面的另一部分；以及第一电极层，所述第一电极层电耦接到所述多晶半导体层。
在一个实施例中，所述第一主表面包括抛光的表面。
在一个实施例中，所述多晶半导体层包括多晶硅层，所述多晶硅层的厚度在大约1000埃到20000埃范围内。
根据本实用新型的一个方面，提供半导体器件，包括：具有第一主表面和第二主表面的半导体材料区域，所述第二主表面与所述第一主表面相对；绝缘沟槽栅极结构，所述绝缘沟槽栅极结构设置在从所述第二主表面延伸的所述半导体材料区域中；具有第一导电类型的场截止区，所述场截止区从所述第一主表面延伸到所述半导体材料区域；与所述第一主表面邻接的多晶半导体层，其中所述多晶半导体包括：邻接所述第一主表面的具有第二导电类型的第一部分，所述第一部分为所述半导体器件提供发射极区；以及具有所述第一导电类型的第二部分，所述第二部分邻接所述第一主表面的另一部分；以及第一电极层，所述第一电极层电耦接到所述多晶半导体层。
在一个实施例中，所述半导体材料区域包括：介于所述场截止区和所述第二主表面之间的具有所述第一导电类型的第一掺杂区；以及介于所述第一掺杂区和所述第二主表面之间的具有所述第二导电类型的第二掺杂区；以及所述场截止区，所述场截止区具有大于第一掺杂区的峰值掺杂物浓度。
在一个实施例中，所述第一掺杂区具有在4.0×1013原子/cm3至7.0×1013原子/cm3范围内的掺杂物浓度；所述第二掺杂区具有在2.0×1016原子/cm3至 5.0×1017原子/cm3范围内的峰值掺杂物浓度；以及所述场截止区具有在5.0×1015原子/cm3至5.0×1016原子/cm3范围内的峰值掺杂物浓度。
在一个实施例中，所述第一主表面包括抛光的表面。
在一个实施例中，所述多晶半导体层包括多晶硅层，所述多晶硅层的厚度在大约1000埃到20000埃范围内。
本实用新型实现的一个技术效果是提供具有改进的可制造性的IGBT结构。
附图说明
图1示出了根据本实用新型的半导体器件的放大的局部剖视图；
图2至图7示出了根据本实用新型实施方案的图1的半导体器件在各个制造阶段的放大的局部剖视图；
图8示出了根据本实用新型的半导体器件可选结构的放大的局部剖视图；以及
图9示出了根据本实用新型实施方案的处于另一制造阶段的图1半导体器件的放大的局部剖视图。
为使图示清晰简明，图中的元件未必按比例绘制，而且不同图中的相同参考标号指示相同的元件。此外，为使描述简单，省略了公知步骤和元件的描述和细节。如本文所用，“载流电极”是指器件内用于载送电流流经器件的元件，诸如MOS晶体管的源极或漏极、双极型晶体管的发射极或集电极，或者二极管的阴极或阳极，而“控制电极”是指器件内控制流经器件的电流的元件，诸如MOS晶体管的栅极，或双极型晶体管的基极。尽管器件在本文中被解释为某些N型区域和某些P型区域，但本领域的普通技术人员应当理解，导电类型不仅能够逆转，而且依据说明书的描述，考虑到任何必要的电压极性逆转、晶体管类型和/或电流方向逆转等，导电类型逆转也可能实实在在地发生。为使附图简洁，器件结构的某些区域(诸如掺杂区或介电区)可被示为通常具有直线边缘和角度精确的拐角。然而，本领域的技术人员理解，由于掺杂物的扩散和激活或层的形成，此类区域的边缘通常可不为直线并且拐角可不为精确角度。另外，术语“主表面”在结合半导体区域、晶圆或衬底使用时，是指半导体区域、晶圆或衬底的下述表面：该表面与另一种材料(诸如电介质、绝缘体、导体或多晶半导体) 形成界面。主表面可具有沿X、Y、Z方向变化的形貌特征。本文使用的术语“和/或”，包括列出的一个或多个相关联条目的任意组合和所有组合。此外，本文所用的术语仅用于描述特定实施例的目的，而并非旨在对本实用新型进行限制。如本文所用，单数形式旨在还包括复数形式，除非语境中另外明确地指出其他情况。还应当理解，当在本说明书中使用术语包含和/或包括时，规定了所述特征、数字、步骤、操作、元件和/或部件的存在，但不排除一个或多个其他特征、数字、步骤、操作、元件、部件和/或它们的组的存在或添加。应当理解，尽管本文可使用术语第一、第二等来描述各种构件、元件、区域、层和/或部段，但这些构件、元件、区域、层和/或部段不应受这些术语限制。这些术语只用来将一种构件、元件、区域、层和/或部段与另一种构件、元件、区域、层和/或部段区分开。所以，在不背离本实用新型教导内容的前提下，举例来说，下文将讨论的第一构件、第一元件、第一区域、第一层和/或第一部段可被称为第二构件、第二元件、第二区域、第二层和/或第二部段。本领域的技术人员应当理解，本文所用的与电路操作相关的短语“在...期间”、“在...同时”和“当...时”并不确切地指称某个动作在引发动作后立即发生，而是指在初始动作所引发的反应之间可能存在一些较小但合理的延迟，诸如传播延迟。另外，短语“在...同时”是指某个动作至少在引发动作持续过程中的一段时间内发生。提到“一个实施方案”，意味着结合该实施方案描述的特定的特征、结构或特性由本实用新型的至少一个实施方案采纳。因此，在本说明书通篇内的不同位置出现的短语“在一个实施方案中”，不一定都指同一个实施方案，但在某些情况下，有可能指同一个实施方案。词语“约”、“大约”或“基本上”，用来表示预期某个元件的值接近提到的值或位置。然而，本领域众所周知，始终存在一些微小偏差妨碍实际的值或位置恰好等于提到的值或位置。除非另外指明，否则本文使用的短语“在...上方”或“在...上”涉及指定的元件可直接或间接物理接触的取向、放置位置或彼此的关系。除非另外指明，否则本文使用的短语“与...重叠”涉及指定的元件能够在同一平面或不同的平面上至少部分或完全重合或对齐的取向、放置位置或彼此的关系。还应当理解，下文将适当举例说明并描述的实施方案可缺少本文未明确公开的任何元件，并且/或者可在缺少本文未明确公开的任何元件的情况下实施。
具体实施方式
图1示出了根据第一实施方案的半导体器件的放大的局部剖视图；根据一个实施方案，半导体器件10是被构造为承受至少约六百伏特(600V)的高反向电压的FS-IGBT。在一个实施方案中，半导体器件10包括具有第一主表面18和相对的第二主表面19的半导体材料11的区域或半导体材料11的主体。在一些实施方案中，半导体材料11的区域包括n型漂移区14或掺杂区14、邻接主表面19的p型掺杂区16或掺杂区16，以及邻接主表面18的n型场截止区17或掺杂区17。在一个实施方案中，掺杂区14是高电阻率n型区，其厚度在约50微米至约65微米的范围内。应当理解，掺杂区14的厚度可根据半导体器件10的电气要求而增加或减小。例如，掺杂区14具有大约800ohm-cm的电阻率或大约4.0×1013原子/cm3至7.0×1013原子/cm3范围内的掺杂物浓度。在后面将描述的一个实施方案中，可使用(100)浮区(“FZ”)衬底形成掺杂区14。
掺杂区16的导电类型与掺杂区14的导电类型相反，并且在大多数实施方案中被构造为半导体器件10的主体区域或PHV区域。掺杂区16的峰值掺杂浓度大于漂移区14的掺杂物浓度。在一些实施方案中，掺杂区16具有大约2.0×1016原子/cm3至5.0×1017原子/cm3范围内的峰值掺杂物浓度，并具有大约1微米至7微米范围内的厚度或深度。掺杂区17的导电类型与掺杂区16的导电类型相反，并且被构造为场截止区。掺杂区17的峰值掺杂物浓度大于掺杂区14的峰值掺杂物浓度。在一个实施方案中，掺杂区17具有约5.0×1015原子/cm3至5.0×1016原子/cm3范围内的峰值掺杂物浓度，并具有约5微米至15微米范围内的厚度或深度。掺杂区16和掺杂区17可使用离子注入和扩散/退火技术或本领域技术人员已知的其他掺杂技术形成。在一些实施方案中，使用多次离子注入来形成掺杂区16和掺杂区17。
半导体器件10还包括邻接主表面19设置的多个绝缘栅极电极结构22。在一些实施方案中，绝缘栅极电极结构22包括从主表面19延伸到掺杂区16和掺杂区14中的沟槽24，设置在沟槽24表面上的栅极介电层26，以及设置在栅极介电层26上的导电栅极电极27。介电区域29设置在导电栅极电极27上，并且在一些实施方案中包括一种或多种氧化物材料。半导体器件10还包括导电类型与掺杂区16相反的一个掺杂区31或多个掺杂区31，以及导电类型与掺杂区16相同的一个掺杂区32或多个掺杂区 32。在本实施方案中，掺杂区31被构造成n型源极区，并且形成为与绝缘栅极电极结构22邻接并靠近主表面19。在本实施方案中，掺杂区32被构造成邻接掺杂区31和主表面19形成的p型增强区。掺杂区31和掺杂区32可使用离子注入和退火技术或本领域技术人员已知的其他掺杂技术形成。
导电电极层33或导电电极33设置在主表面19上方，并电连接至掺杂区16和掺杂区31。在一些实施方案中，导电电极33是金属材料(诸如，铝、铝合金、钛镍银、铬镍金)，或是本领域技术人员已知的其他导电材料。虽然未示出，但是另一个导电电极可设置在主表面19另一部分的上方，并且被构造为电连接至可包含的材料与导电电极33相同的导电栅极电极27。
根据本实施方案，半导体器件10还包括设置在主表面18上方的多晶半导体层36或多晶半导体区域36。在一个实施方案中，多晶半导体层36邻接主表面18。更具体地讲，多晶半导体层36设置在半导体材料11主体的抛光的表面上。在一个实施方案中，多晶半导体层36包括多晶硅，该多晶硅可以是砷掺杂的层，或者可在形成层之后以及随后在半导体器件10的制造工艺中掺杂。在一个实施方案中，多晶半导体层36使用等离子体增强化学气相沉积(“PECVD”)工艺进行沉积，并具有可在大约1000埃至20000埃范围内的厚度。在一个优选实施方案中，多晶半导体层36具有在大约3000埃至5000埃范围内的厚度。在其他实施方案中，多晶半导体层36可通过沉积非晶半导体层(诸如，非晶硅层)形成，然后可进行再结晶工艺(例如，退火工艺)，从而将沉积层转化为多晶材料，诸如多晶硅。在其他实施方案中，多晶半导体层36可使用化学气相沉积(“CVD”)技术进行沉积。
根据本实施方案，多晶半导体层36被构造为半导体器件10的注入区域或发射极区。更具体地讲，多晶半导体层36提供半导体器件10的PNP晶体管部分的发射极区，该半导体器件由掺杂区16、掺杂区14和掺杂区17以及多晶半导体层36形成。在一个实施方案中，多晶半导体层36具有与掺杂区16相同的导电类型。在一个实施方案中，多晶半导体层36是p型区域。在后面将描述的其他实施方案中，多晶半导体层36包括形成发射极区的p型的第一部分，以及n型的第二部分。第一部分和第二部分两者都邻接主表面18，使得第一部分中的p型掺杂物延伸穿过多晶半导体层36 到达或超过主表面18，并且第二部分中的n型掺杂物延伸穿过多晶半导体层36到达或超过主表面18。在一个实施方案中，使用离子注入来掺杂多晶半导体层36(或至少p型部分)。例如，硼可在一次或多次离子注入中被注入到多晶半导体层36中，剂量在约1.0×1012原子/cm2至1.0×1016原子/cm2的范围内，离子注入能量在约1千电子伏特(keV)至1兆电子伏特(MeV)的范围内。注入的掺杂物可使用温度在大约400摄氏度(℃)至600℃范围的炉退火来退火。在其他实施方案中，使用激光退火技术或本领域技术人员已知的其他技术使掺杂物退火。
在一个实施方案中，p型掺杂物的一部分被有意放置在掺杂区17内，从而形成邻接主表面18的掺杂区37。例如，使用较高能量离子注入来形成掺杂区37穿过多晶半导体层36。在其他实施方案中，来自多晶半导体层36的p型掺杂物扩散至掺杂区17中来形成掺杂区37。
导电电极层39或导电电极39设置在多晶半导体层36上方或与该多晶半导体层邻接。在一个实施方案中，导电电极39邻接多晶半导体层36。导电电极39包含导电材料，诸如金属。例如，导电电极39包括铝、铝钛镍银、铝钛镍金或本领域技术人员已知的其他导电材料。导电电极层36和导电电极层39可使用例如蒸发、溅射或本领域技术人员已知的其他沉积技术形成。
尽管未示出，但应当理解，半导体器件10通常具有边缘终端结构或隔离结构，诸如绝缘沟槽隔离结构、扩散隔离或本领域技术人员已知的其他终端结构。
图2至图9示出了根据本说明书实施方案的半导体器件10在各个制造阶段的局部剖视图；图2示出了处于早期制造步骤的半导体器件10的局部剖视图。在一个实施方案中，提供衬底141，该衬底可以是大约300微米至大约600微米厚的高电阻率FZ衬底。例如，衬底141是80ohm-cm(100)的n型衬底。在其他实施方案中，衬底141包括使用Czochralski(“CZ”)工艺形成的衬底。衬底141包括主表面18和相对的主表面191。在一个实施方案中，将介电层(未示出)设置在主表面18上方。例如，提供厚度大约300埃的热氧化物层。然后通过掺杂物步骤来形成从主表面18向内延伸的掺杂区17。在一个实施方案中，使用离子注入，其中一种或多种n型掺杂物(例如，磷、砷和/或锑)通过一次或多次注入穿过介电层进入衬底141。 在另一个实施方案中，通过从掺杂的介电层(诸如掺杂的氧化物层)扩散掺杂物，将一种或多种n型掺杂物引入衬底141中。在其他实施方案中，使用注入和掺杂的介电层的组合。在又一个实施方案中，使用外延生长技术形成掺杂区17，在这种情况下，主表面18将由掺杂区17限定。
在一个实施方案中，注入的掺杂物被退火并扩散到衬底141中达到期望的深度，从而形成掺杂区17。在一个实施方案中，掺杂区17具有在大约1微米至5微米范围内的深度。在一个实施方案中，掺杂区17具有大约1.0×1016原子/cm3的峰值掺杂物浓度。可使用例如湿法蚀刻工艺移除介电层，然后清洁衬底141以进行额外的加工。
接着在主表面18上方形成多晶半导体层36。在一个实施方案中，当使用多晶硅时，使用等离子体增强CVD技术来形成层36。在一个实施方案中，多晶硅在大约600℃至630℃范围内的温度下形成，并且具有在大约3000埃到20000埃范围内的厚度。在一个实施方案中，多晶半导体层36具有所形成的掺杂物浓度。在其他实施方案中，多晶半导体层36未掺杂地形成并且在随后的步骤中进行掺杂。在本说明书中，多晶半导体层未掺杂地形成。
在其他实施方案中，在形成掺杂区17之前形成多晶半导体层36。例如，多晶半导体层36可掺杂有n型掺杂物，并且该掺杂物扩散到衬底141，从而形成掺杂区17。再例如，可以穿过多晶半导体层36进入衬底141来注入n型掺杂物，也可使用具有不同剂量和能量进行多次注入。
多晶半导体层36可在沉积之后使用例如化学机械平面化(“CMP”)技术或本领域的技术人员已知的其他平面化技术进行平面化处理。可选地，在平面化步骤之前，在多晶半导体层36的外表面上设置诸如氧化物层的介电层(未示出)。介电层可以是沉积层，或者多晶半导体层36的一部分可使用热氧化工艺进行氧化。
图3示出了额外加工之后的半导体器件10的局部剖视图。在一个实施方案中，衬底44、处理衬底44或第二衬底44具有绝缘体层46或设置在外表面47或主表面47附近或之上的介电层46。衬底44还包括与主表面47相对的另一个外表面48或主表面48。例如，衬底44可以是厚度在大约500微米至550微米范围内的(100)高电阻率衬底。在一些实施方案中，介电层46可以是热氧化物、沉积氧化物、掩埋氧化物、离子注入氧化物或本 领域技术人员已知的其他形式的氧化物。在一个实施方案中，氧化物层46具有在大约2000埃至15000埃范围内的厚度。在一个实施方案中，介电层46被晶圆接合到多晶半导体层36，然后从主表面119移除衬底141的一部分到期望的厚度，从而得到具有主表面19的掺杂区14。在一个实施方案中，使用研磨、蚀刻和/或抛光技术来移除衬底141的一部分。在600伏特的实施方案中，掺杂区14具有在大约50微米至65微米范围内的厚度。应当理解，该厚度根据半导体器件10所需的电特性而增加或减小。主表面19可在进一步的加工之前被蚀刻和/或清洁。
图4示出了进一步加工之后的半导体器件10的局部剖视图。在一个实施方案中，掺杂区16设置在掺杂区14之内或设置在掺杂区14之上。例如，将p型掺杂物从主表面19引入并扩散到掺杂区14，从而形成掺杂区16。在另一个实施方案中，使用外延生长技术形成掺杂区16，在这种情况下，主表面19将由掺杂区16限定。根据本实施方案，半导体材料11的主体包括掺杂区17、掺杂区14和掺杂区16。接下来，在掺杂区16内形成有源器件和终端结构(未示出)。在一个实施方案中，绝缘栅极电极结构22邻接主表面19形成并延伸到掺杂区14中，该绝缘栅极电极结构包括例如沟槽24、栅极介电层26和导电栅极电极27。源极区31并且形成为邻接绝缘栅极电极22，介电区29形成为隔离导电栅极电极27，并且导电电极层33形成为在主表面19上方，并包括介电区29以便与掺杂区16和源极区31电通信。导电电极33可被图案化，从而得到电耦接到源极区31的第一载流电极部分和电耦接到导电栅极电极27的控制电极部分(未示出)。在导电电极33包含铝的实施方案中，后续的处理温度必须保持足够低以便不会对铝层和/或半导体器件10的电特性造成有害影响。根据本实施方案，多晶半导体层36在绝缘栅极电极结构22与掺杂区31和掺杂区32的形成期间，以及在随后形成邻接掺杂区17的半导体器件10的p+层或发射极区时用作吸气层。
图5示出了再进一步加工之后的半导体器件10的局部剖视图。在随后的加工中，从主表面48移除衬底44的一部分。在一个实施方案中，将衬底44的材料移除，保留衬底44的一部分49与介电层46邻接。在一个优选实施方案中，部分49大约5微米至15微米厚。在一个实施方案中，使用Taiko移除技术，将衬底41的外环部分(未示出)保留在适当位置。在一 些实施方案中，边缘部分为大约3毫米宽。除了其他事项以外，Taiko移除工艺提供更稳定的临时结构，该结构更不易于破裂并且不易受相关问题的影响。
图6示出了额外加工之后的半导体器件10的局部剖视图。在一个实施方案中，使用选择性移除工艺来移除衬底41的部分49，从而暴露介电层或暴露其至少一部分。在一个实施方案中，使用自旋蚀刻处理器(诸如SEZ自旋蚀刻系统)来移除部分49，从而暴露多晶半导体层26。在一个实施方案中，使用氢氟酸、硝酸和乙酸的组合来移除部分49。在另一个实施方案中，使用氢氧化物湿化学过程来移除部分49。可使用一种或多种掩模材料来保护半导体器件10的与部分49相对的一侧，其中一种或多种掩模材料被构造为经受所选择的化学过程以用于移除部分49。此类掩模材料可包括光致抗蚀剂、聚酰亚胺、层合材料或本领域技术人员已知的其他材料。该掩模材料还能防止划伤和刮伤。
图7示出了进一步加工之后的半导体器件10的局部剖视图。在一个实施方案中，使用一种移除工艺来移除介电层46。在大多数实施方案中，使用蚀刻工艺来移除介电层46。例如，当介电层46包含氧化物时，可使用氢氟酸工艺来蚀刻掉介电层46。在移除工艺期间，优选地使用上述一种或多种掩模材料或不同的掩模材料来保护半导体器件10的与介电层46相对的侧面。根据一个实施方案，在移除介电层46之后，用导电类型与掺杂物17的导电类型相反的掺杂物掺杂多晶半导体层36，从而形成半导体器件10的多晶掺杂区(例如，p+型)或发射极区。根据本实用新型，由于多晶半导体层36用作发射极区，而不是邻接主表面18的半导体材料11的另外的掺杂区，因此掺杂区17的掺杂物分布得到了更好地维持和控制。此外，由于多晶半导体层36保留为半导体器件10的一部分，因而避免了难以控制的移除步骤(例如多晶硅移除步骤)，从而改善了例如半导体材料11的区域的平面性。
在一个实施方案中，使用离子注入来掺杂多晶半导体层36。例如，可在一次或多次离子注入中将硼注入到多晶半导体层36中，其剂量在大约1.0×1012原子/cm2至1.0×1016原子/cm2的范围内，离子注入能量在大约1keV至1MeV的范围内。在一个优选实施方案中，多晶半导体层36具有大约1.0×1018原子/cm3的峰值掺杂物浓度。注入的掺杂物可使用温度在大约400 摄氏度(℃)至600℃范围的炉退火来退火。在其他实施方案中，使用激光退火技术或本领域技术人员已知的其他技术使掺杂物退火。
在一个实施方案中，p型掺杂物的一部分被有意放置在掺杂区17内，从而形成邻接主表面18的掺杂区37。例如，使用较高能量离子注入来形成掺杂区37穿过多晶半导体层36。在其他实施方案中，来自多晶半导体层36的p型掺杂物扩散至掺杂区17中来形成掺杂区37。
在可供选择的实施方案中，可使其他材料穿过主表面18离子注入到衬底141中，以改善半导体器件10的开关特性并/或提供附加的场截止部分或场截止层。例如，可使用一个或多个离子注入步骤来注入磷、砷、锑、质子、氦或本领域技术人员已知的其他类似材料。离子注入剂量在大约1.0×1011原子/cm2至1.0×1016原子/cm2的范围内，离子注入能量在大约1keV至20MeV的范围内。
图8示出了根据多晶半导体层36的可供选择的实施方案中，半导体器件结构100的放大的局部剖视图。在一个实施方案中，可在多晶半导体层36的外表面部分上提供掩模层(未示出)，并且第一部分361掺杂为p型以形成发射极部分。然后可在多晶半导体层36的第一部分361和掺杂有n型掺杂物的第二部分362上方提供另一个掩模层(未示出)。第一部分361和第二部分362都邻接主表面18，使得第一部分361中的p型掺杂物延伸穿过多晶半导体层36到达或超过主表面18，并且第二部分362中的n型掺杂物延伸穿过多晶半导体层36到达或超过主表面18。
图9示出了再进一步加工之后的半导体器件10的放大的局部剖视图。在一个实施方案中，导电电极39设置在多晶半导体层36上方或与其邻接。在一个实施方案中，导电电极39邻接多晶半导体层36。导电电极39包含导电材料，诸如金属。例如，导电电极39包括铝、铝钛镍银、铝钛镍金或本领域技术人员已知的其他导电材料。如图9中进一步说明，导电层39提供半导体器件10的漏极或阳极电极390，导电层33提供半导体器件10的源极或阴极电极330，并且导电栅极电极27通过组合来提供半导体器件10的栅极电极270。另外，意外地发现多晶半导体层36提供提高的注入效率和改善的复合效应，从而改善器件的性能。
从所有上述内容，本领域技术人员可确定，根据另一个实施方案，用于形成半导体器件的方法可包括将磷、砷、锑、质子和氦中的一种或多种 结合到第一衬底(例如，元件)穿过第一主表面(例如，元件18)。在另一个实施方案中，掺入包括以大约1.0×1011原子/cm2至1.0×1016原子/cm2范围内的离子注入剂量注入，其中离子注入能量在大约1keV至20MeV的范围内。在另一个实施方案中，提供第一衬底可包括提供浮区半导体衬底。在又一个实施方案中，形成第一掺杂区(例如，元件17)可包括形成邻接第一主表面的第二介电层；将掺杂物离子注入到邻接第一主表面的第一衬底中；以及将注入的掺杂物暴露于高温中。在另一个实施方案中，将介电层(例如，元件46)附接到多晶半导体层(例如，元件36)包括将该介电层接合到该多晶半导体层。在另一个实施方案中，提供多晶半导体层可包括沉积非晶半导体层；以及使该非晶半导体层经过重结晶工艺形成该多晶半导体层。
鉴于上述全部内容，显然公开了一种新颖的方法和结构。除了其他特征以外，包括提供多晶半导体层，该多晶半导体层被构造为半导体材料表面上的注入区域或发射极区，该表面与设置有有源器件部分的表面相对。多晶半导体区域提高了包括例如IGBT型器件的半导体器件的可制造性。例如，改善了半导体区域的平面性并且支持选择性蚀刻移除工艺。另外，多晶半导体层改善了半导体器件的电性能。例如，增强了注入效率和复合效应。
尽管上文结合具体的优选实施方案和示例性实施方案描述了本实用新型的主题，但前述附图及其描述只用来描绘本实用新型主题的典型实施方案，因此不应被视作限制本实用新型主题的范围。很明显，许多替代方案和变型形式对本领域技术人员来说将是显而易见的。例如，也可使用其他半导体材料，诸如GaAs、GaN、SiC、金刚石、Ge、CdTe等。该材料可以是大块衬底、不同半导体的同质外延或异质外延。另外，所描述的半导体器件10可以是另一种半导体器件的一部分，该另一种半导体器件包括但不限于集成功率半导体器件。此外，所描述的半导体器件10可具有接触掺杂区32的凹陷接触结构和/或可具有设置在掺杂区16下方并邻接绝缘栅极结构22的JFET层。此外，所描述的半导体器件10可包括平面绝缘栅极电极结构。
如下文的诸项权利要求所反映，本实用新型的各方面具有的特征可少于前文公开的单个实施方案的所有特征。所以，下文表述的诸项权利要求 特此明确地并入具体实施方式中，且每项权利要求本身都代表本实用新型的独立实施方案。此外，尽管本文描述的一些实施方案包含其他实施方案中包含的一些特征，却未包含其中包含的其他特征，但本领域的技术人员应当理解，不同实施方案的特征的组合意在属于本实用新型的范围，而且意在形成不同的实施方案。

Claims (11)

1.一种IGBT半导体器件，其特征在于包括：
具有第一主表面和第二主表面的半导体材料区域，所述第二主表面与所述第一主表面相对；
绝缘栅极结构，所述绝缘栅极结构设置在从所述第二主表面延伸的所述半导体材料区域中；
具有第一导电类型的场截止区，所述场截止区从所述第一主表面延伸到所述半导体材料区域；
与所述第一主表面邻接的多晶半导体层，其中所述多晶半导体包括邻接所述第一主表面的具有第二导电类型的第一部分，所述第一部分为所述IGBT半导体器件提供发射极区；以及
第一电极层，所述第一电极层电耦接到所述多晶半导体层。
2.根据权利要求1所述的IGBT半导体器件，其特征在于所述多晶半导体层还包括邻接所述第一主表面的另一部分的具有所述第一导电类型的第二部分。
3.根据权利要求1所述的IGBT半导体器件，其特征在于所述第一主表面包括抛光的表面。
4.根据权利要求1所述的IGBT半导体器件，其特征在于所述多晶半导体层包括多晶硅层，所述多晶硅层的厚度在1000埃到20000埃范围内。
5.一种IGBT半导体器件，其特征在于包括：
具有第一主表面和第二主表面的半导体材料区域，所述第二主表面与所述第一主表面相对；
绝缘栅极结构，所述绝缘栅极结构设置在从所述第二主表面延伸的所述半导体材料区域中；
具有第一导电类型的场截止区，所述场截止区从所述第一主表面延伸到所述半导体材料区域；
与所述第一主表面邻接的多晶半导体层，其中所述多晶半导体包括：
邻接所述第一主表面的具有第二导电类型的第一部分，所述第一部分为所述IGBT半导体器件提供发射极区；以及
具有所述第一导电类型的第二部分，所述第二部分邻接所述第一主表面的另一部分；以及
第一电极层，所述第一电极层电耦接到所述多晶半导体层。
6.根据权利要求5所述的IGBT半导体器件，其特征在于所述第一主表面包括抛光的表面。
7.根据权利要求5所述的IGBT半导体器件，其特征在于所述多晶半导体层包括多晶硅层，所述多晶硅层的厚度在1000埃到20000埃范围内。
8.一种半导体器件，其特征在于包括：
具有第一主表面和第二主表面的半导体材料区域，所述第二主表面与所述第一主表面相对；
绝缘沟槽栅极结构，所述绝缘沟槽栅极结构设置在从所述第二主表面延伸的所述半导体材料区域中；
具有第一导电类型的场截止区，所述场截止区从所述第一主表面延伸到所述半导体材料区域；
与所述第一主表面邻接的多晶半导体层，其中所述多晶半导体包括：
邻接所述第一主表面的具有第二导电类型的第一部分，所述第一部分为所述半导体器件提供发射极区；以及
具有所述第一导电类型的第二部分，所述第二部分邻接所述第一主表面的另一部分；以及
第一电极层，所述第一电极层电耦接到所述多晶半导体层。
9.根据权利要求8所述的半导体器件，其特征在于：
所述半导体材料区域包括：
介于所述场截止区和所述第二主表面之间的具有所述第一导电类型的第一掺杂区；以及
介于所述第一掺杂区和所述第二主表面之间的具有所述第二导电类型的第二掺杂区；以及
所述场截止区，所述场截止区具有大于第一掺杂区的峰值掺杂物浓度。
10.根据权利要求8所述的半导体器件，其特征在于所述第一主表面包括抛光的表面。
11.根据权利要求8所述的半导体器件，其特征在于所述多晶半导体层包括多晶硅层，所述多晶硅层的厚度在1000埃到20000埃范围内。
CN201621434181.XU 2016-03-16 2016-12-26 Igbt半导体器件以及半导体器件 Active CN206697484U (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662308971P 2016-03-16 2016-03-16
US62/308,971 2016-03-16
US15/175,166 US9768285B1 (en) 2016-03-16 2016-06-07 Semiconductor device and method of manufacture
US15/175,166 2016-06-07

Publications (1)

Publication Number Publication Date
CN206697484U true CN206697484U (zh) 2017-12-01

Family

ID=59828282

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201621434181.XU Active CN206697484U (zh) 2016-03-16 2016-12-26 Igbt半导体器件以及半导体器件

Country Status (2)

Country Link
US (2) US9768285B1 (zh)
CN (1) CN206697484U (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105814694B (zh) 2014-10-03 2019-03-08 富士电机株式会社 半导体装置以及半导体装置的制造方法
JP6669628B2 (ja) * 2016-10-20 2020-03-18 トヨタ自動車株式会社 スイッチング素子
KR101977957B1 (ko) * 2017-10-30 2019-05-13 현대오트론 주식회사 전력 반도체 소자 및 그 제조방법
DE102017130928A1 (de) * 2017-12-21 2019-06-27 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleiterbauelements mit einem Kanalstopper-Gebiet
US11694897B2 (en) * 2021-06-16 2023-07-04 Applied Materials, Inc. Backside wafer dopant activation

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2984478B2 (ja) 1992-08-15 1999-11-29 株式会社東芝 伝導度変調型半導体装置及びその製造方法
DE19731495C2 (de) * 1997-07-22 1999-05-20 Siemens Ag Durch Feldeffekt steuerbarer Bipolartransistor und Verfahren zu seiner Herstellung
US6482681B1 (en) * 2000-05-05 2002-11-19 International Rectifier Corporation Hydrogen implant for buffer zone of punch-through non epi IGBT
DE10031781A1 (de) * 2000-07-04 2002-01-17 Abb Semiconductors Ag Baden Halbleiterbauelement und Verfahren zu dessen Herstellung
CN1138307C (zh) 2000-12-21 2004-02-11 北京工业大学 低功耗半导体功率开关器件及其制造方法
JP3764343B2 (ja) * 2001-02-28 2006-04-05 株式会社東芝 半導体装置の製造方法
DE102005053487B4 (de) * 2005-11-09 2011-06-09 Infineon Technologies Ag Leistungs-IGBT mit erhöhter Robustheit
US7645659B2 (en) * 2005-11-30 2010-01-12 Fairchild Korea Semiconductor, Ltd. Power semiconductor device using silicon substrate as field stop layer and method of manufacturing the same
US7538412B2 (en) * 2006-06-30 2009-05-26 Infineon Technologies Austria Ag Semiconductor device with a field stop zone
US7982239B2 (en) * 2007-06-13 2011-07-19 Northrop Grumman Corporation Power switching transistors
US7880200B2 (en) * 2007-09-28 2011-02-01 Infineon Technologies Austria Ag Semiconductor device including a free wheeling diode
JP5365009B2 (ja) * 2008-01-23 2013-12-11 富士電機株式会社 半導体装置およびその製造方法
US7842590B2 (en) 2008-04-28 2010-11-30 Infineon Technologies Austria Ag Method for manufacturing a semiconductor substrate including laser annealing
US7816229B2 (en) * 2008-09-30 2010-10-19 Infineon Technologies Austria Ag Semiconductor device with channel stop trench and method
US7910486B2 (en) * 2009-06-12 2011-03-22 Alpha & Omega Semiconductor, Inc. Method for forming nanotube semiconductor devices
JP4957840B2 (ja) * 2010-02-05 2012-06-20 株式会社デンソー 絶縁ゲート型半導体装置
CN103534811B (zh) * 2011-05-18 2016-09-21 富士电机株式会社 半导体装置及半导体装置的制造方法
JP5937413B2 (ja) * 2011-06-15 2016-06-22 株式会社デンソー 半導体装置
US20150123165A1 (en) * 2012-05-30 2015-05-07 Kyushu Institute Of Technology High-voltage insulated gate type power semiconductor device and method of manufacturing the same
US9082843B2 (en) * 2012-12-13 2015-07-14 Infineon Technologies Ag Semiconductor device with step-shaped edge termination, and method for manufacturing a semiconductor device
JP5935951B2 (ja) * 2013-10-04 2016-06-15 富士電機株式会社 半導体装置
US20160300938A1 (en) * 2013-12-10 2016-10-13 Ulvac, Inc. Insulated Gate Bipolar Transistor and Production Method Thereof
JP6421570B2 (ja) * 2013-12-20 2018-11-14 株式会社デンソー 半導体装置
US9484221B2 (en) * 2014-01-13 2016-11-01 Infineon Technologies Ag Bipolar semiconductor device and method of manufacturing thereof
JP6459791B2 (ja) * 2014-07-14 2019-01-30 株式会社デンソー 半導体装置およびその製造方法
JP2016167539A (ja) * 2015-03-10 2016-09-15 株式会社東芝 半導体装置

Also Published As

Publication number Publication date
US10134886B2 (en) 2018-11-20
US9768285B1 (en) 2017-09-19
US20170271489A1 (en) 2017-09-21
US20170323958A1 (en) 2017-11-09

Similar Documents

Publication Publication Date Title
CN206697484U (zh) Igbt半导体器件以及半导体器件
TWI459473B (zh) 具有（１１０）－向性矽之半導體裝置
KR101955055B1 (ko) 전력용 반도체 소자 및 그 소자의 제조 방법
US9941383B2 (en) Fast switching IGBT with embedded emitter shorting contacts and method for making same
US9171916B1 (en) LDMOS with thick interlayer-dielectric layer
JP2006093186A (ja) 半導体装置
US7534666B2 (en) High voltage non punch through IGBT for switch mode power supplies
TW201140835A (en) Electronic device including a buried insulating layer and a vertical conductive structure extending therethrough and a process of forming the same
WO2018055719A1 (ja) 炭化珪素半導体装置
US8835935B2 (en) Trench MOS transistor having a trench doped region formed deeper than the trench gate
WO2012068777A1 (zh) 一种用于制造大功率器件的半导体衬底的制造方法
WO2013174177A1 (zh) 高压bcd工艺中高压器件的隔离结构及其制造方法
US10249499B2 (en) Method for manufacturing a semiconductor device comprising a thin semiconductor wafer
JP5248741B2 (ja) 逆阻止型絶縁ゲート形半導体装置およびその製造方法
EP2827373B1 (en) Protection device and related fabrication methods
TW441110B (en) Intelligent power integrated circuit and method for manufacturing the same
WO2018000223A1 (zh) 一种绝缘栅双极型晶体管结构及其制造方法
WO2014206160A1 (zh) 绝缘栅双极晶体管及其制造方法
JP2005101255A (ja) 高耐圧半導体装置
TW201108397A (en) Electronic device including a well region
KR20180104236A (ko) 전력 반도체 소자의 제조 방법
CN109119473B (zh) 一种晶体管及其制作方法
CN104517961B (zh) 整流器及其制造方法
WO2015014289A1 (zh) 绝缘栅双极型晶体管的制造方法
Verma et al. Review of SOI MOSFET design and fabrication parameters and its electrical characteristics

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant