TWI459473B - 具有（１１０）－向性矽之半導體裝置 - Google Patents

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Description

具有(110)-向性矽之半導體裝置 相關申請案之交叉參考
此申請案係對於共同讓渡之2007年9月27日提申的美國臨時申請案60/975,739作權利主張，其基於各種用途被整體合併於本文中以供參考。
本發明係有關於具有(110)-向性矽之半導體裝置。
 發明背景
本發明概括有關半導體裝置，且更特別有關一用於在(110)-向性矽中製造溝道FET之方法及結構。
習知半導體製造利用數種製程來形成半導體結構於基材上。特定裝置中，使用基材作為電流傳導路徑的部份。譬如，對於身為離散裝置應用及積體電路所使用的關鍵半導體結構之固態開關而言，基材扮演重要角色。固態開關譬如包括功率金屬氧化物半導體場效電晶體(功率MOSFET)、絕緣閘雙極電晶體(IGBT)、及不同型的閘流體。對於功率開關之部分界定效能特徵係為其接通電阻(亦即，汲極至源極接通電阻，RDSon )、崩潰電壓、及切換速度。
一般而言，典型MOSFET的切換速度、接通電阻、崩潰電壓、及功率消散會受佈局、維度及材料所影響。工業設計慣例企圖使MOSFET保持盡量低的接通電阻以降低傳導功率損失及增高電流密度。譬如，垂直功率MOSFET中，接通電阻由諸如通路電阻、漂移區(譬如磊晶層)電阻、及基材電阻等數個電阻構成。此垂直功率MOSFET(及其他MOSFET)的接通電阻直接受到用來形成汲極至源極傳導路徑的材料類型及維度所影響。因此，對於諸如功率MOSFET等垂直功率裝置，基材是一種關鍵性效能元件。
即便已使用習知技術來製造採用不同基材材料的垂直功率裝置，仍具有與這些習知技術相關之限制。下文詳細地討論這些限制的一部分。
因此，需要具有用於製造含有所想要基材性質的垂直裝置之經改良的技術同時維持一簡單的製造製程。
 發明概要
根據本發明的實施例，描述用於合併(110)P-型材料中的較高電洞活動性及重度摻雜(110)P-型材料較低電阻係數以改良P-型垂直半導體裝置的裝置性質之不同技術。
根據本發明的一實施例，提供一用於形成一半導體裝置於一重度摻雜P-型(110)半導體層上之方法。該方法包括提供一第一P-型半導體層，其特徵在於(110)的一表面結晶向性及一第一傳導性，並被重度摻雜。該方法亦包括形成一鋪設於第一P-型半導體層上之第二P-型半導體層。第二P-型半導體層具有(110)的一表面結晶向性且特徵在於比第一傳導性更低的一傳導性。該方法進一步包括形成一鋪設於第二P-型半導體層上之頂導體層，及形成一埋設於第一P-型半導體層下之底導體層。從頂導體層至底導體層且經過第二p-型半導體層之一電流傳導的特徵係在於一沿著一<110>晶性向性及一(110)晶性平面上的電洞活動性。
一特定實施例中，該方法包括提供一第一支撐基材及形成一鋪設於第一支撐基材上之P-型重度摻雜(110)矽層。第一支撐基材的至少一頂層可相對於P-型重度摻雜(110)矽層藉由一選擇性蝕刻製程被移除。然後，一垂直半導體裝置結構形成於P-型重度摻雜(110)矽層中及上方。裝置結構包括一頂金屬層且特徵在於一(110)平面上及一<110>方向中的一電流傳導。該方法包括將一第二支撐基材結合至頂金屬層及利用一選擇性蝕刻製程移除第一支撐基材以曝露P-型重度摻雜(110)矽層的一表面。該方法亦包括提供一接觸於P-型重度摻雜(110)矽層的表面之金屬層及移除第二支撐基材。
一實施例中，第一支撐基材包括一鋪設於一矽基材上之氧化物層，其特徵在於(100)晶性向性、P-型傳導性、及輕度摻雜。一特定實施例中，P-型重度摻雜(110)矽層如下述形成。一P-型重度摻雜(110)矽層係形成為鋪設於一身為輕度摻雜P-型(110)基材之第一矽基材上。一第一氧化物層形成為鋪設於P-型重度摻雜(110)矽層上。將氫離子植入重度摻雜(110)矽層中以在其中形成一被氫充分弱化之區以容許沿著該區劈切重度摻雜(110)矽層以形成一上(110)層及一下(110)層。一實施例中，一第二氧化物層形成為鋪設於第一支撐矽基材上。該方法包括將第一基材結合至第一支撐矽基材及沿著該區劈切P-型重度摻雜(110)矽層而留下被結合至鋪設於第一支撐矽基材上的第二二氧化矽層之下層。下(110)層的特徵在於P-型傳導性及重度摻雜。一特定實施例中，藉由研磨矽基材、利用氧化物層作為蝕刻停止部來蝕刻留存的矽基材、及利用P-型重度摻雜(110)矽層作為蝕刻停止部來蝕刻氧化物層，藉以移除第一支撐基材。
另一實施例中，第一支撐基材包括一矽基材，其特徵在於(110)晶性向性、P-型傳導性及輕度摻雜，而P-型重度摻雜(110)矽層利用一磊晶製程或一離子植入製程被形成。一特定實施例中，藉由研磨矽基材及利用重度摻雜P-型矽作為蝕刻停止部來蝕刻留存的矽基材，藉以移除第一支撐基材。譬如，第一支撐矽基材可利用一包括KOH或EDP的濕蝕刻製程被移除。
根據本發明另一實施例，一垂直半導體裝置係包括一底傳導層及一鋪設於底導體層上之第一P-型半導體層。第一P-型半導體層被重度摻雜且特徵在於一(110)的表面結晶向性及一第一傳導性。垂直半導體裝置包括一鋪設於第一P-型半導體層上之第二P-型半導體層。第二半導體層亦為P-型且特徵在於比第一傳導性更低的一傳導性。一頂金屬層鋪設於第二P-型半導體層上且形成對於裝置之一頂接觸部。此垂直半導體裝置中，從頂金屬層至底金屬層且經過第二P-型半導體層之一電流傳導的特徵係在於沿著一<110>晶性向性及(110)晶性平面上的一電洞活動性。
垂直半導體裝置的一特定實施例中，第一P-型半導體層之特徵在於1E17/cm3 或更高的一摻雜濃度。另一實施例中，第一P-型半導體層之特徵在於高於6E19/cm3 的一摻雜濃度。
一特定實施例中，垂直半導體裝置包括一溝道閘極MOSFET，其包括一延伸至第二P-型半導體區中之溝道。一閘極介電層係襯墊溝道的側壁及底部。溝道閘極MOSFET係包括溝道中閘極介電質上方的一閘極電極以及側翼狀配置於溝道中閘極電極的各側之P-型源極區。MOSFET亦包括一P-型漂移區、一延伸於漂移區上方之n-型體部區、及與溝道相鄰的體部區中之P-型源極區。
另一實施例中，垂直半導體裝置包括一經屏蔽閘極溝道MOSFET，其包括一延伸至第二半導體層中之溝道。一屏蔽介電質係襯墊溝道的側壁及一底表面。經屏蔽閘極溝道MOSFET包括溝道的一下部分中之一屏蔽電極並藉由屏蔽介電質而與第二半導體層呈絕緣。一間電極介電質係鋪設於屏蔽電極上，而一閘極介電質襯墊溝道側壁的上部分。經屏蔽閘極溝道MOSFET亦包括間電極介電質上方之溝道的一上部分中之一閘極電極。閘極電極藉由閘極介電質而與第二半導體層呈絕緣。一實施例中，第二半導體層包括一P-型漂移區、一延伸於漂移區上方之n-型體部區、及與溝道相鄰的體部區中之P-型源極區。
下列詳細描述及圖式可供更加瞭解本發明的本質及優點。
圖式簡單說明
第1圖為顯示根據本發明的一實施例之一P-型溝道閘極MOSFET的簡化橫剖視圖；
第2圖為顯示根據本發明另一實施例之一P-型經屏蔽閘極溝道MOSFET的簡化橫剖視圖；
第3A及3B圖為顯示根據本發明的實施例之一(110)晶圓中的晶性向性之簡化圖；
第4A至4F圖為顯示根據本發明另一實施例之一用於形成一重度摻雜P-型(110)向性基材結構之簡化製程流的簡化橫剖視圖；
第5A至5H圖為顯示根據本發明的一實施例之一用於利用一重度摻雜P-型(110)向性基材形成一垂直裝置之製程流的簡化橫剖視圖；
第6圖為顯示根據本發明的一實施例身為硼濃度的函數之矽蝕刻速率的變異之簡化圖；及
第7A至7G圖為顯示根據本發明另一實施例之另一用於利用一重度摻雜P-型(110)向性基材形成一垂直裝置之製程流的簡化橫剖視圖。
 較佳實施例之詳細說明
根據本發明的實施例，描述利用P-型(110)向性矽材料形成垂直裝置之不同技術，其在一(110)平面上及<110>方向中的電流傳導中提供增大的電洞活動性以及重度摻雜P-型區以降低基材電阻並形成一良好的歐姆接觸。一實施例中，一層的重度摻雜(110)矽材料被形成然後轉移至一支撐基材。垂直裝置製作之後，以對於重度摻雜(110)矽材料的一金屬接觸層來取代支撐基材。本發明的一變異中，一層的重度摻雜(110)矽材料形成於一輕度摻雜(110)矽基材上。裝置製作之後，基材在初始機械研磨之後利用一選擇性蝕刻製程被移除。為此，本發明的實施例合併了(110)P-型材料的較高電洞活動性及重度摻雜(110)P-型材料的低電阻係數以改良P-型垂直半導體裝置的裝置性質。
依據實施例而定，本發明包括可使用之不同的特徵構造。這些特徵構造包括下列：
1.在(110)/<110>晶學組態式矽晶圓上實現高活動性p-通路裝置以達成反轉層中之高電洞活動性；
2.降低輕度摻雜(110)矽基材對於裝置接通電阻之貢獻度；及
3.一(110)向性金屬上矽(SOM:eilicon-on-metal)結構可容許實質地改良Rdson而不增加垂直功率溝道裝置處的閘極電荷。
上述特徵構造可位於後述的一或多項實施例中。這些特徵構造只是範例，其不應不當地限制此處之申請專利範圍的範疇。一般熟習該技藝者將可瞭解許多變異、修改及替代方式。
第1圖為根據本發明的一實施例顯示一P-型溝道閘極MOSFET 100的簡化橫剖視圖。然而，請瞭解本發明的原理技術係適用於採用任何加工技術的離散裝置及積體電路。至於此處所述的所有其他圖式，請瞭解圖示的不同元件及組件之相對維度及尺寸並未確切反映實際維度而只是示範用。如圖所示，MOSFET 100包括形成於溝道102內側之閘極電極G。溝道102自一N-井體部區104的頂表面延伸而終止於一P-型漂移或磊晶區106中。一實施例中，溝道102襯墊有薄介電層108且實質地覆蓋有傳導材料110，諸如經摻雜多晶矽。P-型源極區112形成於與溝道102相鄰之N-井體部區104內側。MOSFET 100包括一形成於N-井體部區104內側之N+體部區117。MOSFET 100包括一金屬源極層116。一用於MOSFET 100之汲極終端D係耦合至一配置於一P-型重度摻雜矽層114上之金屬基材118。磊晶層106及體部區104形成一配置於重度摻雜P-型矽層114上之半導體結構層107。
第2圖為顯示根據本發明的一實施例之一P-型經屏蔽閘極溝道MOSFET 200之簡化橫剖視圖。如圖所示，MOSFET 200包括形成於溝道202內側之閘極電極G。溝道202自一N-井體部區204的頂表面延伸而終止於一P-型漂移或磊晶區206中。一實施例中，溝道202的上部分襯墊有薄閘極介電層208並實質地覆蓋有傳導材料210，諸如經摻雜多晶矽等，其形成閘極電極G。由諸如經摻雜多晶矽等傳導材料製成之經屏蔽閘極電極211係以屏蔽介電層209而與溝道202的下部分呈絕緣。P-型源極區212形成於與溝道202相鄰之N-井體部區204內側。MOSFET 200包括一形成於N-井體部區204內側之N+體部區217。MOSFET 200包括一金屬源極層216。一用於MOSFET 200之汲極終端D係耦合至一配置於一P-型重度摻雜矽層214上之金屬基材218。磊晶層206及體部區204形成一配置於經重度摻雜P-型矽層214上之半導體結構層207。
溝道MOSFET技術發展的重點在於降低接通電阻(Rdson)及閘極電荷、特別是閘極至汲極電荷(Qgd )。譬如，可藉由降低間距隨著增大溝道密度而降低Rdson。然而，此途徑常同時導致較高的Qgd 。其亦會使得對於重體部區及源極區兩者的接觸部形成之困難度增高。此間距微小化亦會由於重體部製程產生的瑕疵導致較高的洩漏失效率。
根據本發明的一實施例，提供一製作p-通路溝道MOSFET裝置於(110)-向性矽晶圓上之方法，其具有晶學<110>方向中的扁平部(凹口)以降低通路電阻。已知反轉層中的電洞活動性可在<110>方向中於矽(110)平面上((110)/<110>)比起<100>方向中於(100)平面上((100)/<100>)不只加倍。可以下列等式表示電洞活動性及通路電阻之間的一關係。
其中L 為通路長度，Z 為通路寬度，C ox 為每單位面積的閘極氧化物電容，V G 為閘極電壓，μ p 為通路區中的電洞活動性，而V T 為低限值電壓。建造於(110)/<110>晶學組態式晶圓上之p-通路裝置因此由於改良的μ p 而有大幅降低的R ch 。
如第3A圖所示，可利用具有平行於<110>晶學方向的扁平部(凹口)之(110)-向性矽晶圓來實現(110)/<110>組態。如第3B圖所示，此型晶圓上的垂直溝道具有(110)平面上之溝道底部及側壁且從溝道頂部至溝道底部之電流流動方向(通路方向)位於<110>方向中。
對於功率溝道MOSFET裝置施加(110)/<110>晶圓之一障礙係為生長重度摻硼(110)向性柴氏(CZ)矽晶圓。由於(110)向性矽結晶上之很小的硼隔離係數，硼併入作用很有限。此等錠塊的電阻係數位於數十Ω-cm的範圍中。為了建造垂直功率溝道裝置，需要具有一重度摻硼(110)向性基材及一降低基材對於裝置接通電阻的貢獻度之技術。根據一實施例，本發明提供一用於製造p-通路溝道MOSFET裝置於一(110)-向性矽基材上而有降低的通路電阻之方法。本發明亦提供一以重度摻雜(110)-向性矽基材降低汲極電阻之方法。
接著描述根據本發明的一示範性實施例之一使用一重度摻雜P-型(110)基材結構來形成一功率裝置之製程流。一具有小於100mΩ-cm電阻係數(摻雜物濃度>1x1017 cm-3 )及小於3.0μm厚度的磊晶層係生長在輕度摻雜(110)向性矽基材上。然後，一具有400~500厚度的熱性二氧化矽層係生長在磊晶層的頂部上。氫離子/分子以3x1016 cm-2 劑量及60至170KeV能量經由二氧化矽層被植入。為了容易參照，此晶圓在下文中稱為籽晶圓。籽晶圓隨後利用室溫進行的晶圓直接結合技術被結合至另一覆有一1000至2500厚度的熱性二氧化矽層之矽晶圓(支撐基材)。經結合的晶圓對隨後受到兩步驟低溫退火程序。處於150至300℃及10至20小時之第一退火係使用於熔合結合預加強作用，而處於450℃及45分鐘的第二退火係使用在沿著氫植入能量所界定的劈切平面之籽晶圓的重度摻硼(110)-層之分離。經轉移重度搧硼(110)-層的厚度係因此由氫植入的能量所界定且在一特定實施例中介於從0.5至1.5μm之間。現在於下文提供更詳細的描述。
第4A至4F圖為顯示根據本發明的一實施例之一用於形成一重度摻雜P-型(110)基材結構的製程流之簡化橫剖視圖。第4A圖顯示一籽(110)矽材料402的橫剖視圖，其可被諸如硼等摻雜物所摻雜。一特定範例中，矽材料402可為一輕度摻雜P-型矽基材。一具有小於100mΩ-cm電阻係數(摻雜物濃度>1x1017 cm-3 )及小於3.0μm厚度的重度摻雜P-型磊晶層404係生長在輕度摻雜(110)向性矽基材上。或者，可藉由將摻雜物植入矽材料402中來形成重度摻雜層404。然後，一具有400~500厚度的熱性二氧化矽層406係生長在重度摻雜層404的頂部上。氫離子/分子以3x1016 cm-2 劑量及60至170KeV能量經由二氧化矽層被植入。一實施例中，包括層402、404及406的晶圓在下文中稱為籽晶圓407。一實施例中，氫植入生成一富氫區405，其如磊晶層404中的點狀線被劃定。一用於將氫離子摻雜至一矽基材中之示範性製程係揭露於布若藕(Bruel)的美國專利案5,374,564，其整體合併於本文中以供參考。
一實施例中，藉由足以形成一具有約1至2μm示範性厚度之富氫區或可劈切區405的充分深度及能勢來提供氫離子的濃度。因為氫脆化，可劈切區405格構係弱於非摻氫矽格構。
第4B圖顯示根據本發明實施例之一第一支撐基材308的一實施例之橫剖視圖。一實施例中，第一支撐基材308為一(100)矽基材。另一實施例中，(100)矽基材被一二氧化矽(SiO2 )層305所覆蓋。SiO2 層305用來作為一蝕刻停止層並幾乎可為任何利於使用的厚度。譬如，一實施例中，SiO2 層305可為約1000至2500之間。另一實施例中，SiO2 層305可為約2500至4000之間。SiO2 層305可幾乎利用任何SiO2 層形成技術被生長或沉積於支撐基材308上。譬如，可利用一熱性氧化製程來生長SiO2 層305。
第4C圖中，第一支撐基材308及氧化物層305被結合至籽晶圓407且包括層402、404及406如第4A圖所示。一特定實施例中，氧化物層305及406在結合製程期間被結合在一起以形成氧化物層306。可利用任何數種結合技術進行結合。譬如，一對於SiO2 層305及406提供一親水性表面的濕化學及去離子(DI)水處理之後，SiO2 層305及籽晶圓407可利用習知結合技術在室溫被結合。
第4D圖中，進行一劈切製程以將磊晶層404分割成兩分離層114A及114B。劈切製程將重度摻雜(110)P-型矽的一下層114B留在第一支撐基材308上且將磊晶層的一留存層部分114A留在籽矽材料402上。可利用任何數量的劈切製程進行劈切以打破可劈切區405的格構結構。一實施例中，劈切製程包括以150至300℃間的溫度及約5小時至10小時退火籽晶圓407及初始基材308。另一實施例中，劈切製程包括以約450℃溫度及約15分鐘退火籽晶圓407及第一支撐基材308。一特定實施例中，經結合的晶圓對受到一兩步驟低溫退火程序。對於熔合結合預加強作用使用處於150至300℃及10至20小時的第一退火，且對於沿著氫植入能量所界定的劈切平面之籽晶圓的重度摻硼(110)-層之分離使用處於450℃及45分鐘的第二退火。經轉移重度摻硼(110)-層的厚度因此被氫植入的能量所界定且在一特定實施例中介於從0.5至1.5μm之間。
第4E及4F圖為顯示第4D圖所述劈切製程中所形成的兩部份之簡化橫剖視圖。第4E圖中，形成一複合材料420，其包括輕度摻雜P-型(110)矽晶圓402及一重度P-型摻雜(110)磊晶層114A。一實施例中，複合材料420可用來形成另一籽晶圓，諸如第4A圖中的籽晶圓407，並如第4A至4D圖所述重覆地使用於一製程中。第4F圖顯示一複合材料430，其包括鋪設於一此時標為306的氧化物層上之重度摻雜P-型(110)層114B，氧化物層306鋪設於第一支撐基材308上。一實施例中，層114B具有8mΩ-cm的電阻係數，其遠低於市售(110)矽晶圓者。一實施例中，此層用來形成一垂直裝置並對於背側金屬層提供一良好歐姆接觸。下文討論一用於形成垂直裝置的方法之範例。
第5A至5H圖為顯示根據本發明的一實施例之一利用一重度摻雜P-型(110)向性基材形成一垂直裝置的製程流之簡化橫剖視圖。第5A圖顯示第4F圖的半導體製程結構430的一實施例之橫剖視圖，其具有位於一氧化物層306上方之重度摻雜P-型(110)矽層114B，氧化物層306則鋪設於支撐層308上。一範例中，支撐層308可為一輕度摻雜(100)矽層。一特定實施例中，層114B具有lE17/cm3 或更高的摻雜濃度。一實施例中，可利用第4A至4F圖所述的一製程形成第5A圖中的結構。或者，可利用另一方法形成第5A圖中的結構。
第5B圖中，一輕度摻雜P-型(110)磊晶層106形成於經摻雜P-型(110)矽層114B上。選用性地，經劈切摻雜矽層114B可在一CVD室中被預處理以製備矽層114B供磊晶層106形成。預處理可用來產生一較均勻的表面。
第5C圖中，半導體裝置702形成於磊晶層106中及上方且形成半導體結構層107。可藉由任何習知半導體結構形成技術達成半導體結構層107的形成。譬如，半導體結構702可利用諸如層設、圖案化及摻雜等習知半導體結構製作步驟形成於磊晶層106上及/或內。半導體結構702亦可形成於經摻雜矽層114B上及/或與其一體形成。一範例中，半導體結構層107可包括如上文就第1圖所討論的溝道閘極MOSFET結構。此範例中，各半導體結構702係為一溝道閘極MOSFET。另一範例中，第5C圖中的半導體結構層107可包括如上文就第2圖所述的經屏蔽閘極溝道MOSFET結構。此範例中，各半導體結構702為一經屏蔽閘極溝道MOSFET。一選用性操作組態中，對於MOSFET，譬如，金屬層116形成於半導體結構702上。可幾乎利用部分如此處所描述的任何製程來施加金屬層116。另一實施例中，裝置層107形成之後，初始基材308、SiO2 層306、經摻雜矽層114B及半導體結構層107一起形成另一中間半導體加工結構507。
第5D圖中，一例如玻璃晶圓等第二支撐基材802在半導體結構層107上方被安裝至金屬層116以支撐半導體製程結構507供加工用。譬如，第二支撐基材802利用一可UV釋放式雙側卷帶被安裝至半導體製程結構507，其提供強度足以穩固地固持住中間半導體製程結構供加工用之一黏劑結合。
第5E圖中，譬如一(100)矽基材等初始支撐層308藉由一基材薄化製程被薄化。選用性地，一實施例中，初始基材308利用一諸如機械拋光/研磨等機械薄化製程被薄化以形成一較薄基材308A。初始基材308可譬如被薄化至約8密耳(mil)以更快由化學物移除。
第5F圖中，留存的基材308A利用一基材蝕刻製程被移除。一製程中，利用埋置的SiO2 層306作為蝕刻停止層以一化學蝕刻製程化學性蝕刻基材308A藉以移除基材308A。由於SiO2 層306被構形為可停止化學蝕刻製程，矽層114B及半導體結構層107保持不被用來蝕刻初始基材308A的化學物所碰觸。可藉由任何移除初始基材308A之製程來達成化學蝕刻。譬如，可藉由諸如用於移除初始基材308A但未蝕刻經埋置的SiO2 層306之酸、氫氧化物及類似物等化學物來達成蝕刻製程。一製程中，可以下列化學式顯示用以移除初始基材308A之化學蝕刻製程：
Si+OH- +2H2 O→SiO2 (OH)2- +H2
其中SiO2 (OH)2- 為可溶性絡合物。
第5G圖中，SiO2 層306由一蝕刻製程被移除。埋置的SiO2 層306可利用一HF溶液被化學性蝕刻。此組態中，重度摻雜(110)矽層114B用來作為蝕刻停止部。譬如，SiO2 層306可以處於室溫的一49重量%HF溶液被蝕刻。此特定溶液可以約2.5μm/分鐘來蝕刻SiO2 層306。用於移除層306之蝕刻製程可以下列化學式顯示：
SiO2 +6HF→H2 SiF6 (aq)+2H2 O
第5H圖中，一金屬基材118形成於經摻雜矽層114B上。一實施例中，金屬基材118可利用諸如電鍍等幾乎任何製程及/或利用諸如電漿氣相沉積(PVD)、化學氣相沉積(CVD)及類似物等沉積製程形成。另一範例中，金屬基材118可被電鍍在經摻雜矽層114B上。金屬基材118可包括諸如銅、鋁、或如銲料等合金及類似物等可有利地使用的幾乎任何金屬或導體。
第5H圖中，移除支撐層802。支撐層802可利用任何數量的技術被移除。譬如，支撐層802可利用一紫外光製程被移除，其中結合卷帶被構形為可在以一預定時程曝露於足量紫外光時釋放。隨後，第5H圖中的半導體製程結構500可根據本發明的實施例被切分成個別裝置(晶粒)。
如上文就第4A至4F圖及第5A至5H圖所討論，本發明提供一將p-通路溝道MOSFET裝置製作於(110)-向性矽材料上以便利<110>方向中的電洞電流傳導來降低通路電阻之方法。一特定實施例中，此型晶圓上的垂直溝道具有位於(110)平面上的溝道底部及側壁且從溝道頂部至溝道底部之電流流方向(通路方向)位於<110>方向中。該方法可用來形成一垂直裝置，諸如溝道閘極MOSFET或經屏蔽閘極溝道MOSFET，其中可增強一垂直方向中的一電流傳導。譬如，第5H圖中，一電流可被傳導於金屬層116及118之間且經過裝置層107，其中裝置層107可包括一溝道閘極MOSFET或一經屏蔽閘極溝道MOSFET。替代性實施例中，裝置層107亦可包括諸如二極體或IGBT等其他垂直裝置。
第6圖為顯示根據本發明的一實施例之一矽基材的蝕刻速率與其硼濃度之間的一關係之簡化圖。此圖只是範例，其不應不當地限制本文申請專利範圍的範疇。一般熟習該技藝者可得知其他變異、修改及替代方式。如圖所示，矽的蝕刻速率隨著其硼濃度增至高於約1x1019 cm-3 而急劇降低。確切言之，在藉由KOH或乙二胺/焦兒茶酚/水(EDP)的重度及輕度摻硼矽基材之間具有顯著的蝕刻速率差異。譬如，處於81℃的EDP溶液中，相較於處於1x1020 cm-3 硼濃度的0.1μm/小時而言，處於<1x1019 cm-3 硼濃度的蝕刻速率約為20μm/小時。蝕刻速率差異可高達200倍。亦已在KOH化學中觀察到類似的蝕刻速率差異。此蝕刻差異將能夠使重度摻硼矽層作為蝕刻阻止部。輕度摻雜P-型矽及重度摻雜P-型矽之間的此蝕刻選擇性可有利地使用在本發明的一實施例中。
第7A至7G圖為顯示根據本發明另一實施例之另一利用來一重度摻雜P-型(110)向性基材形成一垂直裝置的製程流之簡化橫剖視圖。首先，第7A圖中，一重度摻硼(110)層114(具有>6x1019 cm-3 濃度)係經由硼植入被磊晶生長或形成於(110)向性矽晶圓708上。一範例中，一磊晶製程可以一B2 H6 摻雜物種(以5000ppm濃度混合於H2 )在1060℃進行。或者，重度摻雜層114可由硼離子植入形成。植入可為60KeV及1x1016 cm-2 劑量及一個半小時以生成一重度摻雜的矽層。此製程之後，如第7B圖所示生長所想要的裝置磊晶層106。晶圓隨後經歷裝置製造製程以建造該裝置。第7C圖中，形成裝置層107及金屬層116，其可包括溝道閘極MOSFET或經屏蔽閘極溝道MOSFET，或其他垂直裝置，諸如第5A至5H圖所描述者。完成的晶圓隨後被結合至一支撐基材802，譬如一玻璃載體如第7D圖所示，且就緒可供基材轉移。
第7E圖中，經由機械研磨及酸蝕刻來移除大部份(譬如90%)的支撐基材矽晶圓708直到留下諸如5μm等特定厚度的輕度摻雜(110)向性矽晶圓708A為止。藉由EDP或KOH移除最後5μm厚的矽708A。由於EDP/KOH蝕刻的高選擇性，矽蝕刻將停止於重度摻硼的矽114處。第7F圖中，此晶圓隨後藉由移除玻璃基材802而就緒可供背側金屬沉積118並支撐金屬轉移，導致第7G圖所示的裝置結構。該方法包括特定製程，諸如垂直裝置製造、支撐層結合、金屬沉積等，類似於上文就第5A至5H圖所述的對應製程。
因此，第7A至7G圖為顯示一用於形成垂直裝置於(110)P-型矽中以具有增強的電洞活動性且其亦提供重度摻雜(110)P-型汲極區及金屬層以降低電阻之替代性方法的簡化圖。如圖所示，藉由重度摻雜P-型矽及輕度摻雜P-型矽之間的蝕刻選擇性來簡化該製程。
對於功率溝道MOSFET裝置施加(110)/<110>組態式晶圓之另一挑戰係為在(110)平面上形成高品質的閘極氧化物。問題在於降低固定的氧化物電荷及介面陷阱密度(Dit )兩者以達成可接受的低限值電壓及低限值電壓穩定度。已確立Dit 與表面上可取得的結合之密度成正比。表1綜合出不同晶學平面的矽性質。位於(100)及位於(111)平面之Dit 分別為2x1010 及1x1011 1/cm2 -eV。(110)平面上每單位面積的可取得結合位於(100)與(111)平面間之事實係指示出：(110)平面的Dit 將位於2x1010 及2x1011 1/cm2 -eV之間，但無可取得的資料。根據本發明的實施例，降低氧化物生長速率及添加額外的氫退火係可進一步降低Dit 及固定的氧化物電荷並改良閘極氧化物完整度。
雖然上文是本發明的特定實施例之完整描述，可採用不同的修改、變異及更改。譬如，雖然利用垂直MOSFET來示範本發明，本發明僅相對於第1及2圖所示者使基材的極性反轉即可容易地施用至諸如溝道閘極IGBT等其他結構。並且，本發明不限於溝道閘極結構且可用來形成諸如平面性閘極垂直MOSFET、平面性閘極垂直IGBT、二極體、及不同型閘流體等其他裝置。因此，本發明的範圍不應限於所描述的實施例，而是由下列申請專利範圍所界定。
100‧‧‧P-型溝道閘極MOSFET
102,202‧‧‧溝道
104,204‧‧‧N-井體部區
106‧‧‧輕度摻雜P-型(110)磊晶層
107,207‧‧‧半導體結構層
108‧‧‧薄介電層
110,210‧‧‧傳導材料
112,212‧‧‧P-型源極區
114‧‧‧重度摻雜P-型矽層
114A‧‧‧重度P-型摻雜(110)磊晶層
114B‧‧‧重度摻雜(110)P-型矽的下層
116,216‧‧‧金屬源極層
117,217‧‧‧+體部區
118,218‧‧‧金屬基材
200‧‧‧P-型經屏蔽閘極溝道MOSFET
206‧‧‧P-型漂移或磊晶區
208‧‧‧薄閘極介電層
209‧‧‧屏蔽介電層
211‧‧‧經屏蔽閘極電極
214‧‧‧P-型重度摻雜矽層
305‧‧‧二氧化矽(SiO2)層
306‧‧‧埋置的SiO2層
308‧‧‧初始基材，第一支撐基材
308A‧‧‧留存的基材，較薄基材
402‧‧‧籽矽材料，輕度摻雜P-型(110)矽晶圓
404‧‧‧重度摻雜P-型磊晶層
405‧‧‧富氫區，可劈切區
406‧‧‧熱性二氧化矽層
407‧‧‧籽晶圓
420‧‧‧複合材料
430‧‧‧半導體製程結構，複合材料
500‧‧‧半導體製程結構
507‧‧‧中間半導體加工結構
702‧‧‧半導體裝置
708‧‧‧(110)向性矽晶圓
708A‧‧‧輕度摻雜(110)向性矽晶圓
802‧‧‧第二支撐基材
第1圖為顯示根據本發明的一實施例之一P-型溝道閘極MOSFET的簡化橫剖視圖；
第2圖為顯示根據本發明另一實施例之一P-型經屏蔽閘極溝道MOSFET的簡化橫剖視圖；
第3A及3B圖為顯示根據本發明的實施例之一(110)晶圓中的晶性向性之簡化圖；
第4A至4F圖為顯示根據本發明另一實施例之一用於形成一重度摻雜P-型(110)向性基材結構之簡化製程流的簡化橫剖視圖；
第5A至5H圖為顯示根據本發明的一實施例之一用於利用一重度摻雜P-型(110)向性基材形成一垂直裝置之製程流的簡化橫剖視圖；
第6圖為顯示根據本發明的一實施例身為硼濃度的函數之矽蝕刻速率的變異之簡化圖；及
第7A至7G圖為顯示根據本發明另一實施例之另一用於利用一重度摻雜P-型(110)向性基材形成一垂直裝置之製程流的簡化橫剖視圖。
107．．．半導體結構層
114B．．．重度摻雜(110)P-型矽的下層
116．．．金屬源極層
118．．．金屬基材
500．．．半導體製程結構

Claims (52)

  1. 一種於金屬基材上形成半導體裝置於重度摻雜P-型(110)半導體層上之方法，該方法包含：提供一第一P-型半導體層，該第一P-型半導體層的特徵在於(110)的一表面結晶向性及一第一傳導性，該第一P-型半導體層被重度摻雜；形成一鋪設於該第一P-型半導體層上之第二P-型半導體層，該第二P-型半導體層具有(110)的一表面結晶向性且特徵在於比該第一傳導性更低的一傳導性；形成一鋪設於該第二P-型半導體層上之頂導體層；及形成一埋設於該第一P-型半導體層下之底導體層，其中從該頂導體層至該底導體層且經過該第二p-型半導體層之一電流傳導的特徵係在於沿著一<110>晶性向性及在一(110)晶性平面上的一電洞遷移率。
  2. 如請求項1之方法，其中提供一第一P-型半導體層係包括提供一第一支撐基材，及形成一鋪設於該第一支撐基材上之P-型重度摻雜(110)矽層，該第一支撐基材的至少一頂層可相對於該P-型重度摻雜(110)矽層藉由一選擇性蝕刻程序予以移除。
  3. 如請求項2之方法，其中該第一支撐基材包含一鋪設於一矽基材上之氧化物層。
  4. 如請求項3之方法，其中形成該P-型重度摻雜(110)矽層係包含： 提供一第一矽基材，該第一矽基材的特徵在於(110)晶性向性、P-型傳導性、及輕度摻雜；形成一鋪設於該第一矽基材上之P-型重度摻雜(110)矽層；形成一鋪設於該P-型重度摻雜(110)矽層上之第一氧化物層；將氫離子植入該重度摻雜(110)矽層中以在其中形成一被氫充分弱化之區域，以容許沿著該區域劈切該重度摻雜(110)矽層以形成一上(110)層及一下(110)層；將該第一矽基材結合至該第一支撐基材；及沿著經弱化區域劈切該P-型重度摻雜(110)矽層而留下該下(110)層結合至鋪設於第一支撐基材上的一第二氧化物層。
  5. 如請求項3之方法，其中該第一支撐基材的移除係包含：研磨該矽基材；利用該氧化物層作為一蝕刻停止部來蝕刻留存的矽基材；及利用該P-型重度摻雜(110)矽層作為一蝕刻停止部來蝕刻該氧化物層。
  6. 如請求項2之方法，其中該第一支撐基材包含一矽基材，其特徵在於(110)晶性向性、P-型傳導性及輕度摻雜。
  7. 如請求項6之方法，其中形成該P-型重度摻雜(110)矽層係包含利用一包括原位摻雜之磊晶製程。
  8. 如請求項6之方法，其中形成該P-型重度摻雜(110)矽層 係包括利用一離子植入製程。
  9. 如請求項6之方法，其中移除該第一支撐基材係包含利用該P-型重度摻雜(110)矽層作為一蝕刻停止部來蝕刻該矽基材。
  10. 如請求項6之方法，其中移除該第一支撐基材係包含利用一包括KOH或EDP之濕蝕刻製程來移除該矽基材。
  11. 如請求項2之方法，進一步包含：形成一垂直半導體裝置結構於該P-型重度摻雜(110)矽層及該第二P-型半導體層中及上方，該垂直半導體裝置結構的特徵在於一(110)平面中及一<110>方向中的一電流傳導；將一第二支撐基材結合至該頂導體層；及移除該第一支撐基材以曝露該P-型重度摻雜(110)矽層的一表面，至少該第一支撐基材中的頂層相對於該P-型重度摻雜(110)矽層利用一選擇性蝕刻程序而被移除。
  12. 如請求項11之方法，其中形成該垂直半導體裝置結構係包含形成一輕度摻雜(110)磊晶層於該P-型重度摻雜(110)矽層上及形成一溝道結構於該輕度摻雜(110)磊晶層中及上方。
  13. 一種於金屬基材上形成半導體裝置於重度摻雜P-型(110)半導體層上之方法，該方法包含：提供一第一矽基材，該第一矽基材的特徵在於(110)晶性向性、P-型傳導性、及輕度摻雜； 形成一鋪設於該第一矽基材上之P-型重度摻雜(110)矽層；將該P-型重度摻雜(110)矽層的一部分轉移至一第二矽基材，該第二矽基材包括一鋪設氧化物層；形成一垂直半導體裝置結構於該P-型重度摻雜(110)矽層的經轉移部分中及上方，該垂直半導體裝置結構之特徵在於一(110)平面上及一<110>方向中的一電流傳導，該垂直半導體裝置結構包括一頂金屬層；將一支撐基材結合至該頂金屬層；移除該第二矽基材；提供一埋設於該垂直半導體裝置結構下之底金屬層，該底金屬層具有作為一金屬基材的一充分厚度；及移除該支撐基材。
  14. 如請求項13之方法，其中形成該P-型重度摻雜(110)矽層係包含使用一磊晶製程或一離子植入製程。
  15. 如請求項13之方法，其中轉移該P-型重度摻雜(110)矽層的一部分係包含：形成一鋪設於該P-型重度摻雜(110)矽層上之二氧化矽層；將氫離子植入該P-型重度摻雜(110)矽層中以在其中形成一被氫充分弱化之區域，以容許沿著經弱化區域劈切該P-型重度摻雜(110)矽層以形成一上(110)層及一下(110)層；提供一第二矽基材； 將該第一矽基材結合至該第二矽基材；及沿著該經弱化區域劈切該P-型重度摻雜(110)矽層而留下該下(110)層結合至鋪設於第二矽基材上的該氧化物層，該下(110)層的特徵在於P-型傳導性及重度摻雜。
  16. 如請求項15之方法，其中植入該等氫離子係包含以約170KeV的一植入能量來植入該等氫離子。
  17. 如請求項15之方法，其中劈切該P-型重度摻雜(110)矽層係包含充分地退火該經弱化區域以分離該上(110)層及該下(110)層。
  18. 如請求項17之方法，其中使該經弱化區域退火係包含將該經弱化區域加熱至約150至300℃間的一溫度歷時約5至10小時。
  19. 如請求項17之方法，其中使該經弱化區域退火係包含將該經弱化區域加熱至450℃歷時約15分鐘。
  20. 如請求項13之方法，其中移除該第二矽基材係包含將該第二矽基材研磨至一預定厚度。
  21. 如請求項13之方法，其中該第二矽基材之特徵在於一(100)晶性向性。
  22. 如請求項13之方法，其中形成一垂直半導體裝置結構包含：形成一輕度摻雜(110)磊晶層於該P-型重度摻雜(110)矽層的經轉移部分上；及形成一垂直裝置於該輕度摻雜(110)磊晶層中及上 方。
  23. 如請求項13之方法，其中移除該第二矽基材係包含自該鋪設氧化物層選擇性地化學蝕刻該第二矽基材。
  24. 如請求項13之方法，其中提供該底金屬層係包含將金屬層電鍍至經摻雜矽層。
  25. 如請求項24之方法，其中該底金屬層包含銅。
  26. 一種形成重度摻雜P-型(110)矽層於(100)矽基材上之方法，該方法包含：提供一第一矽基材，該第一矽基材的特徵在於(110)晶性向性、P-型傳導性、及輕度摻雜；形成一鋪設於該第一矽基材上之P-型重度摻雜(110)矽層；形成一鋪設於該P-型重度摻雜(110)矽層上之第一氧化物層；將氫離子植入該P-型重度摻雜(110)矽層中以在其中形成一被氫充分弱化之區域，以容許沿著該區域劈切該P-型重度摻雜(110)矽層以形成一上(110)層及一下(110)層；提供一第二矽基材，該第二矽基材的特徵在於一(100)晶性向性；將該第一矽基材結合至該第二矽基材使得該第一氧化物層被黏劑性結合至該第二矽基材；及沿著該區域劈切該P-型重度摻雜(110)矽層而留下該下(110)層結合至鋪設於第二矽基材上的一第二氧化 物層，該下(110)層之特徵在於P-型傳導性及重度摻雜。
  27. 如請求項26之方法，其中該第二矽基材進一步包含一鋪設氧化物層。
  28. 一種形成P-型(110)半導體結構於金屬基材上之方法，該方法包含：提供一第一矽基材，該第一矽基材的特徵在於(110)晶性向性、P-型傳導性、及輕度摻雜；形成一鋪設於該第一矽基材上之P-型重度摻雜(110)矽層；形成一垂直半導體裝置結構於一P-型重度摻雜(110)矽層中及上方，該垂直半導體裝置結構之特徵在於一(110)平面上及一<110>方向中的一電流傳導，該垂直半導體裝置結構包括一頂金屬層；將一支撐基材結合至該頂金屬層；利用該P-型重度摻雜(110)矽層作為一蝕刻停止部來移除該第一矽基材；曝露該P-型重度摻雜(110)矽層的一表面；提供接觸於該P-型重度摻雜(110)矽層的該表面之一金屬層；及移除該支撐基材。
  29. 如請求項28之方法，其中形成該P-型重度摻雜(110)矽層係包含利用一磊晶製程或一離子植入製程。
  30. 如請求項28之方法，其中移除該第一矽基材係包含利用一包括KOH或EDP之濕蝕刻製程來移除該第一矽基材。
  31. 如請求項28之方法，其中形成該垂直半導體裝置結構係包含形成一輕度摻雜(110)磊晶層於該P-型重度摻雜(110)矽層之一下(110)層上、及形成一垂直裝置結構於該輕度摻雜(110)磊晶層中及上方。
  32. 一種垂直半導體裝置，包含：一底金屬層；一第一P-型半導體層，其鋪設於該底金屬層上，該第一P-型半導體層之特徵在於(110)的一表面結晶向性及一第一傳導性，該第一P-型半導體層被重度摻雜；一第二P-型半導體層，其鋪設於該第一P-型半導體層上，該第二P-型半導體層具有(110)的一表面結晶向性且特徵在於比該第一傳導性更低的一傳導性；及一頂金屬層，其鋪設於該第二P-型半導體層上，其中從該頂金屬層至該底金屬層且經過該第二P-型半導體層的一電流傳導之特徵係在於沿著一<110>晶性向性及在一(110)晶性平面上的一電洞遷移率。
  33. 如請求項32之垂直半導體裝置，其中該第一P-型半導體層的特徵在於1x1017 cm-3 或更高的一摻雜濃度。
  34. 如請求項32之垂直半導體裝置，其中該第一P-型半導體層的特徵在於高於6x1019 cm-3 的一摻雜濃度。
  35. 如請求項32之垂直半導體裝置，其中該第一P-型半導體層的一厚度介於近似0.5μm至近似3μm之間。
  36. 如請求項32之垂直半導體裝置，其中各該第一及第二P-型半導體層係為一磊晶層。
  37. 如請求項32之垂直半導體裝置，其中該底金屬層具有用於支撐該垂直半導體裝置之充分厚度。
  38. 如請求項32之垂直半導體裝置，其中該垂直半導體裝置包含一溝道閘極P-通道MOSFET，該溝道閘極P-通道MOSFET進一步包含：一溝道，其延伸至該第二P-型半導體層中；一閘極介電層，其襯墊該溝道的側壁及一底部；一閘極電極，其位於該溝道中的閘極介電質上方；P-型源極區，其側翼狀配置於該溝道中之該閘極電極的各側；一P-型漂移區；一N-型體部區，其延伸於該P-型漂移區上方；及一P-型汲極區，其包括該第一P-型半導體層的至少一部分。
  39. 如請求項32之垂直半導體裝置，其中該垂直半導體裝置包含一P-通道經屏蔽閘極溝道MOSFET，該P-通道經屏蔽閘極溝道MOSFET進一步包含：一溝道，其延伸至該第二P-型半導體層中；一屏蔽介電質，其襯墊該溝道的側壁及一底表面；一屏蔽電極，其位於該溝道的一下部分中，該屏蔽電極藉由該屏蔽介電質而與該第二P-型半導體層呈絕緣；一間電極介電質，其鋪設於該屏蔽電極上；一閘極介電質，其襯墊溝道側壁的上部分；及 一閘極電極，其位於該間電極介電質上方之該溝道的一上部分中，該閘極電極藉由該閘極介電質而與該第二P-型半導體層呈絕緣。
  40. 如請求項39之垂直半導體裝置，其中該第二P-型半導體層包含：一P-型漂移區；一N-型體部區，其延伸於該漂移區上方；及P-型源極區，其位於與該溝道相鄰之體部區中。
  41. 一種形成於(110)基材中之垂直溝道閘極MOSFET裝置，包含：一底金屬層；一第一P-型半導體層，其鋪設於該底金屬層上，該第一P-型半導體層之特徵在於(110)的一表面結晶向性及一第一傳導性，該第一P-型半導體層被重度摻雜；一第二P-型半導體層，其具有(110)的一表面結晶向性且鋪設於該第一P-型半導體層上，該第二P-型半導體層之特徵在於比該第一傳導性更低的一傳導性；一N-型體部區，其位於該第二P-型半導體層中；及一溝道，其延伸經過該體部區且進入埋設於該體部區下之該第二P-型半導體層的一底部分中；一閘極介電層，其襯墊該溝道的側壁及底部；一閘極電極，其位於該溝道中的閘極介電質上方；P-型源極區，其側翼狀配置於該溝道中之該閘極電極的各側；及 一頂金屬層，其鋪設於該第二P-型半導體層上，該頂金屬層被耦合至該等源極區及該體部區，其中從該頂金屬層至該底金屬層且經過該第二P-型半導體層之一電流傳導的特徵係在於沿著一<110>晶性向性的一電洞遷移率。
  42. 如請求項41之垂直溝道閘極MOSFET裝置，其中該第一P-型半導體層的特徵在於1x1017 cm-3 或更高的一摻雜濃度。
  43. 如請求項41之垂直溝道閘極MOSFET裝置，其中該第一P-型半導體層的特徵在於高於6x1019 cm-3 的一摻雜濃度。
  44. 如請求項41之垂直溝道閘極MOSFET裝置，其中該第一P-型半導體層的一厚度介於近似0.5μm至近似3μm之間。
  45. 如請求項41之垂直溝道閘極MOSFET裝置，其中各該第一及第二P-型半導體層係為一磊晶層。
  46. 如請求項41之垂直溝道閘極MOSFET裝置，其中該底金屬層具有用於支撐該垂直溝道閘極MOSFET裝置之充分厚度。
  47. 一種形成於(110)基材中之垂直經屏蔽閘極溝道MOSFET裝置，包含：一底金屬層；一第一P-型半導體層，其鋪設於該底金屬層上，該第一P-型半導體層之特徵在於(110)的一表面結晶向性 及一第一傳導性，該第一P-型半導體層被重度摻雜；一第二P-型半導體層，其具有(110)的一表面結晶向性且鋪設於該第一P-型半導體層上，該第二P-型半導體層之特徵在於比該第一傳導性更低的一傳導性；一N-型體部區，其位於該第二P-型半導體層中；一溝道，其延伸經過該體部區且進入埋設於該體部區下之該第二P-型半導體層的一底部分中；一屏蔽介電質，其襯墊該溝道的側壁及一底表面，該屏蔽介電質包括一第一屏蔽氧化物層；一屏蔽電極，其位於該溝道的一下部分中，該屏蔽電極藉由該屏蔽介電質而與該第二P-型半導體層呈絕緣；一間電極介電質，其鋪設於該屏蔽電極上；一閘極介電質，其襯墊溝道側壁的上部分；一閘極電極，其位於該間電極介電質上方之該溝道的一上部分中，該閘極電極藉由該閘極介電質而與一頂金屬層呈絕緣；P-型源極區，其側翼狀配置於該溝道中之該閘極電極的各側；及鋪設於該第二P-型半導體層上的該頂金屬層，該頂金屬層被耦合至該等源極區及該體部區；其中從該頂金屬層至該底金屬層且經過該第二P-型半導體層之一電流傳導的特徵係在於沿著一<110>晶性向性及在一(110)晶性平面中的一電洞遷移率。
  48. 如請求項47之垂直經屏蔽閘極溝道MOSFET裝置，其中該第一P-型半導體層的特徵在於1x1017 cm-3 或更高的一摻雜濃度。
  49. 如請求項47之垂直經屏蔽閘極溝道MOSFET裝置，其中該第一P-型半導體層的特徵在於高於6x1019 cm-3 的一摻雜濃度。
  50. 如請求項47之垂直經屏蔽閘極溝道MOSFET裝置，其中該第一P-型半導體層的一厚度介於近似0.5μm至近似3μm之間。
  51. 如請求項47之垂直經屏蔽閘極溝道MOSFET裝置，其中各該第一及第二P-型半導體層係為一磊晶層。
  52. 如請求項47之垂直經屏蔽閘極溝道MOSFET裝置，其中該底金屬層具有用於支撐該垂直經屏蔽閘極溝道MOSFET裝置之充分厚度。
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