CN107534042A - 半导体装置 - Google Patents

Abstract

在n^‑半导体基板的正面侧，从IGBT部(21)遍及FWD部(22)设有p基层(2)，由沟槽(3)、栅氧化膜(4)和栅电极(5)构成的沟槽栅，以及发射电极(8)。被夹在相邻的沟槽(3)之间的p基层(2)中的具有n⁺发射区(6)的p基层(2)为IGBT发射极部(31)，不具有n⁺发射区(6)的p基层(2)为FWD阳极部(32)。n⁺阴极区(12)的短边方向宽度L₁₂比FWD阳极部(32)的短边方向宽度L₃₂窄。FWD阳极部(32)的短边方向宽度L₃₂与n⁺阴极区(12)的短边方向宽度L₁₂的差值ΔL₁为50μm以上。由此，能够提供减小正向压降，并且抑制反向恢复时的波形振动，且具有软恢复特性的半导体装置。

Description

半导体装置

技术领域

本发明涉及半导体装置。

背景技术

以往，绝缘栅型双极晶体管(IGBT)、续流用二极管(FWD)等600V、1200V、1700V耐压等级的电力用半导体装置的特性改善不断进步。电力用半导体装置被用于发挥省电力性和高效性的逆变器等电力变换装置，对于马达控制是不可或缺的。对于在这样的用途中使用的电力用半导体装置而言，市场迫切要求低损耗(省电力)化、高速高效化和对地球环境良好的各种特性。

作为制作(制造)满足这些要求的电力用半导体装置的方法，提出了制造低成本且低导通电压等电损耗低的IGBT的方法。具体而言，首先，为了防止晶片工艺中的晶片破裂，用通常采用的厚晶片开始进行晶片工艺。然后，尽可能在晶片工艺的后半阶段，对晶片背面进行磨削，以尽可能减薄到能够获得期望的特性的程度。其后，以期望的杂质浓度从经磨削的晶片的背面进行杂质的离子注入，进行活化而形成p⁺集电区。

近年来，像这样通过减薄晶片的厚度来制造低成本且电损耗低的半导体装置的方法，逐渐成为特别是开发和制造电力用半导体装置的主流方法。此外，作为低损耗的IGBT的制造方法，通过从经磨削的晶片的背面进行杂质的离子注入，从而在n^-漂移层的集电极侧形成n场截止(FS)层的方法是不可或缺的，n场截止层抑制在截止时从p基层与n^-漂移层之间的pn结延伸的耗尽层不到达p⁺集电区。

另外，为了实现整个电力变换装置的小型化，也正在进行在同一半导体芯片内置IGBT和与该IGBT反向并联连接的续流二极管(FWD)而进行了一体化的结构的反向导通型IGBT(RC-IGBT)的开发。以在同一半导体芯片内置具备FS层的IGBT(FS-IGBT)和与该FS-IGBT反向并联连接的FWD而进行了一体化的情况为例对现有的RC-IGBT的构成进行说明。图16是表示现有的场截止结构的RC-IGBT的构成的截面图。

如图16所示，在现有的RC-IGBT中，在IGBT部121中，在n^-半导体基板的正面侧设有由p基层102、沟槽103、栅氧化膜104、栅电极105、n⁺发射区106和p⁺接触区107构成的沟槽栅型的MOS栅(由金属-氧化膜-半导体构成的绝缘栅)结构120。发射电极108与n⁺发射区106和p⁺接触区107接触。符号109是层间绝缘膜。

p基层102、沟槽103、发射电极108和层间绝缘膜109以从IGBT部121遍及FWD部122的方式被设置。在FWD部122中，p基层102兼作FWD的p阳极层。发射电极108兼作阳极电极。在n^-漂移层101的内部，n场截止(FS)层110以从IGBT部121遍及FWD部122的方式被设置于n^-半导体基板的背面侧。

在n^-半导体基板的背面侧，在IGBT部121设有p⁺集电区111。此外，在n^-半导体基板的背面侧，在FWD部122设有n⁺阴极区112。p⁺集电区111隔着n^-漂移层101，与被夹在沟槽103之间的多个p基层102中的具有n⁺发射区106的部分(以下，称为IGBT发射极部)131对置。n⁺阴极区112在与n^-半导体基板的背面平行的方向上与p⁺集电区111并排(并列)地被设置。

另外，n⁺阴极区112隔着n^-漂移层101，与被夹在沟槽103之间的多个p基层102中的不具有n⁺发射区106的作为阳极发挥功能的部分(以下，称为FWD阳极部)132对置。集电电极113兼作阴极电极，p⁺集电区111与n⁺阴极区112接触。通常n⁺阴极区112与FWD阳极部132具有相同程度的表面积。

作为另一RC-IGBT，提出了针对每个IGBT单元形成井字状的P基层，在其正下方的背面侧部分形成集电极P⁺层和阴极N⁺层的装置(例如，参照下述专利文献1)。在下述专利文献1中，成为在半导体芯片的正面，以与通常的IGBT同样的图案仅配置MOS栅(由金属-氧化膜-半导体构成的绝缘栅)结构，在半导体芯片的背面，并列配置了FWD部的n⁺阴极区和IGBT部的p⁺集电区的集电极短路型。

另外，作为另一RC-IGBT，提出了在二极管部不设置MOS栅结构而构成pin(p-intrinsic-n)结构、MPS(Merged p-i-n/Schottky)结构的二极管来作为二极管专用的区域的装置(例如，参照下述专利文献2)。

另外，作为另一RC-IGBT，提出了在同一半导体芯片形成有IGBT部和FWD部的如下装置。对于该装置，在FWD部中，阴极区的IGBT部侧的端部与阳极层的IGBT部侧的端部相距100μm以上，向远离IGBT部的方向偏离(例如，参照下述专利文献3(第0094段、图16))。另外，作为其他RC-IGBT，提出了将IGBT部的MOS栅结构设置为沟槽栅结构的装置(例如，参照下述专利文献4)。

现有技术文献

专利文献

专利文献1：日本特开2005-101514号公报

专利文献2：日本特开2008-192737号公报

专利文献3：日本特开2007-227982号公报

专利文献4：日本特开2012-043891号公报

发明内容

技术问题

然而，发明人等反复进行了深入研究，结果明确了在同一半导体基板上使上述的IGBT与FWD一体化而得到的RC-IGBT中，会产生如下问题。图15是表示现有的RC-IGBT的正向压降特性的特性图。在现有的RC-IGBT中，在反向偏置(对发射电极108施加电压)时，FWD部122的FWD进行动作。另一方面，在正向偏置(对集电电极113施加电压)时，通过对栅电极105施加例如阈值电压15V，从而使IGBT部121的IGBT成为导通状态(栅极电压Vg＝15V)。

在IGBT处于截止状态(栅极电压Vg＝0)时FWD动作的情况下，从n⁺阴极区112注入到n^-漂移层101的电子流入p阳极层(FWD阳极部132)(图16的由符号141表示的箭头)。另一方面，在IGBT处于导通状态时FWD动作的情况下，通过并列设置IGBT部121与FWD部122，根据形成于IGBT部121的p基层102的n型反转层(n沟道)，FWD的n⁺阴极区112与IGBT的n⁺发射区106成为短路的状态。即，IGBT部121的n⁺发射区106还作为广义上的阳极发挥功能。

其结果，从n⁺阴极区112注入到n^-漂移层101的电子经由IGBT的n型反转层(n沟道，未图示)而通过n⁺发射区106，向发射电极108流出(图16的由符号142表示的箭头)。由于与p基层102邻接的n型反转层和n⁺发射区106(电子的路径)的载流子(电子)密度均高(1×10¹⁷/cm³以上)，所以对于该电子的路径部分的电压降而言，p阳极层的电位难以成为p阳极层与n^-漂移层101之间的pn结(以下，称为pn结A)的内置(built-in)电压(～0.7V)以上。由此，如图15所示，直到由电子的移动引起的电压降超过pn结A的内置电压为止，发生FWD的正向压降Vf变大，电压-电流曲线(I-V曲线)发生跳转(飞跳)。这样的问题在像上述专利文献1那样使FWD部122为二极管专用的区域的情况下也同样产生。在FWD的正向压降Vf变大的情况下，例如存在由具备RC-IGBT的逆变器产生的电损耗变大的问题。

本发明为了解决上述现有技术的问题，目的在于提供在维持导通电压的状态下能够减小正向压降，并且抑制反向恢复时的波形振动，且具有软恢复特性的半导体装置。

技术方案

为了解决上述课题，实现本发明的目的，本发明的半导体装置在具有第一导电型的漂移层的半导体基板具备绝缘栅型双极晶体管部和续流用二极管部，且具有如下特征。上述绝缘栅型双极晶体管部具备：第二导电型的基层，其设置于上述半导体基板的正面侧；第一导电型的发射区，其选择性地设置于上述基层内；第一绝缘栅部，其包括设置于上述半导体基板的正面侧的第一栅绝缘膜和第一栅电极；发射电极，其与上述基层和上述发射区这两方电连接；第二导电型的集电区，其选择性地设置于上述半导体基板的背面侧；以及集电电极，其电连接到上述集电区。上述续流用二极管部具备：第二导电型的阳极层，其设置于上述半导体基板的正面侧，且与上述发射电极电连接；第二绝缘栅部，其包括贯穿上述阳极层并到达上述漂移层的第一沟槽、沿着上述第一沟槽的内壁设置的第二栅绝缘膜和隔着上述第二栅绝缘膜设置于上述第一沟槽的内部的第二栅电极；以及第一导电型的阴极区，其选择性地设置于上述半导体基板的背面侧，且与上述集电电极电连接。上述阴极区在上述绝缘栅型双极晶体管部与上述续流用二极管部并列的第一方向上的宽度比上述阳极层在上述第一方向上的宽度窄。

另外，本发明的半导体装置的特征在于，在上述发明的基础上，上述阳极层在上述第一方向上的宽度与上述阴极区在上述第一方向上的宽度的差值为50μm以上。

另外，本发明的半导体装置的特征在于，在上述发明的基础上，上述阴极区在与上述第一方向正交的第二方向上的宽度比上述阳极层在上述第二方向上的宽度窄。

另外，本发明的半导体装置的特征在于，在上述发明的基础上，上述第一绝缘栅部具备：第二沟槽，其贯穿上述基层和上述发射区并到达上述漂移层；上述第一栅绝缘膜，其沿着上述第二沟槽的内壁被设置；以及上述第一栅电极，其隔着上述第一栅绝缘膜被设置于上述第二沟槽的内部。

根据上述的发明，通过使n⁺阴极区的短边方向宽度比FWD阳极部的短边方向宽度窄，能够起到以下效果。在栅极处于导通状态时，从n⁺阴极区向n^-漂移层注入的电子如果不沿着FWD部的p阳极层与n^-漂移层的pn结通过n^-漂移层，则无法到达形成于栅极侧面的n型反转层(n沟道)。n^-漂移层例如是10Ωcm以上的高电阻区域，所以能够使电子移动的路径中的电压降成为pn结间的内置电压以上的电位差。由此，能够从p阳极层容易地注入空穴，能够抑制I-V曲线的跳转(飞跳)的发生。即，能够起到抑制因对IGBT施加栅极电压而导致对FWD的正向压降特性带来不良影响。

另外，根据上述的发明，通过使FWD阳极部的短边方向宽度比n⁺阴极区的短边方向宽度宽，从而能够使p⁺集电区的短边方向宽度比IGBT发射极部(具有发射区的基层)的短边方向宽度宽。由此，能够维持IGBT的元件能力。因此，能够减小FWD的正向压降，并且能够抑制IGBT的导通电压的上升。

另外，根据上述的发明，通过使n⁺阴极区的短边方向宽度比FWD阳极部的短边方向宽度窄，从而从p⁺集电区的隔着n^-漂移层与FWD阳极部对置的部分向n^-漂移层的空穴注入得到促进。由此，n^-漂移层的n⁺阴极区侧的载流子浓度升高，因此能够减小FWD的正向压降，FWD容易导通。另外，根据实施方式，通过在FWD部(续流用二极管部)设置沟槽栅(第二绝缘栅部)，能够使FWD容易导通，并且能够抑制耐压降低。

发明效果

根据本发明的半导体装置，起到能够提供在维持了导通电压的状态下减小正向压降，并且抑制反向恢复时的波形振动，且具有软恢复特性的半导体装置的效果。

附图说明

图1是表示实施方式的半导体装置的构成的俯视图。

图2是表示图1的切割线A-A’处的截面结构的截面图。

图3是表示实施方式的半导体装置的制造过程中的状态的截面图。

图4是表示实施方式的半导体装置的制造过程中的状态的截面图。

图5是表示实施方式的半导体装置的制造过程中的状态的截面图。

图6是表示实施方式的半导体装置的制造过程中的状态的截面图。

图7是表示实施方式的半导体装置的制造过程中的状态的截面图。

图8是表示实施方式的半导体装置的制造过程中的状态的截面图。

图9是表示实施方式的半导体装置的制造过程中的状态的截面图。

图10是表示实施方式的半导体装置的制造过程中的状态的截面图。

图11是表示实施方式的半导体装置的正向压降特性的特性图。

图12是表示实施方式的半导体装置的反向恢复波形的特性图。

图13是表示与FWD部中的沟槽栅的有无相关的电流-电压特性的特性图。

图14是表示与实施方式的半导体装置的FWD部中的沟槽栅的有无相关的正向压降特性的特性图。

图15是表示现有的RC-IGBT的正向压降特性的特性图。

图16是表示现有的场截止结构的RC-IGBT的构成的截面图。

图17是表示实施方式的场截止结构的RC-IGBT中的电子的流动路径的说明图。

符号说明

1：n^-漂移层

1a、10a：短寿命区

2：p基层

3：沟槽

4：栅氧化膜

5：栅电极

6：n⁺发射区

7：p⁺接触区

8：发射电极

9：层间绝缘膜

10：nFS层

11：p⁺集电区

12：n⁺阴极区

13：集电电极

20：MOS栅结构

21：IGBT部

22：FWD部

31：IGBT发射极部

32：FWD阳极部

具体实施方式

以下，参照附图详细说明本发明的半导体装置的优选的实施方式。在本说明书和附图中，在前缀有n或p的层和区域中，分别表示电子或空穴为多数载流子。另外，标记于n或p的+和-分别表示杂质浓度比未标记+和-的层或区域的杂质浓度高和低。应予说明，在以下的实施方式的说明和附图中，对同样的结构标记相同的符号，并省略重复的说明。

(实施方式)

对实施方式的半导体装置的构成进行说明。图1是表示实施方式的半导体装置的构成的俯视图。图2是表示图1的切割线A-A’处的截面结构的截面图。如图1、2所示，实施方式的半导体装置在成为n^-漂移层1的同一n^-半导体基板(半导体芯片)上具备设有绝缘栅型双极晶体管(IGBT)的IGBT部21和设有续流用二极管(FWD)的FWD部22。

具体而言，实施方式的半导体装置是FWD部22的FWD与IGBT部21的IGBT反向并联连接的反向导通型IGBT(RC-IGBT)。IGBT部21的IGBT例如为沟槽栅型IGBT，在n^-半导体基板的正面，从IGBT部21遍及FWD部22设有多个沟槽栅(绝缘栅部)。多个沟槽栅具有沿着与沟槽3并列的方向(以下，为作为沟槽短边方向的第一方向)正交的方向(在图1中，为纸面进深方向，以下，为作为沟槽长度方向的第二方向)延伸的条纹状的平面布局。

IGBT部21和FWD部22沿沟槽短边方向并列设置。具体而言，FWD部22沿沟槽短边方向被夹在相邻的2个IGBT部21之间。在n^-半导体基板的中央部，从IGBT部21遍及FWD部22地设有在处于导通状态时电流流通的有源区(未图示)。在有源区的周围设有缓和n^-漂移层1的基板正面侧的电场并保持耐压的耐压结构区(未图示)。耐压结构区例如由保护环等p⁺区、场板等金属膜构成。

在图1中示出从n^-半导体基板的正面侧观察的IGBT发射极部31、FWD阳极部32、p⁺集电区11和n⁺阴极区12的平面布局。对于IGBT发射极部31和FWD阳极部32，在后面进行叙述。在图2中示出由切割线A-A’截断了包括与FWD部22相邻的一侧的IGBT部21的FWD部22侧的一半，和FWD部22的IGBT部21侧的一半的部分(由框30包围的部分)的截面结构。以下，对有源区中的IGBT和FWD的元件结构进行详细说明。

在IGBT部21中，在n^-半导体基板的正面侧设有沟槽栅型的MOS栅(由金属-氧化膜-半导体构成的绝缘栅)结构20。MOS栅结构20由p基层2、沟槽3、栅氧化膜4、栅电极5、n⁺发射区6和p⁺接触区7构成。p基层2设置于n^-半导体基板的正面的表面层。沟槽3贯穿p基层2并到达n^-漂移层1。另外，沟槽3以预定的间隔，以从IGBT部21遍及FWD部22的方式被设置。

在沟槽3的内部，沿着沟槽3的侧壁和底面设有栅氧化膜4。另外，在沟槽3的内部，在栅氧化膜4的内侧设有例如由多晶硅构成的栅电极5。n⁺发射区6和p⁺接触区7被选择性地设置在p基层2的内部。n⁺发射区6与沟槽3的侧壁接触，隔着栅氧化膜4与栅电极5对置。发射电极8与n⁺发射区6和p⁺接触区7接触，并通过层间绝缘膜9与栅电极5电绝缘。

上述的p基层2、沟槽3、发射电极8和层间绝缘膜9以从IGBT部21遍及FWD部22的方式被设置。另外，n⁺发射区6和p⁺接触区7不设置于IGBT部21的FWD部22侧的部分和FWD部22。被相邻的沟槽3之间所夹的p基层2中的具有n⁺发射区6的p基层2作为发射极发挥功能。以下，将具有作为发射极发挥功能的多个p基层2的区域作为IGBT发射极部31。

另外，被相邻的沟槽3之间所夹的p基层2中的不具有n⁺发射区6的p基层2作为阳极发挥功能，。以下，将具有作为阳极发挥功能的多个p基层2的区域作为FWD阳极部32。即，在FWD阳极部32，与IGBT发射极部31同样地设有p基层2、由沟槽3、栅氧化膜4和栅电极5构成的沟槽栅、以及发射电极8，而没有设置n⁺发射区6和p⁺接触区7。在FWD阳极部32中，发射电极8兼作阳极电极。在FWD阳极部32形成沟槽栅的理由在后面进行叙述。

在n^-漂移层1的内部，在n^-半导体基板的背面侧设有n场截止(FS)层10。nFS层10以从IGBT部21遍及FWD部22的方式被设置。另外，nFS层10与设置于n^-半导体基板的背面侧的p⁺集电区11和n⁺阴极区12接触。nFS层10具有抑制截止时从n^-漂移层1与p基层2之间的pn结延伸的耗尽层不到达p⁺集电区11的功能。

另外，在n^-漂移层1的内部，在n^-半导体基板的正面侧设有由作为寿命扼杀剂(lifetime killer)添加的例如氦(He⁺)而形成结晶缺陷所形成的载流子的寿命比其他区域短的区域(以下，称为短寿命区)1a。在nFS层10的内部也设有短寿命区10a。短寿命区1a、10a(由阴影表示的部分)以预定的厚度，以从IGBT部21遍及FWD部22的方式被设置。

在n^-半导体基板的背面侧，在IGBT部21设有p⁺集电区11。另外，在n^-半导体基板的背面侧，在FWD部22设有n⁺阴极区12。p⁺集电区11和n⁺阴极区12沿沟槽短边方向并列排列。p⁺集电区11隔着n^-漂移层1与IGBT发射极部31和FWD阳极部32的IGBT发射极部31侧的部分对置。n⁺阴极区12隔着n^-漂移层1与FWD阳极部32对置。集电电极13兼作阴极电极，且与p⁺集电区11和n⁺阴极区12接触。

n⁺阴极区12的IGBT部21侧的端部与FWD阳极部32的IGBT部21侧的端部相比向远离IGBT发射极部31的方向偏离。即，n⁺阴极区12的沟槽短边方向的宽度(以下，称为短边方向宽度)L₁₂比FWD阳极部32的短边方向宽度L₃₂短。另外，p⁺集电区11的沟槽短边方向的宽度L₁₁比IGBT发射极部31的短边方向宽度L₃₁宽出n⁺阴极区12的短边方向宽度L₁₂比FWD阳极部32的短边方向宽度L₃₂短的长度的量。

FWD阳极部32的短边方向宽度L₃₂与n⁺阴极区12的短边方向宽度L₁₂的差值ΔL₁(＝L₃₂-L₁₂)优选为50μm以上(L₃₂-L₁₂≥50μm)。n⁺阴极区12的短边方向宽度L₁₂例如可以为100μm以上。FWD阳极部32的短边方向宽度L₃₂例如可以为150μm以上。具体而言，由于在FWD部22的沟槽短边方向的两侧分别配置有IGBT部21，所以n⁺阴极区12的沟槽短边方向的两端部分别向远离对置的IGBT部21的IGBT发射极部31的方向偏离。

因此，从n⁺阴极区12的沟槽短边方向的两端部到分别对置的IGBT部21的IGBT发射极部31的第一水平距离的总计为上述差值ΔL₁。例如，n⁺阴极区12的沟槽短边方向的一个端部侧的第一水平距离ΔL_1a与n⁺阴极区12的沟槽短边方向的另一端部侧的第一水平距离ΔL_1b可以大致相等(ΔL_1a＝ΔL_1b＝ΔL₁/2)。第一水平距离ΔL_1a、ΔL_1b优选是能够最大限度地抑制FWD动作时的栅极电压依赖性的距离。具体而言，第一水平距离在与FWD部22相邻的一个IGBT部21侧以及另一个端部侧均优选为例如25μm以上。水平距离是指与n^-半导体基板的主面平行的方向的距离。

另外，n⁺阴极区12的沟槽长度方向的端部与FWD阳极部32的沟槽长度方向的端部相比更靠近FWD部22的内侧。即，n⁺阴极区12的沟槽长度方向的端部与n^-半导体基板的侧面相比更靠近中央部侧。从n⁺阴极区12的沟槽长度方向的端部到FWD阳极部32的沟槽长度方向的端部的第二水平距离ΔL₂可以是构成耐压结构区的保护环等的p⁺区在FWD动作时不发挥功能那样的距离。另外，n⁺阴极区12优选满足上述第一水平距离ΔL_1a、ΔL_1b、第二水平距离ΔL₂，且设置为FWD阳极部32的表面积的50％以下的表面积。表面积是指与n^-半导体基板的主面平行的面的表面积。

接下来，以制造耐压(额定电压)为1200V等级且额定电流为400A的RC-IGBT的情况为例对实施方式的半导体装置的制造方法进行说明。图3～10是表示实施方式的半导体装置的制造过程中的状态的截面图。首先，如图3所示，例如，准备通过FZ(Floating Zone：浮区)法制作的厚度t为650μm且直径为6英寸的硅基板(以下，称为Si基板)41。Si基板41的电阻率在耐压为1200V等级的情况下为40Ωcm～80Ωcm的程度，例如可以为55Ωcm。接着，利用通常的方法，在成为n^-漂移层1的Si基板41的正面形成沟槽栅型的MOS栅结构20(p基层2、沟槽3、栅氧化膜4、栅电极5、n⁺发射区6、p⁺接触区7和层间绝缘膜9)。此时，在FWD阳极部32不形成n⁺发射区6和p⁺接触区7。接下来，用抗蚀层42保护Si基板41的正面。接下来，如图4所示，对Si基板41的背面进行磨削，将Si基板41的厚度t减薄到例如125μm。接着，对Si基板41的背面进行蚀刻，除去Si基板41背面的磨削应变层(未图示)。

接下来，如图5所示，在经磨削的Si基板41的整个背面，例如以加速能量100keV、剂量3×10¹⁴/cm²进行例如硒(Se)等n型杂质的第一离子注入51。通过使在第一离子注入51中注入的杂质为扩散系数较大的硒，从而能够使nFS层10成为深的扩散层，能够提高RC-IGBT的合格率。接着，如图6所示，在经磨削的Si基板41的整个背面，例如以加速能量40keV、剂量8×10¹³/cm²进行例如硼(B)等p型杂质的第二离子注入52。第二离子注入52是用于形成p⁺集电区11的离子注入。

接下来，如图7所示，在Si基板41的背面，以例如2μm的厚度涂布抗蚀层43。接下来，例如使用双面曝光机(aligner)将n⁺阴极区12的图案投影到抗蚀层43之后，利用光刻法使抗蚀层43图案化，使与n⁺阴极区12的形成区域对应的部分露出。此时，以满足上述第一水平距离ΔL_1a、ΔL_1b、第二水平距离ΔL₂的方式使抗蚀层43图案化。接着，将抗蚀层43作为掩模，在Si基板41的背面，以例如加速能量110keV、剂量2×10¹⁵/cm²进行例如磷(P)等n型杂质的第三离子注入53。第三离子注入53是用于形成n⁺阴极区12的离子注入。

接下来，如图8所示，将Si基板41的正面的抗蚀层42和Si基板41的背面的抗蚀层43剥离。接着，例如在950℃的温度进行30分钟左右的退火处理，使在第一离子注入51～第三离子注入53中注入的杂质活化。由此，在Si基板41的背面侧形成nFS层10、p⁺集电区11和n⁺阴极区12。接下来，在Si基板41的正面，例如以5μm的厚度堆积铝硅(Al-Si)膜，通过光刻法使铝硅膜图案化而形成发射电极8。

接下来，如图9所示，以预定的射程从Si基板41的背面向该整个背面进行氦等的第一氦照射54，在n^-漂移层1的内部的Si基板41的正面侧形成缺陷层(图2的短寿命区1a)。第一氦照射54的加速能量例如可以为23MeV。第一氦照射54的剂量例如可以为1×10¹³/cm²左右。在图9中，n^-漂移层1内的×表示通过第一氦照射54形成的结晶缺陷(在图10中也是同样)。

接着，如图10所示，以预定的射程从Si基板41的背面向该整个背面进行氦等的第二氦照射55，在nFS层10的内部形成缺陷层(图2的短寿命区10a)。第二氦照射55的加速能量比第一氦照射54的加速能量小。在图10中，nFS层10内的×表示通过第二氦照射55形成的结晶缺陷。第二氦照射55的剂量例如可以为1×10¹³/cm²左右。

第一氦照射54、第二氦照射55的照射顺序不限于上述顺序，可以进行各种改变。例如，可以在第二氦照射55之后进行第一氦照射54。另外，第一氦照射54、第二氦照射55的照射次数可以进行各种改变。例如，第一氦照射54、第二氦照射55可以分别各进行1次，也可以各进行2次以上。另外，在分别多次进行第一氦照射54、第二氦照射55的情况下，可以交替进行第一氦照射54、第二氦照射55。

接下来，在例如370℃的温度进行1个小时的退火处理，使通过第一氦照射54、第二氦照射55在n^-漂移层1和nFS层10的内部产生的结晶缺陷的缺陷密度降低。其后，在Si基板41的背面分别以例如1μm、0.07μm、1μm和0.3μm的厚度依次堆积例如铝(Al)、钛(Ti)、镍(Ni)和金(Au)，在IGBT部21和FWD部22形成共用的集电电极13。由此，完成图1、图2所示的FS结构的RC-IGBT。

(关于正向压降特性)

接着，对实施方式的半导体装置的正向压降特性进行了验证。图11是表示实施方式的半导体装置的正向压降特性的特性图。按照上述的实施方式的半导体装置的制造方法，制作FWD阳极部32的短边方向宽度L₃₂与n⁺阴极区12的短边方向宽度L₁₂的差值ΔL₁不同的多个RC-IGBT。具体而言，将n⁺阴极区12的短边方向宽度L₁₂设为100μm，对FWD阳极部32的短边方向宽度L₃₂进行各种改变。

并且，在各试样中，分别测定在IGBT施加有栅极电压时的FWD的正向压降以及在IGBT未施加有栅极电压时的FWD的正向压降，算出各正向压降的差值(以下，简称为正向压降差值)ΔVf。将其结果示于图11。应予说明，“施加有栅极电压时”是指栅极处于导通状态时。即，是栅极电压比MOS栅的阈值(Vth)高，在p基层2的MOS栅侧面形成n型反转层(n沟道)的时候。在图11中，ΔL₁＝0是指FWD阳极部32的短边方向宽度L₃₂与n⁺阴极区12的短边方向宽度L₁₂相等的情况(即图16所示的现有例)。ΔL₁＜0是指n⁺阴极区12的短边方向宽度L₁₂比FWD阳极部32的短边方向宽度L₃₂宽的情况。

根据图11所示的结果确认了，通过使n⁺阴极区12的短边方向宽度L₁₂比FWD阳极部32的短边方向宽度L₃₂窄(ΔL₁＞0)，从而能够使FWD的正向压降差值ΔVf几乎接近于零。即，确认了即使IGBT导通而形成反转层，也几乎不会对FWD的动作带来不良影响。确认了优选通过使FWD阳极部32的短边方向宽度L₃₂与n⁺阴极区12的短边方向宽度L₁₂的差值ΔL₁为50μm以上，从而即使IGBT处于导通状态，也能够将FWD的正向压降的增加降低到0.05V以下。

应予说明，需要使差值ΔL₁比FWD阳极部32的长度L₃₂短而使FWD部32动作。特别是，在差值ΔL₁比L₃₂/2长的情况下，通过使n⁺阴极区12变窄，从而使电子电流集中于n⁺阴极区12附近，电流密度增加。因此，FWD的正向压降Vf转而增加。因此，优选差值ΔL₁比FWD阳极部32的长度L₃₂/2短。

其理由如下。图17是表示实施方式的场截止结构的RC-IGBT中的电子的流动路径的说明图。在图17中，对短寿命区1a、10a省略图示。通过使FWD阳极部32的短边方向宽度L₃₂比n⁺阴极区12的短边方向宽度L₁₂宽，从而在IGBT处于导通状态时，从n⁺阴极区12注入的电子沿着p阳极层与n^-漂移层1的pn结(pn结A)而经由高电阻的n^-漂移层1。然后，流入IGBT的n型反转层(n沟道，未图示)，经由n⁺发射区6向发射电极8流出(图17的由符号61表示的箭头)。即，电子必须沿着与差值ΔL₁相当的区域的pn结A流过n^-漂移层1。由于电子的路径为高电阻的n^-漂移层1，所以其电阻(图17的由符号62表示的电阻符号)足够大。因此，因电压降而在pn结A间产生足够的电位差，p阳极层的电位容易成为内置电压(～0.7V)以上。

(关于反向恢复特性)

接下来，对实施方式的半导体装置的反向恢复特性进行了验证。图12是表示实施方式的半导体装置的反向恢复波形的特性图。根据上述的实施方式的半导体装置的制造方法制作RC-IGBT(实施例)，对该RC-IGBT的反向恢复波形进行了测定。将其结果示于图12。另外，在图12中也示出FWD阳极部32的短边方向宽度L₃₂与n⁺阴极区12的短边方向宽度L₁₂相等的RC-IGBT(即图16所示的现有例)的反向恢复波形。

根据图12所示的结果确认了，在实施例中，反向恢复电流If的峰和由振荡引起的电压跳变Vak的峰均能够比现有例小。其理由如下。在实施例中，p⁺集电区11与FWD阳极部32隔着n^-漂移层1局部地对置。在该对置区域中，蓄积于与p⁺集电区11邻接的n^-漂移层1的附近的电子沿着p⁺集电区11与n^-漂移层1的pn结(详细而言是p⁺集电区11与nFS层10的pn结，以下，称为pn结B)朝向n⁺阴极区12。由于产生沿着该电子移动的路径的电压降，所以如果差值ΔL₁在一定程度上增长，则该电压降容易超过pn结B的内置电压。即，在反向恢复时，通过设定差值ΔL₁，从而在FWD部22中，从p⁺集电区11向n^-漂移层1的空穴的注入得到促进。由此，能够防止n^-漂移层1的n⁺阴极区12侧的载流子的枯竭。

(关于FWD部的沟槽栅)

接着，对FWD部22的沟槽栅的有无与元件耐压之间的关系进行了验证。图13是表示与FWD部中的沟槽栅的有无相关的电流-电压特性的特性图。针对在FWD部22设有沟槽栅的情况(有沟槽栅)与在FWD部没有设置沟槽栅的情况(无沟槽栅)测定了元件耐压，将其结果示于图13。在此，“有沟槽栅”是上述实施例，“无沟槽栅”除了没有设置FWD部中的沟槽栅以外，其余与实施例相同(在图14中也是同样)。

根据图13所示的结果确认了，“有沟槽栅”的耐压(导致破坏的集电极-发射极间电压Vce)比“无沟槽栅”高，通过在FWD部22设置沟槽栅(沟槽3、栅氧化膜4和栅电极5)，从而能够抑制耐压的降低。

接下来，对FWD部22的沟槽栅的有无与FWD的正向压降特性之间的关系进行了验证。图14是表示与实施方式的半导体装置的FWD部中的沟槽栅的有无相关的正向压降特性的特性图。针对在FWD部22设有沟槽栅的情况(有沟槽栅)与在FWD部没有设置沟槽栅的情况(无沟槽栅)，测定了FWD的相对于FWD阳极部32的短边方向宽度L₃₂与n⁺阴极区12的短边方向宽度L₁₂的差值ΔL₁的正向压降。将其结果示于图14。

根据图14所示的结果确认了，无论FWD阳极部32的短边方向宽度L₃₂与n⁺阴极区12的短边方向宽度L₁₂的差值ΔL₁如何，“有沟槽栅”均能够减小FWD的正向压降Vf。由此，确认了通过在FWD部22设置沟槽栅(沟槽3、栅氧化膜4和栅电极5)，从而FWD的正向压降Vf变小，FWD容易导通。

如上所说明，根据实施方式，通过使n⁺阴极区的短边方向宽度比FWD阳极部的短边方向宽度窄，从而从n⁺阴极区向n^-漂移层注入的电子容易蓄积于p阳极层与n^-漂移层的pn结。由此，能够在p阳极层与n^-漂移层的pn结间产生内置电压以上的电位差。并且，通过对IGBT施加栅极电压，能够抑制对FWD的正向压降特性带来不良影响的情况，与以往相比，能够减小FWD的正向压降。

另外，根据实施方式，通过使FWD阳极部的短边方向宽度比n⁺阴极区的短边方向宽度宽，从而能够使p⁺集电区的短边方向宽度比IGBT发射极部的短边方向宽度宽。由此，能够维持IGBT的元件能力。因此，能够减小FWD的正向压降，并且能够抑制IGBT的导通电压的上升。

另外，根据实施方式，通过使n⁺阴极区的短边方向宽度比FWD阳极部的短边方向宽度窄，从而从p⁺集电区的隔着n^-漂移层与FWD阳极部对置的部分向n^-漂移层的空穴注入得到促进。由此，n^-漂移层的n⁺阴极区侧的载流子浓度变高，因此能够减小FWD的正向压降，FWD变得容易导通。因此，能够实现FWD的反向恢复时的软恢复化(反向恢复电流If的峰的降低)以及波形振动的抑制(电压跳变Vak的峰的降低)。另外，根据实施方式，通过在FWD部设置沟槽栅，能够使FWD容易导通，并且能够抑制耐压降低。

以上，在本发明中，以使用薄晶片的高耐压的FS结构的RC-IGBT为例进行了说明，但不限于上述实施方式，在不脱离本发明的主旨的范围内可以进行各种改变。例如，在上述实施方式中，使IGBT部的MOS栅结构为沟槽栅型，但也可以采用平面栅型来代替沟槽栅型。另外，MOS栅结构的p基层的一部分构成为兼作FWD的p阳极层，但也可以是在n^-半导体基板的正面的表面层分别选择性地设置了MOS栅结构的p基层和FWD的p阳极层的构成。另外，在各实施方式中，使第一导电型为n型，使第二导电型为p型，但本发明使第一导电型为p型，使第二导电型为n型作为也同样成立。

产业上的可利用性

如上所述，本发明的半导体装置对于在逆变器等电力变换装置中使用的功率半导体装置有用。

Claims (4)

1.一种半导体装置，其特征在于，在具有第一导电型的漂移层的半导体基板具备绝缘栅型双极晶体管部和续流用二极管部，

所述绝缘栅型双极晶体管部具备：

第二导电型的基层，其设置于所述半导体基板的正面侧；

第一导电型的发射区，其选择性地设置于所述基层内；

第一绝缘栅部，其包括设置于所述半导体基板的正面侧的第一栅绝缘膜和第一栅电极；

发射电极，其电连接到所述基层和所述发射区这两者；

第二导电型的集电区，其选择性地设置于所述半导体基板的背面侧；以及

集电电极，其电连接到所述集电区，

所述续流用二极管部具备：

第二导电型的阳极层，其设置于所述半导体基板的正面侧，且与所述发射电极电连接；

第二绝缘栅部，其包括贯穿所述阳极层而到达所述漂移层的第一沟槽、沿着所述第一沟槽的内壁被设置的第二栅绝缘膜和隔着所述第二栅绝缘膜被设置于所述第一沟槽的内部的第二栅电极；以及

第一导电型的阴极区，其选择性地设置于所述半导体基板的背面侧，且与所述集电电极电连接，

所述阴极区在所述绝缘栅型双极晶体管部与所述续流用二极管部并列的第一方向上的宽度比所述阳极层在所述第一方向上的宽度窄。

2.根据权利要求1所述的半导体装置，其特征在于，所述阳极层在所述第一方向上的宽度与所述阴极区在所述第一方向上的宽度的差值为50μm以上。

3.根据权利要求1所述的半导体装置，其特征在于，所述阴极区在与所述第一方向正交的第二方向上的宽度比所述阳极层在所述第二方向上的宽度窄。

4.根据权利要求1～3中任一项所述的半导体装置，其特征在于，所述第一绝缘栅部具备：

第二沟槽，其贯穿所述基层和所述发射区而到达所述漂移层；

所述第一栅绝缘膜，其沿着所述第二沟槽的内壁被设置；以及

所述第一栅电极，其隔着所述第一栅绝缘膜被设置于所述第二沟槽的内部。