JP2020178138A - パワーｍｏｓｆｅｔ及びその製造方法 - Google Patents

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Soo Chang Kang
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Seung Hyun Kim
ヒョン キム，スン
ウォン リ，ヨン
Yong Won Lee
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ソク ファン，ホ
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Abstract

【課題】両方向ダイオードを介して電流の流れを制御するパワーＭＯＳＦＥＴを提供する。【解決手段】本発明のパワーＭＯＳＦＥＴは、絶縁層と、絶縁層の下部に配置された第１型ドーピング層と、第１型ドーピング層の下部に配置されて第１型ドーピング層を囲む第２型ボディと、第２型ボディの下部に配置され第２型ボディを囲む第１型エピタキシャル層と、絶縁層の下部と隣接し、それ以外の領域が絶縁膜により覆われ、第１型ドーピング層及び第２型ボディを貫通して第１型エピタキシャル層まで突出されたゲート電極と、絶縁層の上部に配置された第１の領域と絶縁層を貫通して第１型ドーピング層と接合する第２の領域とを備えるソース電極と、ソース電極の下の絶縁層は第１型ドーピング層、第２型ボディ、第１型エピタキシャル層と同時に接触する。【選択図】図１

Description

本発明は、パワーＭＯＳＦＥＴに係り、より詳しくは、その内部に両方向ダイオードを形成して、両方向ダイオードを介しての電流の流れを制御するパワーＭＯＳＦＥＴ及びその製造方法に関する。
パワーＭＯＳＦＥＴは、少なくとも１つの直並列セルを含むバッテリ保護回路に使用される。パワーＭＯＳＦＥＴは、高濃度のＮ＋基板をドレイン電極として使用して、基板の下部がドレイン電極となり、ドレイン電極は、ウェーハ内において共通に連結される。
バッテリ保護回路は、バッテリパックの効率を増大し、空間を効率的に活用するために、一定のサイズにより高い電子移動度を有するパワーＭＯＳＦＥＴを必要とする。バッテリ保護回路は、温度感知抵抗（ＰＴＣ、Ｐｏｓｉｔｉｖｅ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ ｒｅｓｉｓｔｏｒ）を主に使用するが、温度感知抵抗は、精度が低く、製品不良が頻繁に発生し、費用が高くて、近年、パワーＭＯＳＦＥＴに代替されている。
従来技術に係るバッテリ保護回路は、２つのパワーＭＯＳＦＥＴ及び集積回路を備え、バッテリの充電または放電方向によってそれぞれのパワーＭＯＳＦＥＴの集積回路を介して制御する。しかし、バッテリ保護回路において２つのパワーＭＯＳＦＥＴを使用する場合、オン抵抗ＲＯＮが高く、回路の面積が増加して、費用が増加するという問題が生じる。
本発明の一実施形態は、両方向ダイオードを介して電流の流れを制御するパワーＭＯＳＦＥＴを提供する。
本発明の一実施形態は、ソース電極と第２型ボディとの間に第１型ドーピング層を形成して、ソース電極のボディコンタクトを防止するパワーＭＯＳＦＥＴを提供する。
本発明の一実施形態は、第１型ドーピング層がソース電極と向き合う領域に対するエッチング工程を省略して、第１型ドーピング層が第２型ボディ及びソース電極の間において所定の深さを形成するパワーＭＯＳＦＥＴを提供する。
実施形態のうち、パワーＭＯＳＦＥＴは、絶縁層と、前記絶縁層の下部に配置された第１型ドーピング層と、前記第１型ドーピング層の下部に配置されて前記第１型ドーピング層を囲む第２型ボディと、前記第２型ボディの下部に配置され前記第２型ボディを囲む第１型エピタキシャル層と、前記絶縁層の下部と隣接し、それ以外の領域が絶縁膜により覆われ、前記第１型ドーピング層及び前記第２型ボディを貫通して前記第１型エピタキシャル層まで突出したゲート電極と、前記絶縁層の上部に配置された第１の領域と前記絶縁層を貫通して前記第１型ドーピング層と接合する第２の領域とを備えるソース電極と、前記ソース電極下の絶縁層は前記第１型ドーピング層、前記第２型ボディ、前記第１型エピタキシャル層と同時に接触することを特徴とする。
本発明のパワーＭＯＳＦＥＴは、絶縁層と、前記絶縁層の下部に配置された第１型ドーピング層と、前記第１型ドーピング層の下部に配置されて前記第１型ドーピング層を囲む第２型ボディと、前記第２型ボディの下部に配置され前記第２型ボディを囲む第１型エピタキシャル層と、前記絶縁層の下部と隣接し、それ以外の領域が絶縁膜により覆われ、前記第１型ドーピング層及び前記第２型ボディを貫通して前記第１型エピタキシャル層まで突出したゲート電極と、前記絶縁層の上部に配置された第１の領域と前記絶縁層を貫通して前記第１型ドーピング層と接合する第２の領域とを備えるソース電極と、前記ソース電極と離隔して配置され、前記絶縁層を貫通して前記第２型ボディとコンタクトされるバイアス電極と、を備え、前記バイアス電極下の絶縁層は前記第２型ボディ及び前記第１型エピタキシャル層と同時に接触することを特徴とする。
一実施形態において、第２型ボディは、互いに離隔して配置される前記第１型エピタキシャル層及び前記第１型ドーピング層と連結されて、両方向ダイオード領域を形成する。一実施形態において、前記バイアス電極は、前記第２型ボディにバイアス電圧を印加して、前記第１型エピタキシャル層または前記第１型ドーピング層に向かって電流の流れを生成する。
一実施形態において、前記第１型ドーピング層は、前記第２型ボディ及び前記ソース電極の間に所定の深さを形成できるように、前記ソース電極と向き合う領域に対するエッチング工程が省略されて形成される。他の一実施形態において、前記第１型ドーピング層は、前記第２型ボディ及び前記ソース電極の間に所定の深さを形成できるように、前記ソース電極と向き合う領域の一部がエッチングされて形成される。一実施形態において、前記第１型ドーピング層は、０．３μｍ乃至０．５μｍの深さに形成されて、前記ソース電極及び前記第２型ボディのコンタクトを防止する。
一実施形態において、前記第１型ドーピング層は、前記ソース電極及び前記第２型ボディのコンタクトを防止できるように、少なくとも１２Ｖのしきい電圧を形成する。前記絶縁層は、前記ソース電極と前記ゲート電極とを絶縁させ、前記ソース電極と前記第１型ドーピング層とをコンタクトさせるために必要な領域がエッチングされ得る。
実施形態のうち、パワーＭＯＳＦＥＴの製造方法は、第１型エピタキシャル層の上部に所定の深さを形成し、前記第１型エピタキシャル層により囲まれるように第２型ボディを形成するステップと、 前記第２型ボディの上部に所定の深さを形成し、前記第２型ボディにより囲まれるように第１型不純物がドーピングされた第１型ドーピング層を形成するステップと、
前記第１型ドーピング層及び前記第２型ボディを貫通するゲート電極を形成するステップと、
前記第１型ドーピング層、前記第２型ボディ、前記第１型エピタキシャル層、ゲート電極の上部に絶縁層を形成するステップと、
前記第１型ドーピング層が前記所定の深さを維持できるように、前記絶縁層をエッチングするステップと、
前記エッチングされた絶縁層の一部領域にソース電極を形成するステップと、
前記ソース電極が形成されていない前記エッチングされた絶縁層の一部領域にバイアス電極を形成するステップと、を含む。
前記バイアス電極を形成するステップは、 前記第２型ボディにバイアス電圧を印加して、前記第１型エピタキシャル層または前記第１型ドーピング層に向かって電流の流れを生成するステップを含む。
前記絶縁層をエッチングするステップは、前記第２型ボディ及び前記ソース電極のコンタクトが防止されるように、前記絶縁層をエッチングするステップを含む。一実施形態において、前記絶縁層をエッチングするステップは、前記第１型ドーピング層が０．３μｍ乃至０．５μｍの深さを形成するように、前記絶縁層をエッチングするステップを含む。一実施形態において、前記第１型ドーピング層を形成するステップは、前記第１型ドーピング層が少なくとも１２Ｖのしきい電圧を形成できるように、前記第１型不純物をドーピングするステップを含む。
前記パワーＭＯＳＦＥＴの製造方法は、前記ソース電極が形成されていない前記エッチングされた絶縁層の一部領域にバイアス電極を形成するステップをさらに含む。一実施形態において、前記バイアス電極を形成するステップは、前記第２型ボディにバイアス電圧を印加して、前記第１型エピタキシャル層または前記第１型ドーピング層に向かって電流の流れを生成する。
実施形態のうち、パワーＭＯＳＦＥＴの製造方法は、第１型エピタキシャル層の上部に互いに離隔したゲート電極を形成するステップと、前記第１型エピタキシャル層の上部に互いに離隔したゲート電極を囲む第２型ボディを形成するステップと、前記第２型ボディの上部に所定の深さを形成するように、第１型不純物がドーピングされた第１型ドーピング層を形成するステップと、前記第１型ドーピング層の上部に絶縁層を形成するステップと、前記第１型ドーピング層が前記所定の深さを維持できるように、前記絶縁層をエッチングするステップと、前記エッチングされた絶縁層の一部領域にソース電極を形成するステップとを含む。
前記絶縁層をエッチングするステップは、前記第２型ボディ及び前記ソース電極のコンタクトが防止されるように、前記絶縁層をエッチングするステップを含む。一実施形態において、前記絶縁層をエッチングするステップは、前記第１型ドーピング層が０．３μｍ乃至０．５μｍの深さを形成するように、前記絶縁層をエッチングするステップを含む。一実施形態において、前記第１型ドーピング層を形成するステップは、前記第１型ドーピング層が少なくとも１２Ｖのしきい電圧を形成できるように、前記第１型不純物をドーピングするステップを含む。
開示する技術は、次の効果を有する。ただし、実施形態が次の効果を全て含むとか、次の効果のみを含むという意味ではないので、開示する技術の権利範囲は、これにより制限されると理解されてはならない。
本発明の一実施形態に係るパワーＭＯＳＦＥＴは、両方向ダイオードを介して電流の流れを制御できる。
本発明の一実施形態に係るパワーＭＯＳＦＥＴは、ソース電極と第２型ボディとの間に第１型ドーピング層を形成してソース電極のボディコンタクトを防止できる。
本発明の一実施形態に係るパワーＭＯＳＦＥＴは、第１型ドーピング層がソース電極と向き合う領域に対するエッチング工程を省略して、第１型ドーピング層が第２型ボディ及びソース電極の間に所定の深さを形成できる。
本発明の一実施形態に係るバッテリ保護回路を示すブロック図である。 図１に示すバッテリ保護回路を示す回路図である。 図２に示すバッテリ保護回路のパワーＭＯＳＦＥＴを説明する図である。 図２に示すバッテリ保護回路のパワーＭＯＳＦＥＴを説明する回路図である。 図２に示すバッテリ保護回路のパワーＭＯＳＦＥＴの動作を説明する図である。 図２に示すバッテリ保護回路の複数の保護素子を説明する図である。 図２に示すバッテリ保護回路のパワーＭＯＳＦＥＴを製造する過程を説明する順序図である。 図２に示すバッテリ保護回路のパワーＭＯＳＦＥＴを他の一実施形態によって製造する過程を説明する順序図である。
本発明の実施形態に関する説明は、本発明の構造的ないし機能的説明のための実施形態に過ぎないので、本発明の権利範囲は、本文に説明された実施形態によって制限されると解釈されてはならない。
本発明の実施形態において述べられる用語の意味は、次のように理解されるべきである。
「第１」、「第２」などの用語は、１つの構成要素を他の構成要素から区別するためのものである。
ある構成要素が他の構成要素に「連結されて」いると言及されたときには、その他の構成要素に直接的に連結されることもあるが、中間に他の構成要素が存在することもあると理解されるべきである。それに対し、ある構成要素が他の構成要素に「直接連結されて」いると言及されたときには、中間に他の構成要素が存在しないと理解されるべきである。構成要素間の関係を説明する他の表現、すなわち、「〜間に」と「すぐ〜間に」、または「〜に隣り合う」と「〜に直接隣り合う」なども同様に解釈されなければならない。
単数の表現は、文脈上、明白に異なるように表現しない限り、複数の表現を含むと理解されなければならず、「含む」または「有する」などの用語は、実施された特徴、数字、ステップ、動作、構成要素、部分品、またはこれらを組み合わせたものが存在することを指定するものであり、１つまたはそれ以上の他の特徴や数字、ステップ、動作、構成要素、部分品、またはこれらを組み合わせたものなどの存在若しくは付加可能性を予め排除しないと理解されなければならない。
図１は、本発明の一実施形態に係るバッテリ保護回路を示すブロック図であり、図２は、図１に示すバッテリ保護回路を示す回路図である。
図１及び図２に示すように、バッテリ保護回路１は、第１の保護モジュール１０及び第２の保護モジュール２０を備える。
バッテリ保護回路１は、電子機器２に内蔵されたバッテリ３の充電及び放電過程においてバッテリ３を保護する。より具体的に、バッテリ保護回路１は、複数の１つの直並列セルにより構成されたバッテリ３を保護する。バッテリ保護回路１は、バッテリ３に過電流が流れることを防止する。バッテリ保護回路１は、バッテリの充電または放電方向の両方に対して電流を遮断する。
電子機器２は、アダプタ４を介して外部電源と連結される。アダプタ４は、外部電源及びバッテリ３の電気的不均衡を解消するために使用される。アダプタ４は、外部電源を受信し、バッテリ３を充電するために適したレベルに変換する。
バッテリ保護回路１は、第１及び第２の保護モジュール１０、２０を介してバッテリ３の保護過程を重畳的に行う。第１の保護モジュール１０は、バッテリ３の保護過程を１次的に行い、第２の保護モジュール２０は、バッテリ３の保護過程を２次的に行う。すなわち、第２の保護モジュール２０は、バッテリ３の保護過程を補充的、追加的に行う。
バッテリ保護回路１は、重畳的な保護過程を介してバッテリ３の充電または放電過程においてバッテリ３を安定的に保護する。
第１の保護モジュール１０は、第１の保護集積回路１１及び複数の保護素子１２を備える。ここで、複数の保護素子１２は、従来技術に係るデュアルＭＯＳＦＥＴ（Ｄｕａｌ ＭＯＳＦＥＴ）により実現できる。
第１の保護集積回路１１は、バッテリ３の充電または放電によって互いに異なる保護素子１２ａ、１２ｂを駆動する。例えば、バッテリ３が充電される場合、第１の保護集積回路１１は、第２の保護素子１２ｂを使用して過電流の流れを遮断する。一方、バッテリ３が放電される場合、第１の保護集積回路１１は、第１の保護素子１２ａを使用して過電流の流れを遮断する。すなわち、複数の保護素子１２は、同時に使用されず、充電または放電状況によって各々使用される。
従来技術に係る複数の保護素子１２の各々は、ソース電極がボディコンタクトされて一方向のダイオード（または、単方向ダイオード）を実現できる。複数の保護素子１２の各々は、同じ方向に向かう単方向ダイオードを含むように設計される。例えば、第１の保護素子１２ａがドレイン端子に向かう単方向ダイオードを含む場合、第２の保護素子１２ｂもドレイン端子に向かう単方向ダイオードを含む。すなわち、単方向ダイオードを含む複数の保護素子１２の各々は、バッテリ３の充電または放電方向によって第１の保護集積回路１１により駆動される。
第２の保護モジュール２０は、第２の保護集積回路２１及びパワーＭＯＳＦＥＴ１００を備える。ここで、パワーＭＯＳＦＥＴ１００は、シングルＭＯＳＦＥＴ（Ｓｉｎｇｌｅ ＭＯＳＦＥＴ）により実現され、バッテリ３の保護素子に該当する。第２の保護集積回路２１は、バッテリ３の充電または放電方向によってパワーＭＯＳＦＥＴ１００を駆動する。パワーＭＯＳＦＥＴ１００は、両方向に流れる電流を制御できるように、両方向ダイオードを含む。例えば、バッテリ３が充電される場合、第２の保護集積回路２１は、パワーＭＯＳＦＥＴ１００の両方向ダイオードを一方向に駆動し、バッテリ３が放電される場合、第２の保護集積回路２１は、パワーＭＯＳＦＥＴ１００の両方向ダイオードを他の一方向に駆動する。すなわち、パワーＭＯＳＦＥＴ１００は、両方向ダイオードを含む１つのＭＯＳＦＥＴにより実現され、複数の保護素子（または、従来技術に係るデュアルＭＯＳＦＥＴ）１２より低費用により実現できる。
第２の保護集積回路２１は、パワーＭＯＳＦＥＴ１００に印加されるバイアス電圧を制御して、パワーＭＯＳＦＥＴ１００の両方向ダイオードを制御する。すなわち、第２の保護集積回路２１は、パワーＭＯＳＦＥＴ１００の両方向ダイオードを制御して、充電または放電方向の両方に対して過電流の流れを遮断する。以下、パワーＭＯＳＦＥＴ１００の構造及び動作に関しては、図３乃至図８において詳しく説明する。
パワーＭＯＳＦＥＴ１００は、複数の保護素子１２より向上した条件により同じ機能を果たす。より具体的に、パワーＭＯＳＦＥＴ１００は、複数の保護素子１２より低いオン抵抗ＲＯＮを有し、少ない面積により実現される。したがって、バッテリ保護回路１は、パワーＭＯＳＦＥＴ１００を使用して、第２の保護モジュール２０のチップ面積を減少させて費用を低減し、精度を向上できる。
図３は、図２に示すバッテリ保護回路のパワーＭＯＳＦＥＴ１００を説明する図である。
図３に示すように、パワーＭＯＳＦＥＴ１００は、第１型基板３１０、第１型エピタキシャル層３２０、第２型ボディ３３０、第１型ドーピング層３４０、ゲート電極３５０、絶縁層３６０、ソース電極３７０、及びバイアス電極３８０を備える。
図３において、パワーＭＯＳＦＥＴ１００は、必ずこれに限定されるものではないが、第１型をＮ型により実現し、第２型をＰ型により実現する。図３は、本発明の一実施形態を説明するためのものであり、発明の権利範囲を限定するためのものではない。
第１型基板３１０は、パワーＭＯＳＦＥＴ１００のベースに該当する。一実施形態において、第１型基板３１０は、Ｎ型基板により実現される。
第１型基板３１０は、高濃度のイオンを含み、ドレイン電極として使用される。すなわち、第１型基板３１０は、パワーＭＯＳＦＥＴ１００の下部に配置されてドレイン電極として動作し、ドレイン電極は、ウェーハ内において共通に連結される。
第１型エピタキシャル層３２０は、第１型基板３１０の上部に配置される。
第１型エピタキシャル層３２０は、第２型ボディ３３０の下部に配置され、ゲート電極３５０が挿入される。一実施形態において、第１型エピタキシャル層３２０は、第１型基板３１０の上部に成長され、Ｎ−エピタキシャル層により実現される。第１型エピタキシャル層３２０は、第１型基板３１０上に同じ不純物型の結晶体をエピタキシャル成長して形成する。
第２型ボディ３３０は、第１型エピタキシャル層３２０の上部に所定の深さに形成される。一実施形態において、第２型ボディ３３０は、第１型エピタキシャル層３２０上部の一部領域に形成され、Ｐ型ボディにより実現される。第２型ボディ３３０には、順方向バイアスまたは逆方向バイアスが印加され得る。第２型ボディ３３０は、バイアス電極３８０と連結されて、バイアス電極３８０からバイアス電圧ＢＩＮを受信できる。ここで、第２型ボディ３３０は、チャネル領域または空乏領域に該当し、電流が流れる経路を提供する。すなわち、第２型ボディ３３０は、バイアス電圧ＢＩＮを受信してチャネルを形成でき、電流は、形成されたチャネルを介して流れる。
第２型ボディ３３０は、互いに離隔して配置される第１型エピタキシャル層３２０及び第１型ドーピング層３４０と連結されて、両方向ダイオード領域（Ｂｉ−Ｄｉｒｅｃｔｉｏｎａｌ Ｄｉｏｄｅ Ｒｅｇｉｏｎ）を形成する。一実施形態において、第２型ボディ３３０は、バイアス電極３８０からバイアス電圧ＢＩＮを受信して、第１型エピタキシャル層３２０または第１型ドーピング層３４０に向かって電流の流れを生成する。一方、第２型ボディ３３０がＰ型ボディにより実現され、第１型エピタキシャル層３２０及び第１型ドーピング層３４０が各々Ｎ−エピタキシャル層及びＮ＋ドーピング層により実現される場合、両方向ダイオードは、ＰＮ接合ダイオードにより実現される。
第１型ドーピング層３４０は、第２型ボディ３３０の上部に所定の深さに形成される。ここで、第１型ドーピング層３４０の所定の深さは、第２型ボディ３３０とソース電極３７０とのコンタクトを防止するのに十分な深さに該当する。第１型ドーピング層３４０は、絶縁層３６０及びソース電極３７０の下部に配置される。一実施形態において、第１型ドーピング層３４０は、高濃度のイオンが注入されてＮ＋ドーピング層により実現される。第１型ドーピング層３４０は、所定の深さを形成するために、イオン注入のエネルギー及びドーズ量が調節される。
一実施形態において、第１型ドーピング層３４０は、第２型ボディ３３０及びソース電極３７０の間に所定の深さを形成できるように、ソース電極３７０と向き合う領域に対するエッチング工程が省略される。より具体的に、第１型ドーピング層３４０は、ソース電極の第２の領域３７２と向き合う領域に対するエッチング工程が省略されて所定の深さを維持できる。
他の一実施形態において、第１型ドーピング層３４０は、第２型ボディ３３０及びソース電極３７０の間に所定の深さを形成できるように、ソース電極３７０と向き合う領域の一部をエッチングできる。すなわち、絶縁層３６０と向き合う第１型ドーピング層３４０の領域の深さは、ソース電極３７０と向き合う第１型ドーピング層３４０の領域の深さより深い。
一実施形態において、第１型ドーピング層３４０は、必ずこれに限定されるものではないが、０．３μｍ乃至０．５μｍの深さに形成されて、ソース電極３７０及び第２型ボディ３３０のコンタクトを防止する。ここで、０．３μｍ乃至０．５μｍの深さは、第１型ドーピング層３４０が第２型ボディ３３０とダイオード領域を形成しながら、ソース電極３７０のボディコンタクトを防止できる深さに該当する。すなわち、第１型ドーピング層３４０は、第２型ボディ３３０に形成されたチャネル領域と連結されて両方向ダイオード領域（Ｂｉ−Ｄｉｒｅｃｔｉｏｎａｌ Ｄｉｏｄｅ Ｒｅｇｉｏｎ）の一部を形成する。
一実施形態において、第１型ドーピング層３４０は、必ずこれに限定されるものではないが、少なくとも１２Ｖのしきい電圧を形成して、ソース電極３７０及び第２型ボディ３３０のコンタクトを防止する。ここで、１２Ｖのしきい電圧は、第１のドーピング層３４０が第２型ボディ３３０とダイオード領域を形成するための電圧に該当する。すなわち、第１型ドーピング層３４０は、第２型ボディ３３０に形成されたチャネル領域と連結されて両方向ダイオード領域の一部を形成する。
ゲート電極３５０は、第２型ボディ３３０及び第１型ドーピング層３４０を垂直に貫通する。また、ゲート電極３５０は、絶縁層３６０の下部と隣接し、それ以外の領域が絶縁膜３５２により覆われる。絶縁膜３５２によって覆われたゲート電極３５０は、第１型エピタキシャル層３２０に挿入される。ゲート電極３５０は、絶縁膜３５２を介して第２型ボディ３３０と離隔する。すなわち、ゲート電極３５０及び第２型ボディ３３０は、絶縁膜３５２によって絶縁される。
絶縁層３６０は、第１型エピタキシャル層３２０、第２型ボディ３３０、第１型ドーピング層３４０、及びゲート電極３５０の上端に配置される。一実施形態において、絶縁層３６０は、金属酸化膜により実現され、その一部がパターニングされる。より具体的に、絶縁層３６０は、ゲート電極３５０の上端に形成されて、ゲート電極３５０及びソース電極３７０を離隔させる。絶縁層３６０は、その下部に配置されたゲート電極３５０と向き合わない領域がエッチングされる。
絶縁層３６０は、ソース電極３７０とゲート電極３５０とを絶縁させ、ソース電極３７０と第１型ドーピング層３４０とをコンタクトさせるために必要な領域がエッチングされる。より具体的に、絶縁層３６０の上部は、ソース電極の第１の領域３７１と向き合い、第１型ドーピング層３４０の上部は、ソース電極の第２の領域３７２と向き合う。すなわち、ソース電極３７０は、絶縁層３６０のエッチングされた領域を貫通する。
ソース電極３７０は、絶縁層３６０を貫通して第１型ドーピング層３４０と連結され、第１型ドーピング層３４０によって第２型ボディ３３０とのコンタクトが防止される。より具体的に、ソース電極３７０は、絶縁層３６０の上部と向き合う第１の領域３７１と、第１型ドーピング層３４０の上部と向き合う第２の領域３７２とを備える。ソース電極の第２の領域３７２は、絶縁層３６０のエッチングされた領域に形成される。
バイアス電極３８０は、ソース電極３７０と離隔して配置され、絶縁層３６０を貫通して第２型ボディ３３０とコンタクトされる。バイアス電極３８０は、第２型ボディ３３０にバイアス電圧ＢＩＮを印加して、第１型エピタキシャル層３２０または第１型ドーピング層３４０に向かって電流の流れを生成する。
図４は、図２に示すバッテリ保護回路のパワーＭＯＳＦＥＴ１００を説明する回路図であり、図５は、図２に示すバッテリ保護回路のパワーＭＯＳＦＥＴ１００の動作を説明する図である。
図４及び図５に示すように、パワーＭＯＳＦＥＴ１００は、第１及び第２のダイオード４１０、４２０と第１の過電圧抑制素子４３０とを備える。ここで、第１及び第２のダイオード４１０、４２０は、パワーＭＯＳＦＥＴ１００に形成される両方向ダイオードに該当する。第１及び第２のダイオード４１０、４２０は、バイアス電極３８０と連結されて、互いに異なる方向に向かって配置される。一実施形態において、第１のダイオード４１０は、ソース電極３７０に向かって配置され、第２のダイオード４２０は、ドレイン電極である第１型基板３１０に向かって配置される。
図５（ａ）において、バイアス電極３８０は、第２型ボディ３３０にソース電圧Ｖｓｓを印加できる。ここで、ソース電圧Ｖｓｓは、ソース電極３７０の電圧と等電位を有する電圧に該当する。バイアス電極３８０がソース電圧Ｖｓｓを印加する場合、第２型ボディ３３０とソース電極３７０とが等電位となり、電流は、第２のダイオード４２０を介して流れる。一実施形態において、バイアス電極３８０がソース電圧Ｖｓｓを印加する場合、第２のダイオード４２０が動作してパワーＭＯＳＦＥＴ１００の過放電を防止できる。
図５（ｂ）において、バイアス電極３８０は、第２型ボディ３３０にドレイン電圧Ｖ−を印加できる。ここで、ドレイン電圧Ｖ−は、ドレイン電極である第１型基板３１０の電圧と等電位を有する電圧に該当する。バイアス電極３８０がドレイン電圧Ｖ−を印加する場合、第２型ボディ３３０とドレイン電極である第１型基板３１０とが等電位となり、電流は、第１のダイオード４１０を介して流れる。一実施形態において、バイアス電極３８０がドレイン電圧Ｖ−を印加する場合、第１のダイオード４１０が動作してパワーＭＯＳＦＥＴ１００の過充電を防止できる。
したがって、パワーＭＯＳＦＥＴ１００は、バイアス電圧ＢＩＮによって制御される両方向ダイオード領域（Ｂｉ−Ｄｉｒｅｃｔｉｏｎａｌ Ｄｉｏｄｅ Ｒｅｇｉｏｎ）を形成して、複数の保護素子１２ａ、１２ｂより向上した条件により同じ機能を果たす。パワーＭＯＳＦＥＴ１００は、単方向ダイオード領域を形成する２つの保護素子１２ａ、１２ｂと同一であるか、または２つの保護素子１２ａ、１２ｂよりさらに向上した機能を果たす。
第１の過電圧抑制素子４３０は、ソース電極３７０及びゲート電極３５０の間に配置される。第１の過電圧抑制素子４３０は、パワーＭＯＳＦＥＴ１００に過電圧が印加されて過電流が流れることを防止できる。一実施形態において、第１の過電圧抑制素子４３０は、過度電圧抑制（ＴＶＳ、Ｔｒａｎｓｉｅｎｔ Ｖｏｌｔａｇｅ Ｓｕｐｐｒｅｓｓｉｏｎ）ダイオードにより実現される。
図６は、図２に示すバッテリ保護回路の複数の保護素子を説明する図である。
より具体的に、図６（ａ）は、デュアルＭＯＳＦＥＴにより実現された複数の保護素子を示す回路図であり、図６（ｂ）は、デュアルＭＯＳＦＥＴにより実現された複数の保護素子のレイアウトを示す図である。
図６（ａ）において、複数の保護素子１２は、従来技術に係るデュアルＭＯＳＦＥＴ（Ｄｕａｌ ＭＯＳＦＥＴ）により実現されて、第１及び第２の保護素子１２ａ、１２ｂを備える。一実施形態において、第１の保護素子１２ａは、ドレイン端子に向かう単方向ダイオード６１１及び第２の過電圧抑制素子６１２を備え、第２の保護素子１２ｂは、ドレイン端子に向かう単方向ダイオード６２１及び第３の過電圧抑制素子６２２を備える。したがって、本発明の一実施形態に係るパワーＭＯＳＦＥＴ１００は、ドレインが共通の２つのＭＯＳＦＥＴ、即ち実質的にシングルＭＯＳＦＥＴ（Ｓｉｎｇｌｅ ＭＯＳＦＥＴ）により実現されて、両方向ダイオード及び第１の過電圧抑制素子４３０を備え、デュアルＭＯＳＦＥＴ（Ｄｕａｌ ＭＯＳＦＥＴ）により実現される複数の保護素子１２より低費用により実現できる。
図６（ｂ）において、第１及び第２の保護素子１２ａ、１２ｂに対するチップは、１つのレイアウトにソーイング（Ｓａｗｉｎｇ）される。一方、パワーＭＯＳＦＥＴ１００は、シングルＭＯＳＦＥＴにより実現されて、１つのレイアウトを形成でき、デュアルＭＯＳＦＥＴが１つのレイアウトを形成する複数の保護素子１２より小さい面積により実現される。したがって、パワーＭＯＳＦＥＴ１００は、小さい面積により実現されて低費用により製作できる。
図７は、図２に示すバッテリ保護回路のパワーＭＯＳＦＥＴを製造する過程を説明する順序図である。
図７に示すように、第１型エピタキシャル層３２０は、第１型基板３１０の上部に成長する（ステップＳ７１０）。第１型エピタキシャル層３２０は、第１型基板３１０と同じ結晶体を介して形成する。一実施形態において、第１型基板３１０は、Ｎ型基板により実現され、第１型エピタキシャル層３２０は、Ｎ−エピタキシャル層により実現される。
第２型ボディ３３０は、第１型エピタキシャル層３２０の上部に所定の深さにより形成される（ステップＳ７２０）。一実施形態において、第２型ボディ３３０は、Ｐ型ボディにより実現される。
第１型ドーピング層３４０は、第２型ボディ３３０の上部に所定の深さに形成される（ステップＳ７３０）。一実施形態において、第１型ドーピング層３４０は、高濃度のＮ型不純物をドーピングしてＮ＋ドーピング層により実現される。ここで、所定の深さは、第２型ボディ３３０とソース電極３７０とのコンタクトを防止するのに十分な深さに該当する。
ゲート電極３５０は、第１型ドーピング層３４０及び第２型ボディ３３０を垂直に貫通する（ステップＳ７４０）。ゲート電極３５０は、絶縁層３６０の下部と隣接し、それ以外の領域が絶縁膜３５２により覆われる。
絶縁層３６０は、第１型ドーピング層３４０の上部に形成される（ステップＳ７５０）。一実施形態において、絶縁層３６０は、金属酸化膜により実現され、その一部がパターニングされる。
絶縁層３６０は、第１型ドーピング層３４０が所定の深さを維持できるようにエッチングされる（ステップＳ７６０）。絶縁層３６０は、ソース電極３７０とゲート電極３５０とを絶縁させ、ソース電極３７０と第１型ドーピング層３４０とをコンタクトさせるのに必要な領域がエッチングされる。
ソース電極３７０は、エッチングされた絶縁層３６０の一部領域の上部に形成される（ステップＳ７７０）。ソース電極３７０は、絶縁層３６０を貫通して第１型ドーピング層３４０と連結され、第１型ドーピング層３４０によって第２型ボディ３３０とのコンタクトが防止される。
バイアス電極３８０は、ソース電極３７０が形成されていない絶縁層３６０の一部領域に形成される（ステップＳ７８０）。バイアス電極３８０は、ソース電極３７０と離隔して配置され、絶縁層３６０を貫通して第２型ボディ３３０とコンタクトされる。
図８は、図２に示すバッテリ保護回路のパワーＭＯＳＦＥＴを他の一実施形態によって製造する過程を説明する順序図である。
図８に示すように、第１型エピタキシャル層３２０は、第１型基板３１０の上部に成長される（ステップＳ８１０）。互いに離隔したゲート電極３５０は、第１型エピタキシャル層３２０の上部に形成される（ステップＳ８２０）。
第２型ボディ３３０は、第１型エピタキシャル層３２０の上部にゲート電極３５０の一部を覆うように所定の深さに形成される（ステップＳ８３０）。
第１型ドーピング層３４０は、第２型ボディ３３０の上部に所定の深さに形成される（ステップＳ８４０）。
絶縁層３６０は、第１型ドーピング層３４０の上部に形成される（ステップＳ８５０）。絶縁層３６０は、第１型ドーピング層３４０が所定の深さを維持できるようにエッチングされる（ステップＳ８６０）。
ソース電極３７０は、エッチングされた絶縁層３６０の一部領域の上部に形成される（ステップＳ８７０）。バイアス電極３８０は、ソース電極３７０が形成されていない絶縁層３６０の一部領域に形成される（ステップＳ８８０）。
したがって、パワーＭＯＳＦＥＴ１００は、第１及び第２のダイオード４１０、４２０を介して電流の流れを制御できる。パワーＭＯＳＦＥＴ１００は、第１型ドーピング層３４０がソース電極３７０と向き合う領域に対するエッチング工程を省略でき、第１型ドーピング層３４０は、第２型ボディ３３０及びソース電極３７０の間に所定の深さを形成できる。すなわち、パワーＭＯＳＦＥＴ１００は、第１型ドーピング層３４０を介してソース電極３７０のボディコンタクトを防止できる。
上記においては、本出願の好ましい実施形態を参照して説明したが、当該技術分野の熟練した通常の技術者は、下記の特許請求の範囲に記載された本発明の思想及び領域から逸脱しない範囲内において本発明を様々に修正及び変更できることを理解できる。
１ バッテリ保護回路
２ 電子機器
３ バッテリ
４ アダプタ
１０ 第１の保護モジュール
１１ 第１の保護集積回路
１２ 複数の保護素子
２０ 第２の保護モジュール
２１ 第２の保護集積回路
１００ パワーＭＯＳＦＥＴ
３１０ 第１型基板
３２０ 第１型エピタキシャル層
３３０ 第２型ボディ
３４０ 第１型ドーピング層
３５０ ゲート電極
３５２ 絶縁膜
３６０ 絶縁層
３７０ ソース電極
３８０ バイアス電極
４１０ 第１のダイオード
４２０ 第２のダイオード
４３０ 第１の過電圧抑制素子
６１１、６２１ 単方向ダイオード
６１２ 第２の過電圧抑制素子
６２２ 第３の過電圧抑制素子

Claims (14)

  1. 絶縁層と、
    前記絶縁層の下部に配置された第１型ドーピング層と、
    前記第１型ドーピング層の下部に配置されて前記第１型ドーピング層を囲む第２型ボディと、
    前記第２型ボディの下部に配置され前記第２型ボディを囲む第１型エピタキシャル層と、
    前記絶縁層の下部と隣接し、それ以外の領域が絶縁膜により覆われ、前記第１型ドーピング層及び前記第２型ボディを貫通して前記第１型エピタキシャル層まで突出したゲート電極と、
    前記絶縁層の上部に配置された第１の領域と前記絶縁層を貫通して前記第１型ドーピング層と接合する第２の領域とを備えるソース電極と、
    前記ソース電極の下の絶縁層は前記第１型ドーピング層、前記第２型ボディ、前記第１型エピタキシャル層と同時に接触することを特徴とするパワーＭＯＳＦＥＴ。
  2. 絶縁層と、
    前記絶縁層の下部に配置された第１型ドーピング層と、
    前記第１型ドーピング層の下部に配置されて前記第１型ドーピング層を囲む第２型ボディと、
    前記第２型ボディの下部に配置され前記第２型ボディを囲む第１型エピタキシャル層と、
    前記絶縁層の下部と隣接し、それ以外の領域が絶縁膜により覆われ、前記第１型ドーピング層及び前記第２型ボディを貫通して前記第１型エピタキシャル層まで突出したゲート電極と、
    前記絶縁層の上部に配置された第１の領域と前記絶縁層を貫通して前記第１型ドーピング層と接合する第２の領域とを備えるソース電極と、
    前記ソース電極と離隔して配置され、前記絶縁層を貫通して前記第２型ボディとコンタクトされるバイアス電極と、を備え、
    前記バイアス電極の下の絶縁層は前記第２型ボディ及び前記第１型エピタキシャル層と同時に接触することを特徴とするパワーＭＯＳＦＥＴ。
  3. 前記第２型ボディは、
    互いに離隔して配置される前記第１型エピタキシャル層及び前記第１型ドーピング層に連結されて、両方向ダイオード領域を形成することを特長とする請求項１または請求項２に記載のパワーＭＯＳＦＥＴ。
  4. 前記バイアス電極は、
    前記第２型ボディにバイアス電圧を印加して、前記第１型エピタキシャル層または前記第１型ドーピング層に向かって電流の流れを生成することを特徴とする請求項２に記載のパワーＭＯＳＦＥＴ。
  5. 前記第１型ドーピング層は、
    前記第２型ボディ及び前記ソース電極の間に所定の深さを形成できるように、前記ソース電極と向き合う領域に対するエッチング工程が省略されて形成されることを特徴とする請求項１または請求項２に記載のパワーＭＯＳＦＥＴ。
  6. 前記第１型ドーピング層は、
    前記第２型ボディ及び前記ソース電極の間に所定の深さを形成できるように、前記ソース電極と向き合う領域の一部がエッチングされて形成されることを特徴とする請求項１または請求項２に記載のパワーＭＯＳＦＥＴ。
  7. 前記第１型ドーピング層は、
    ０．３μｍ乃至０．５μｍの深さに形成されて、前記ソース電極及び前記第２型ボディのコンタクトを防止することを特徴とする請求項１または請求項２に記載のパワーＭＯＳＦＥＴ。
  8. 前記第１型ドーピング層は、
    前記ソース電極及び前記第２型ボディのコンタクトを防止できるように、少なくとも１２Ｖのしきい電圧を形成することを特徴とする請求項１または請求項２に記載のパワーＭＯＳＦＥＴ。
  9. 前記絶縁層は、
    前記ソース電極と前記ゲート電極とを絶縁させ、前記ソース電極と前記第１型ドーピング層とをコンタクトさせるために必要な領域がエッチングされることを特徴とする請求項１または請求項２に記載のパワーＭＯＳＦＥＴ。
  10. 第１型エピタキシャル層の上部に所定の深さを形成し、前記第１型エピタキシャル層により囲まれるように第２型ボディを形成するステップと、
    前記第２型ボディの上部に所定の深さを形成し、前記第２型ボディにより囲まれるように第１型不純物がドーピングされた第１型ドーピング層を形成するステップと、
    前記第１型ドーピング層及び前記第２型ボディを貫通するゲート電極を形成するステップと、
    前記第１型ドーピング層、前記第２型ボディ、前記第１型エピタキシャル層、ゲート電極の上部に絶縁層を形成するステップと、
    前記第１型ドーピング層が前記所定の深さを維持できるように、前記絶縁層をエッチングするステップと、
    前記エッチングされた絶縁層の一部領域にソース電極を形成するステップと、
    前記ソース電極が形成されていない前記エッチングされた絶縁層の一部領域にバイアス電極を形成するステップと、を含むことを特徴とするパワーＭＯＳＦＥＴの製造方法。
  11. 前記バイアス電極を形成するステップは、
    前記第２型ボディにバイアス電圧を印加して、前記第１型エピタキシャル層または前記第１型ドーピング層に向かって電流の流れを生成するステップを含むことを特徴とする請求項１０に記載のパワーＭＯＳＦＥＴの製造方法。
  12. 前記絶縁層をエッチングするステップは、
    前記第２型ボディ及び前記ソース電極のコンタクトが防止されるように、前記絶縁層をエッチングするステップを含むことを特徴とする請求項１０に記載のパワーＭＯＳＦＥＴの製造方法。
  13. 前記絶縁層をエッチングするステップは、
    前記第１型ドーピング層が０．３μｍ乃至０．５μｍの深さを形成するように、前記絶縁層をエッチングするステップを含むことを特徴とする請求項１０に記載のパワーＭＯＳＦＥＴの製造方法。
  14. 前記第１型ドーピング層を形成するステップは、
    前記第１型ドーピング層が少なくとも１２Ｖのしきい電圧を形成できるように、前記第１型不純物をドーピングするステップを含むことを特徴とする請求項１０に記載のパワーＭＯＳＦＥＴの製造方法。
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