KR101760266B1 - 파워 모스펫 및 이의 제조 방법 - Google Patents

파워 모스펫 및 이의 제조 방법 Download PDF

Info

Publication number
KR101760266B1
KR101760266B1 KR1020150152213A KR20150152213A KR101760266B1 KR 101760266 B1 KR101760266 B1 KR 101760266B1 KR 1020150152213 A KR1020150152213 A KR 1020150152213A KR 20150152213 A KR20150152213 A KR 20150152213A KR 101760266 B1 KR101760266 B1 KR 101760266B1
Authority
KR
South Korea
Prior art keywords
type
layer
source electrode
insulating layer
doping layer
Prior art date
Application number
KR1020150152213A
Other languages
English (en)
Other versions
KR20170051712A (ko
Inventor
강수창
김승현
이용원
황호석
안상훈
Original Assignee
매그나칩 반도체 유한회사
주식회사 아이티엠반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사, 주식회사 아이티엠반도체 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020150152213A priority Critical patent/KR101760266B1/ko
Priority to US15/334,906 priority patent/US10109731B2/en
Priority to TW105135170A priority patent/TWI677962B/zh
Priority to CN201610971959.9A priority patent/CN107104146A/zh
Priority to JP2016211839A priority patent/JP2017085108A/ja
Publication of KR20170051712A publication Critical patent/KR20170051712A/ko
Application granted granted Critical
Publication of KR101760266B1 publication Critical patent/KR101760266B1/ko
Priority to JP2020122321A priority patent/JP2020178138A/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
    • H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
    • H01L27/0222—Charge pumping, substrate bias generation structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H01L27/0285—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements bias arrangements for gate electrode of field effect transistors, e.g. RC networks, voltage partitioning circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6644—Packaging aspects of high-frequency amplifiers
    • H01L2223/665—Bias feed arrangements

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Charge And Discharge Circuits For Batteries Or The Like (AREA)

Abstract

파워 모스펫은 절연층, 상기 절연층의 하부에 배치된 제1형 도핑층, 상기 제1형 도핑층의 하부에 배치된 제2형 바디, 상기 절연층의 하부와 인접하고 그 이외의 영역에서 절연막으로 감싸지며 상기 제2형 바디를 관통하여 돌출된 게이트 전극 및 상기 절연층의 상부에 배치된 제1 영역과 상기 절연층을 관통하여 상기 제1형 도핑층과 접합하는 제2 영역을 포함한다. 따라서, 파워 모스펫은 양방향 다이오드를 통해 전류의 흐름을 제어할 수 있다.

Description

파워 모스펫 및 이의 제조 방법 {POWER MOSFET AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 파워 모스펫에 관한 것으로, 보다 상세하게는 그 내부에 양방향 다이오드를 형성하여 양방향 다이오드를 통한 전류의 흐름을 제어하는 파워 모스펫 및 이의 제조 방법에 관한 것이다.
파워 모스펫은 적어도 하나의 직 병렬 셀을 포함하는 배터리 보호 회로에 사용될 수 있다. 파워 모스펫은 고농도의 N+ 기판을 드레인 전극으로 사용하여 기판의 하부가 드레인 전극이 되고, 드레인 전극은 웨이퍼 내에서 공통으로 연결될 수 있다. 배터리 보호 회로는 배터리 팩의 효율을 증대하고 공간을 효율적으로 활용하기 위하여 일정 크기에서 높은 전자 이동도를 가지는 파워 모스펫을 필요로 한다. 배터리 보호 회로는 온도 감지 저항(PTC, Positive Temperature Coefficient of resistor)을 주로 사용하였으나, 온도 감지 저항은 정밀도가 낮고 제품 불량이 쉽게 발생되며 비용이 비싸서, 최근 파워 모스펫으로 대체되고 있다.
종래 기술에 의한 배터리 보호 회로는 2개의 파워 모스펫들 및 집적 회로를 포함하고, 배터리의 충전 또는 방전 방향에 따라 각각의 파워 모스펫을 집적 회로를 통해 제어한다. 그러나, 배터리 보호 회로에서 2개의 파워 모스펫들을 사용하는 경우 온 저항(RON)이 높고, 회로의 면적이 증가하여, 비용이 증가하는 문제점이 발생한다.
본 발명의 일 실시예는 양방향 다이오드를 통해 전류의 흐름을 제어하는 파워 모스펫을 제공하고자 한다.
본 발명의 일 실시예는 소스 전극과 제2형 바디 사이에 제1형 도핑층을 형성하여 소스 전극의 바디 컨택을 방지하는 파워 모스펫을 제공하고자 한다.
본 발명의 일 실시예는 제1형 도핑층이 소스 전극과 마주하는 영역에 대한 에칭 공정을 생락하여, 제1형 도핑층이 제2형 바디 및 소스 전극의 사이에서 소정의 깊이를 형성하는 파워 모스펫을 제공하고자 한다.
실시예들 중에서, 파워 모스펫은 절연층, 상기 절연층의 하부에 배치된 제1형 도핑층, 상기 제1형 도핑층의 하부에 배치된 제2형 바디, 상기 절연층의 하부와 인접하고 그 이외의 영역에서 절연막으로 감싸지며 상기 제2형 바디를 관통하여 돌출된 게이트 전극 및 상기 절연층의 상부에 배치된 제1 영역과 상기 절연층을 관통하여 상기 제1형 도핑층과 접합하는 제2 영역을 포함하는 소스 전극을 포함한다.
상기 파워 모스펫은 상기 소스 전극과 이격되어 배치되고, 상기 절연층을 관통하여 상기 제2형 바디와 컨택되는 바이어스 전극을 더 포함할 수 있다. 상기 파워 모스펫은 상기 제2형 바디의 하부에 배치되고, 상기 게이트 전극이 삽입되는 제1형 에피층을 더 포함할 수 있다.
일 실시예에서, 제2형 바디는 서로 이격되어 배치되는 상기 제1형 에피층 및 상기 제1형 도핑층과 연결되어 양방향 다이오드 영역을 형성할 수 있다. 일 실시예에서, 상기 바이어스 전극은 상기 제2형 바디에 바이어스 전압을 인가하여 상기 제1형 에피층 또는 상기 제1형 도핑층을 향하여 전류의 흐름을 생성할 수 있다.
일 실시예에서, 상기 제1형 도핑층은 상기 제2형 바디 및 상기 소스 전극의 사이에서 소정의 깊이를 형성할 수 있도록 상기 소스 전극과 마주하는 영역에 대한 에칭 공정이 생략되어 형성될 수 있다. 다른 일 실시예에서, 상기 제1형 도핑층은 상기 제2형 바디 및 상기 소스 전극의 사이에서 소정의 깊이를 형성할 수 있도록 상기 소스 전극과 마주하는 영역의 일부가 에칭되어 형성될 수 있다. 일 실시예에서, 상기 제1형 도핑층은 0.3㎛ ~ 0.5㎛의 깊이로 형성되어 상기 소스 전극 및 상기 제2형 바디의 컨택을 방지할 수 있다.
일 실시예에서, 상기 제1형 도핑층은 상기 소스 전극 및 상기 제2형 바디의 컨택을 방지할 수 있도록 적어도 12V의 문턱 전압을 형성할 수 있다. 상기 절연층은 상기 소스 전극과 상기 게이트 전극을 절연시키고, 상기 소스 전극과 상기 제1형 도핑층을 컨택시키기 위하여 필요한 영역이 에칭될 수 있다.
실시예들 중에서, 파워 모스펫의 제조 방법은 제1형 에피층의 상부에 배치된 제2형 바디의 상부에서 소정의 깊이를 형성하도록 제1형 불순물이 도핑된 제1형 도핑층을 형성하는 단계, 상기 제1형 도핑층 및 상기 제2형 바디를 관통하는 게이트 전극을 형성하는 단계, 상기 제1형 도핑층의 상부에 절연층을 형성하는 단계, 상기 제1형 도핑층이 상기 소정의 깊이를 유지할 수 있도록 상기 절연층을 에칭하는 단계 및 상기 에칭된 절연층의 일부 영역에 소스 전극을 형성하는 단계를 포함한다.
상기 절연층을 에칭하는 단계는 상기 제2형 바디 및 상기 소스 전극의 컨택이 방지되도록 상기 절연층을 에칭하는 단계를 포함할 수 있다. 일 실시예에서, 상기 절연층을 에칭하는 단계는 상기 제1형 도핑층이 0.3㎛ ~ 0.5㎛의 깊이를 형성하도록 상기 절연층을 에칭하는 단계를 포함할 수 있다. 일 실시예에서, 상기 제1형 도핑층을 형성하는 단계는 상기 제1형 도핑층이 적어도 12V의 문턱 전압을 형성할 수 있도록 상기 제1형 불순물을 도핑하는 단계를 포함할 수 있다.
상기 파워 모스펫의 제조 방법은 상기 소스 전극이 형성되지 않은 상기 에칭된 절연층의 일부 영역에 바이어스 전극을 형성하는 단계를 더 포함할 수 있다. 일 실시예에서, 상기 바이어스 전극을 형성하는 단계는 상기 제2형 바디에 바이어스 전압을 인가하여 상기 제1형 에피층 또는 상기 제1형 도핑층을 향하여 전류의 흐름을 생성할 수 있다.
실시예들 중에서, 파워 모스펫의 제조 방법은 제1형 에피층의 상부에 서로 이격된 게이트 전극들을 형성하는 단계, 상기 제1형 에피층의 상부에서 서로 이격된 게이트 전극들을 둘러싸는 제2형 바디를 형성하는 단계, 상기 제2형 바디의 상부에서 소정의 깊이를 형성하도록 제1형 불순물이 도핑된 제1형 도핑층을 형성하는 단계, 상기 제1형 도핑층의 상부에 절연층을 형성하는 단계, 상기 제1형 도핑층이 상기 소정의 깊이를 유지할 수 있도록 상기 절연층을 에칭하는 단계 및 상기 에칭된 절연층의 일부 영역에 소스 전극을 형성하는 단계를 포함한다.
상기 절연층을 에칭하는 단계는 상기 제2형 바디 및 상기 소스 전극의 컨택이 방지되도록 상기 절연층을 에칭하는 단계를 포함할 수 있다. 일 실시예에서, 상기 절연층을 에칭하는 단계는 상기 제1형 도핑층이 0.3㎛ ~ 0.5㎛의 깊이를 형성하도록 상기 절연층을 에칭하는 단계를 포함할 수 있다. 일 실시예에서, 상기 제1형 도핑층을 형성하는 단계는 상기 제1형 도핑층이 적어도 12V의 문턱 전압을 형성할 수 있도록 상기 제1형 불순물을 도핑하는 단계를 포함할 수 있다.
개시된 기술은 다음의 효과를 가질 수 있다. 다만, 특정 실시예가 다음의 효과를 전부 포함하여야 한다거나 다음의 효과만을 포함하여야 한다는 의미는 아니므로, 개시된 기술의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.
본 발명의 일 실시예에 따른 파워 모스펫은 양방향 다이오드를 통해 전류의 흐름을 제어할 수 있다.
본 발명의 일 실시예에 따른 파워 모스펫은 소스 전극과 제2형 바디 사이에 제1형 도핑층을 형성하여 소스 전극의 바디 컨택을 방지할 수 있다.
본 발명의 일 실시예에 따른 파워 모스펫은 제1형 도핑층이 소스 전극과 마주하는 영역에 대한 에칭 공정을 생락하여, 제1형 도핑층이 제2형 바디 및 소스 전극의 사이에서 소정의 깊이를 형성할 수 있다.
도 1은 본 발명의 일 실시예에 따른 배터리 보호 회로를 나타내는 블록도이다.
도 2는 도 1에 있는 배터리 보호 회로를 나타내는 회로도이다.
도 3은 도 2에 있는 배터리 보호 회로의 파워 모스펫을 설명하는 도면이다.
도 4는 도 2에 있는 배터리 보호 회로의 파워 모스펫을 설명하는 회로도이다.
도 5는 도 2에 있는 배터리 보호 회로의 파워 모스펫의 동작을 설명하는 도면이다.
도 6은 도 2에 있는 배터리 보호 회로의 복수의 보호 소자들을 설명하는 도면이다.
도 7은 도 2에 있는 배터리 보호 회로의 파워 모스펫을 제조하는 과정을 설명하는 순서도이다.
도 8은 도 2에 있는 배터리 보호 회로의 파워 모스펫을 다른 일 실시예에 따라 제조하는 과정을 설명하는 순서도이다.
본 발명의 실시예에 관한 설명은 본 발명의 구조적 내지 기능적 설명을 위한 실시 예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시 예에 의하여 제한되는 것으로 해석되어서는 아니 된다.
본 발명의 실시예에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
"제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것이다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결될 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다고 언급된 때에는 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다" 또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 배터리 보호 회로를 나타내는 블록도이고, 도 2는 도 1에 있는 배터리 보호 회로를 나타내는 회로도이다.
도 1 및 도 2를 참조하면, 배터리 보호 회로(1)는 제1 보호 모듈(10) 및 제2 보호 모듈(20)을 포함한다.
배터리 보호 회로(1)는 전자 기기(2)에 내장된 배터리(3)의 충전 및 방전 과정에서 배터리(3)를 보호할 수 있다. 보다 구체적으로, 배터리 보호 회로(1)는 복수의 하나의 직 병렬 셀로 구성된 배터리(3)를 보호할 수 있다. 배터리 보호 회로(1)는 배터리(3)에 과전류가 흐르는 것을 방지할 수 있다. 배터리 보호 회로(1)는 배터리의 충전 또는 방전 방향 모두에 대하여 전류를 차단할 수 있다.
전자 기기(2)는 어댑터(4)를 통해 외부 전원과 연결될 있다. 어댑터(4)는 외부 전원 및 배터리(3)의 전기적 불균형을 해소하기 위하여 사용될 수 있다. 어댑터(4)는 외부 전원을 수신하여 배터리(3)를 충전하기 위해 적합한 레벨로 변환할 수 있다.
배터리 보호 회로(1)는 제1 및 제2 보호 모듈들(10, 20)을 통해 배터리(3)의 보호 과정을 중첩적으로 수행할 수 있다. 제1 보호 모듈(10)은 배터리(3)의 보호 과정을 1차적으로 수행하고, 제2 보호 모듈(20)은 배터리(3)의 보호 과정을 2차적으로 수행할 수 있다. 즉, 제2 보호 모듈(20)은 배터리(3)의 보호 과정을 보충적, 추가적으로 수행할 수 있다. 배터리 보호 회로(1)는 중첩적인 보호 과정을 통해 배터리(3)의 충전 또는 방전 과정에서 배터리(3)를 안정적으로 보호할 수 있다.
제1 보호 모듈(10)은 제1 보호 집적 회로(11) 및 복수의 보호 소자들(12)을 포함할 수 있다. 여기에서, 복수의 보호 소자들(12)은 종래 기술에 따른 듀얼 모스펫(Dual MOSFET)으로 구현될 수 있다. 제1 보호 집적 회로(11)는 배터리(3)의 충전 또는 방전에 따라 서로 다른 보호 소자(12a, 12b)를 구동할 수 있다. 예를 들어, 배터리(3)가 충전되는 경우 제1 보호 집적 회로(11)는 제2 보호 소자(12b)를 사용하여 과전류의 흐름을 차단할 수 있다. 한편, 배터리(3)가 방전되는 경우 제1 보호 집적 회로(11)는 제1 보호 소자(12a)를 사용하여 과전류의 흐름을 차단할 수 있다. 즉, 복수의 보호 소자들(12)은 동시에 사용되지 않으며, 충전 또는 방전 상황에 따라 각각 사용될 수 있다.
종래 기술에 따른 복수의 보호 소자들(12) 각각은 소스 전극이 바디 컨택되어 일 방향의 다이오드(또는 단방향 다이오드)를 구현할 수 있다. 복수의 보호 소자들(12) 각각은 같은 방향을 향하는 단방향 다이오드를 포함하도록 설계될 수 있다. 예를 들어, 제1 보호 소자(12a)가 드레인 단자를 향하는 단방향 다이오드를 포함하는 경우, 제2 보호 소자(12b)도 드레인 단자를 향하는 단방향 다이오드를 포함할 수 있다. 즉, 단방향 다이오드를 포함하는 복수의 보호 소자들(12) 각각은 배터리(3)의 충전 또는 방전 방향에 따라 제1 보호 집적 회로(11)에 의하여 구동될 수 있다.
제2 보호 모듈(20)은 제2 보호 집적 회로(21) 및 파워 모스펫(100)을 포함할 수 있다. 여기에서, 파워 모스펫(100)은 싱글 모스펫(Single MOSFET)으로 구현될 수 있고, 배터리(3)의 보호 소자에 해당할 수 있다. 제2 보호 집적 회로(21)는 배터리(3)의 충전 또는 방전 방향에 따라 파워 모스펫(100)을 구동할 수 있다. 파워 모스펫(100)은 양방향으로 흐르는 전류를 제어할 수 있도록 양방향 다이오드를 포함할 수 있다. 예를 들어, 배터리(3)가 충전되는 경우 제2 보호 집적 회로(21)는 파워 모스펫(100)의 양방향 다이오드를 일 방향으로 구동할 수 있고, 배터리(3)가 방전되는 경우 제2 보호 집적 회로(21)는 파워 모스펫(100)의 양방향 다이오드를 다른 일 방향으로 구동할 수 있다. 즉, 파워 모스펫(100)은 양방향 다이오드를 포함하는 하나의 모스펫을 통해 구현될 수 있고, 복수의 보호 소자들(또는 종래 기술에 따른 듀얼 모스펫)(12)보다 저비용으로 구현될 수 있다.
제2 보호 집적 회로(21)는 파워 모스펫(100)에 인가되는 바이어스 전압을 제어하여 파워 모스펫(100)의 양방향 다이오드를 제어할 수 있다. 즉, 제2 보호 집적 회로(21)는 파워 모스펫(100)의 양방향 다이오드를 제어하여 충전 또는 방전 방향 모두에 대해 과전류의 흐름을 차단할 수 있다. 이하, 파워 모스펫(100)의 구조 및 동작에 관한 설명은 도 3 내지 도 8에서 자세히 설명한다.
파워 모스펫(100)은 복수의 보호 소자들(12)보다 향상된 조건에서 동일한 기능을 수행할 수 있다. 보다 구체적으로, 파워 모스펫(100)은 복수의 보호 소자들(12) 보다 낮은 온 저항(RON)을 가지고, 적은 면적으로 구현될 수 있다. 따라서, 배터리 보호 회로(1)는 파워 모스펫(100)을 사용하여 제2 보호 모듈(20)의 칩 면적을 감소시켜 비용을 절감하고, 정밀도를 향상시킬 수 있다.
도 3은 도 2에 있는 배터리 보호 회로의 파워 모스펫을 설명하는 도면이다.
도 3을 참조하면, 파워 모스펫(100)은 제1형 기판(310), 제1형 에피층(320), 제2형 바디(330), 제1형 도핑층(340), 게이트 전극(350), 절연층(360), 소스 전극(370) 및 바이어스 전극(380)을 포함할 수 있다.
도 3에서, 파워 모스펫(100)은 반드시 이에 한정되는 것은 아니나, 제1형을 N형으로 구현하고 제2형을 P형으로 구현할 수 있다. 도 3은 본 발명의 일 실시예를 설명하기 위한 것일 뿐이고, 발명의 권리 범위를 한정하기 위한 것이 아니다.
제1형 기판(310)은 파워 모스펫(100)의 베이스에 해당할 수 있다. 일 실시예에서, 제1형 기판(310)은 N형 기판으로 구현될 수 있다. 제1형 기판(310)은 고농도의 이온을 포함하고 드레인 전극으로 사용될 수 있다. 즉, 제1형 기판(310)은 파워 모스펫(100)의 최하부에 배치되어 드레인 전극으로 동작할 수 있고, 드레인 전극은 웨이퍼 내에서 공통으로 연결될 수 있다.
제1형 에피층(320)은 제1형 기판(310)의 상부에 배치될 수 있다. 제1형 에피층(320)은 제2형 바디(330)의 하부에 배치되고, 게이트 전극(350)이 삽입될 수 있다. 일 실시예에서, 제1형 에피층(320)은 제1형 기판(310)의 상부에서 성장되고, N- 에피층으로 구현될 수 있다. 제1형 에피층(320)은 제1형 기판(310)과 동일한 결정체를 통하여 형성할 수 있다.
제2형 바디(330)는 제1형 에피층(320)의 상부에서 소정의 깊이로 형성될 수 있다. 일 실시예에서, 제2형 바디(330)는 제1형 에피층(320) 상부의 일부 영역에 형성될 수 있고, P형 바디로 구현될 수 있다. 제2형 바디(330)는 순방향 바이어스 또는 역방향 바이어스가 인가될 수 있다. 제2형 바디(330)는 바이어스 전극(380)과 연결되어, 바이어스 전극(380)으로부터 바이어스 전압(BIN)을 수신할 수 있다. 여기에서, 제2형 바디(330)는 채널 영역 또는 공핍 영역에 해당할 수 있고, 전류가 흐르는 경로를 제공할 수 있다. 즉, 제2형 바디(330)는 바이어스 전압(BIN)을 수신하여 채널을 형성할 수 있고, 전류는 형성된 채널을 통하여 흐를 수 있다.
제2형 바디(330)는 서로 이격되어 배치되는 제1형 에피층(320) 및 제1형 도핑층(340)과 연결되어 양방향 다이오드 영역(Bi-Directional Diode Region)을 형성할 수 있다. 일 실시예에서, 제2형 바디(330)는 바이어스 전극(370)으로부터 바이어스 전압(BIN)을 수신하여 제1형 에피층(320) 또는 제1형 도핑층(340)을 향하여 전류의 흐름을 생성할 수 있다. 한편, 제2형 바디(330)가 P형 바디로 구현되고, 제1형 에피층(320) 및 제1형 도핑층(340)이 각각 N- 에피층 및 N+ 도핑층으로 구현되는 경우, 양방향 다이오드는 PN 접합 다이오드로 구현될 수 있다.
제1형 도핑층(340)은 제2형 바디(330)의 상부에서 소정의 깊이로 형성될 수 있다. 여기에서, 제1형 도핑층(340)의 소정의 깊이는 제2형 바디(330)와 소스 전극(370)의 컨택을 방지하기 위하여 충분한 깊이에 해당할 수 있다. 제1형 도핑층(340)은 절연층(360) 및 소스 전극(370)의 하부에 배치될 수 있다. 일 실시예에서, 제1형 도핑층(340)은 고농도의 이온이 주입되어 N+ 도핑층으로 구현될 수 있다. 제1형 도핑층(340)은 소정의 깊이를 형성하기 위하여 이온 주입의 에너지 및 도즈량이 조절될 수 있다.
일 실시예에서, 제1형 도핑층(340)은 제2형 바디(330) 및 소스 전극(370)의 사이에서 소정의 깊이를 형성할 수 있도록 소스 전극(370)과 마주하는 영역에 대한 에칭 공정이 생략될 수 있다. 보다 구체적으로, 제1형 도핑층(340)은 소스 전극의 제2 영역(372)과 마주하는 영역에 대한 에칭 공정이 생략되어 소정의 깊이를 유지할 수 있다.
다른 일 실시예에서, 제1형 도핑층(340)은 제2형 바디(330) 및 소스 전극(370)의 사이에서 소정의 깊이를 형성할 수 있도록 소스 전극(370)과 마주하는 영역의 일부를 에칭할 수 있다. 즉, 절연층(360)과 마주하는 제1형 도핑층(340)의 영역의 깊이는 소스 전극(370)과 마주하는 제1형 도핑층(340)의 영역의 깊이보다 깊을 수 있다.
일 실시예에서, 제1형 도핑층(340)은 반드시 이에 한정되는 것은 아니나, 0.3㎛ ~ 0.5㎛의 깊이로 형성되어 소스 전극(370) 및 제2형 바디(330)의 컨택을 방지할 수 있다. 여기에서, 0.3㎛ ~ 0.5㎛의 깊이는 제1형 도핑층(340)이 제2형 바디(330)와 다이오드 영역을 형성하면서, 소스 전극(370)의 바디 컨택을 방지할 수 있는 깊이에 해당할 수 있다. 즉, 제1형 도핑층(340)은 제2형 바디(330)에 형성된 채널 영역과 연결되어 양방향 다이오드 영역(Bi-Directional Diode Region)의 일부를 형성할 수 있다.
일 실시예에서, 제1형 도핑층(340)은 반드시 이에 한정되는 것은 아니나, 적어도 12V의 문턱 전압을 형성하여 소스 전극(370) 및 제2형 바디(330)의 컨택을 방지할 수 있다. 여기에서, 12V의 문턱 전압은 제1 도핑층(340)이 제2형 바디(330)와 다이오드 영역을 형성하기 위한 전압에 해당할 수 있다. 즉, 제1형 도핑층(340)은 제2형 바디(330)에 형성된 채널 영역과 연결되어 양방향 다이오드 영역의 일부를 형성할 수 있다.
게이트 전극(350)은 제2형 바디(330) 및 제1형 도핑층(340)을 수직으로 관통할 수 있다. 또한, 게이트 전극(350)은 절연층(360)의 하부와 인접하고, 그 이외의 영역에서 절연막(352)으로 감싸질 수 있다. 절연막(352)에 의하여 감싸진 게이트 전극(350)은 제1형 에피층(320)에 삽입될 수 있다. 게이트 전극(350)은 절연막(352)에 의하여 제2형 바디(330)와 이격될 수 있다. 즉, 게이트 전극(350) 및 제2형 바디(330)는 절연막(352)에 의하여 절연될 수 있다.
절연층(360)은 제1형 에피층(320), 제2형 바디(330), 제1형 도핑층(340) 및 게이트 전극(350)의 상단에 배치될 수 있다. 일 실시예에서, 절연층(360)은 금속 산화막을 통해 구현될 수 있고, 그 일부가 패터닝될 수 있다. 보다 구체적으로, 절연층(360)은 게이트 전극(350)의 상단에 형성되어 게이트 전극(350) 및 소스 전극(370)을 이격시킬 수 있다. 절연층(360)은 그 하부에 배치된 게이트 전극(350)과 마주하지 않는 영역이 에칭될 수 있다.
절연층(360)은 소스 전극(370)과 게이트 전극(350)을 절연시키고, 소스 전극(370)과 제1형 도핑층(340)을 컨택시키기 위하여 필요한 영역이 에칭될 수 있다. 보다 구체적으로, 절연층(360)의 상부는 소스 전극의 제1 영역(371)과 마주할 수 있고, 제1형 도핑층(340)의 상부는 소스 전극의 제2 영역(372)과 마주할 수 있다. 즉, 소스 전극(370)은 절연층(360)의 에칭된 영역을 관통할 수 있다.
소스 전극(370)은 절연층(360)을 관통하여 제1형 도핑층(340)과 연결되고, 제1형 도핑층(340)에 의하여 제2형 바디와의 컨택이 방지될 수 있다. 보다 구체적으로, 소스 전극(370)은 절연층(360)의 상부와 마주하는 제1 영역(371)과 제1형 도핑층(340)의 상부와 마주하는 제2 영역(372)을 포함할 수 있다. 소스 전극의 제2 영역(372)은 절연층(360)의 에칭된 영역에 형성될 수 있다.
바이어스 전극(380)은 소스 전극(370)과 이격되어 배치되고, 절연층(360)을 관통하여 제2형 바디(330)와 컨택될 수 있다. 바이어스 전극(380)은 제2형 바디(330)에 바이어스 전압(BIN)을 인가하여 제1형 에피층(320) 또는 제1형 도핑층(340)을 향하여 전류의 흐름을 생성할 수 있다.
도 4는 도 2에 있는 배터리 보호 회로의 파워 모스펫을 설명하는 회로도이고, 도 5는 도 2에 있는 배터리 보호 회로의 파워 모스펫의 동작을 설명하는 도면이다.
도 4 및 도 5를 참조하면, 파워 모스펫(100)은 제1 및 제2 다이오드들(410, 420) 및 제1 과전압 억제 소자(430)를 포함할 수 있다. 여기에서, 제1 및 제2 다이오드들(410, 420)은 파워 모스펫(100)에 형성되는 양방향 다이오드에 해당할 수 있다. 제1 및 제2 다이오드들(410, 420)은 바이어스 전극(380)과 연결되어 서로 다른 방향을 향하여 배치될 수 있다. 일 실시예에서, 제1 다이오드(410)는 소스 전극(370)을 향하여 배치되고, 제2 다이오드(420)는 드레인 전극(310)을 향하여 배치될 수 있다.
도 5a에서, 바이어스 전극(380)은 제2형 바디(330)에 소스 전압(VSS)을 인가할 수 있다. 여기에서, 소스 전압(VSS)은 소스 전극(370)의 전압과 등전위를 가지는 전압에 해당한다. 바이어스 전극(380)이 소스 전압(VSS)을 인가하는 경우, 제2형 바디(330)와 소스 전극(370)이 등전위가 되어 전류는 제2 다이오드(420)를 통해 흐를 수 있다. 일 실시예에서, 바이어스 전극(380)이 소스 전압(VSS)을 인가하는 경우, 제2 다이오드(420)가 동작하여 파워 모스펫(100)의 과방전을 방지할 수 있다.
도 5b에서, 바이어스 전극(380)은 제2형 바디(330)에 드레인 전압(V-)을 인가할 수 있다. 여기에서, 드레인 전압(V-)은 드레인 전극(310)의 전압과 등전위를 가지는 전압에 해당한다. 바이어스 전극(380)이 드레인 전압(V-)을 인가하는 경우, 제2형 바디(330)와 드레인 전극(310)이 등전위가 되어 전류는 제1 다이오드(410)를 통해 흐를 수 있다. 일 실시예에서, 바이어스 전극(380)이 드레인 전압(V-)을 인가하는 경우, 제1 다이오드(410)가 동작하여 파워 모스펫(100)의 과충전을 방지할 수 있다.
따라서, 파워 모스펫(100)은 바이어스 전압(BIN)에 의하여 제어되는 양방향 다이오드 영역(Bi-Directional Diode Region)을 형성하여, 복수의 보호 소자들(12)보다 향상된 조건에서 동일한 기능을 수행할 수 있다. 파워 모스펫(100)은 단방향 다이오드 영역을 형성하는 2개의 보호 소자들(12)과 동일하거나 또는 2개의 보호 소자들(12)보다 더 향상된 기능을 수행할 수 있다.
제1 과전압 억제 소자(430)는 소스 전극(370) 및 게이트 전극(310)의 사이에 배치될 수 있다. 제1 과전압 억제 소자(430)는 파워 모스펫(100)에 과전압이 인가되어 과전류가 흐르는 것을 방지할 수 있다. 일 실시예에서, 제1 과전압 억제 소자(430)는 과도전압억제 다이오드(TVS, Transient Voltage Suppression)로 구현될 수 있다.
도 6은 도 2에 있는 배터리 보호 회로의 복수의 보호 소자들을 설명하는 도면이다. 보다 구체적으로, 도 6a는 듀얼 모스펫으로 구현된 복수의 보호 소자들을 나타내는 회로도이고, 도 6b는 듀얼 모스펫으로 구현된 복소의 보호 소자들의 레이아웃을 나타내는 도면이다.
도 6a에서, 복수의 보호 소자들(12)은 종래 기술에 따른 듀얼 모스펫(Dual MOSFET)으로 구현되어 제1 및 제2 보호 소자들(12a, 12b)을 포함할 수 있다. 일 실시예에서, 제1 보호 소자(12a)는 드레인 단자를 향하는 단방향 다이오드(611) 및 제2 과전압 억제 소자(612)를 포함하고, 제2 보호 소자(12b)는 드레인 단자를 향하는 단방향 다이오드(621) 및 제3 과전압 억제 소자(622)를 포함할 수 있다. 따라서, 본 발명의 일 실시예에 따른 파워 모스펫(100)은 싱글 모스펫(Single MOSFET)으로 구현되어 양방향 다이오드 및 제1 과전압 억제 소자(430)를 포함할 수 있고, 듀얼 모스펫(Dual MOSFET)으로 구현되는 복수의 보호 소자들(12)보다 저비용으로 구현될 수 있다.
도 6b에서, 제1 및 제2 보호 소자들(12a, 12b)에 대한 칩은 하나의 레이아웃으로 소잉(Sawing)될 수 있다. 한편, 파워 모스펫(100)은 싱글 모스펫으로 구현되어 하나의 레이아웃을 형성할 수 있고, 듀얼 모스펫이 하나의 레이아웃을 형성하는 복수의 보호 소자들(12)보다 작은 면적으로 구현될 수 있다. 따라서, 파워 모스펫(100)은 작은 면적으로 구현되어 저비용으로 제작될 수 있다.
도 7은 도 2에 있는 배터리 보호 회로의 파워 모스펫을 제조하는 과정을 설명하는 순서도이다.
도 7을 참조하면, 제1형 에피층(320)은 제1형 기판(310)의 상부에 성장될 수 있다(단계 S710). 제1형 에피층(320)은 제1형 기판(310)과 동일한 결정체를 통하여 형성할 수 있다. 일 실시예에서, 제1형 기판(310)은 N형 기판으로 구현되고, 제1형 에피층(320)은 N- 에피층으로 구현될 수 있다.
제2형 바디(330)는 제1형 에피층(320)의 상부에서 소정의 깊이로 형성될 수 있다(단계 S720). 일 실시예에서, 제2형 바디(330)는 P형 바디로 구현될 수 있다.
제1형 도핑층(340)은 제2형 바디(330)의 상부에서 소정의 깊이로 형성될 수 있다(단계 S730). 일 실시예에서, 제1형 도핑층(340)은 고농도의 N형 불순물을 도핑하여 N+ 도핑층으로 구현될 수 있다. 여기에서, 소정의 깊이는 제2형 바디(330)와 소스 전극(370)의 컨택을 방지하기 위하여 충분한 깊이에 해당할 수 있다.
게이트 전극(350)은 제1형 도핑층(340) 및 제2형 바디(330)를 수직으로 관통할 수 있다(단계 S740). 게이트 전극(350)은 절연층(360)의 하부와 인접하고, 그 이외의 영역에서 절연막(352)으로 감싸질 수 있다.
절연층(360)은 제1형 도핑층(340)의 상부에서 형성될 수 있다(단계 S750). 일 실시예에서, 절연층(360)은 금속 산화막을 통해 구현될 수 있고, 그 일부가 패터닝될 수 있다.
절연층(360)은 제1형 도핑층(340)이 소정의 깊이를 유지할 수 있도록 에칭될 수 있다(단계 S760). 절연층(360)은 소스 전극(370)과 게이트 전극(350)을 절연시키고, 소스 전극(370)과 제1형 도핑층(340)을 컨택시키기 위하여 필요한 영역이 에칭될 수 있다.
소스 전극(370)은 에칭된 절연층(360)의 일부 영역의 상부에 형성될 수 있다(단계 S770). 소스 전극(370)은 절연층(360)을 관통하여 제1형 도핑층(340)과 연결되고, 제1형 도핑층(340)에 의하여 제2형 바디와의 컨택이 방지될 수 있다.
바이어스 전극(380)은 소스 전극(370)이 형성되지 않은 절연층(360)의 일부 영역에 형성될 수 있다(단계 S780). 바이어스 전극(380)은 소스 전극(370)과 이격되어 배치되고, 절연층(360)을 관통하여 제2형 바디(330)와 컨택될 수 있다.
도 8은 도 2에 있는 배터리 보호 회로의 파워 모스펫을 다른 일 실시예에 따라 제조하는 과정을 설명하는 순서도이다.
도 8을 참조하면, 제1형 에피층(320)은 제1형 기판(310)의 상부에 성장될 수 있다(단계 S810). 서로 이격된 게이트 전극들(350)은 제1형 에피층(320)의 상부에 형성될 수 있다(단계 S820).
제2형 바디(330)는 제1형 에피층(320)의 상부에서 게이트 전극들(350)의 일부를 둘러싸도록 소정의 깊이로 형성될 수 있다(단계 S830). 제1형 도핑층(340)은 제2형 바디(330)의 상부에서 소정의 깊이로 형성될 수 있다(단계 S840).
절연층(360)은 제1형 도핑층(340)의 상부에서 형성될 수 있다(단계 S850). 절연층(360)은 제1형 도핑층(340)이 소정의 깊이를 유지할 수 있도록 에칭될 수 있다(단계 S860).
소스 전극(370)은 에칭된 절연층(360)의 일부 영역의 상부에 형성될 수 있다(단계 S870). 바이어스 전극(380)은 소스 전극(370)이 형성되지 않은 절연층(360)의 일부 영역에 형성될 수 있다(단계 S880).
따라서, 파워 모스펫(100)는 제1 및 제2 다이오드들(410, 420)을 통해 전류의 흐름을 제어할 수 있다. 파워 모스펫(100)은 제1형 도핑층(340)이 소스 전극(370)과 마주하는 영역에 대한 에칭 공정을 생략할 수 있고, 제1형 도핑층(340)은 제2형 바디(330) 및 소스 전극(370)의 사이에서 소정의 깊이를 형성할 수 있다. 즉, 파워 모스펫(100)은 제1형 도핑층(340)을 통해 소스 전극(370)의 바디 컨택을 방지할 수 있다.
상기에서는 본 출원의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 통상의 기술자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1: 배터리 보호 회로 2: 전자 기기
3: 배터리 4: 어댑터
10: 제1 보호 모듈 11: 제1 보호 집적 회로
12: 복수의 보호 소자들 20: 제2 보호 모듈
21: 제2 보호 집적 회로
100: 파워 모스펫
310: 제1형 기판 320: 제1형 에피층
330: 제2형 바디 340: 제1형 도핑층
350: 게이트 전극 352: 절연막
360: 절연층 370: 소스 전극
380: 바이어스 전극
410, 420: 제1 및 제2 다이오드들 430: 제1 과전압 억제 소자
611: 단방향 다이오드
612: 제2 과전압 억제 소자
621: 단방향 다이오드
622: 제3 과전압 억제 소자

Claims (20)

  1. 절연층;
    상기 절연층의 하부에 배치된 제1형 도핑층;
    상기 제1형 도핑층의 하부에 배치되어 상기 제1형 도핑층을 감싸는 제2형 바디;
    상기 절연층의 하부와 인접하고 그 이외의 영역에서 절연막으로 감싸지며 상기 제2형 바디를 관통하여 돌출된 게이트 전극; 및
    상기 절연층의 상부에 배치된 제1 영역과 상기 절연층을 관통하여 상기 제1형 도핑층과 접합하는 제2 영역을 포함하는 소스 전극을 포함하며,
    상기 제1형 도핑층이 형성된 모든 영역은 상기 제2형 바디에 형성된 채널 영역과 연결되어 양방향 다이오드 영역의 일부를 형성하도록 상기 소스 전극과 전기적으로 연결되어 있는 것을 특징으로 하는 파워 모스펫.
  2. 제1항에 있어서,
    상기 소스 전극과 이격되어 배치되고, 상기 절연층을 관통하여 상기 제2형 바디와 컨택되는 바이어스 전극을 더 포함하는 것을 특징으로 하는 파워 모스펫.
  3. 제2항에 있어서,
    상기 제2형 바디의 하부에 배치되고, 상기 게이트 전극이 삽입되는 제1형 에피층을 더 포함하는 것을 특징으로 하는 파워 모스펫.
  4. 제3항에 있어서, 제2형 바디는
    서로 이격되어 배치되는 상기 제1형 에피층 및 상기 제1형 도핑층과 연결되어 양방향 다이오드 영역을 형성하는 것을 특징으로 하는 파워 모스펫.
  5. 제3항에 있어서, 상기 바이어스 전극은
    상기 제2형 바디에 바이어스 전압을 인가하여 상기 제1형 에피층 또는 상기 제1형 도핑층을 향하여 전류의 흐름을 생성하는 것을 특징으로 하는 파워 모스펫.
  6. 제1항에 있어서, 상기 제1형 도핑층은
    상기 제2형 바디 및 상기 소스 전극의 사이에서 상기 소스 전극 및 상기 제2형 바디의 컨택을 방지할 수 있는 깊이를 형성할 수 있도록 상기 소스 전극과 마주하는 영역에 대한 에칭 공정이 생략되어 형성되는 것을 특징으로 하는 파워 모스펫.
  7. 제1항에 있어서, 상기 제1형 도핑층은
    상기 제2형 바디 및 상기 소스 전극의 사이에서 상기 소스 전극 및 상기 제2형 바디의 컨택을 방지할 수 있는 깊이를 형성할 수 있도록 상기 소스 전극과 마주하는 영역의 일부가 에칭되어 형성되는 것을 특징으로 하는 파워 모스펫.
  8. 제1항에 있어서, 상기 제1형 도핑층은
    0.3㎛ ~ 0.5㎛의 깊이로 형성되어 상기 소스 전극 및 상기 제2형 바디의 컨택을 방지하는 것을 특징으로 하는 파워 모스펫.
  9. 제1항에 있어서, 상기 제1형 도핑층은
    상기 소스 전극 및 상기 제2형 바디의 컨택을 방지할 수 있도록 적어도 12V의 문턱 전압을 형성하는 것을 특징으로 하는 파워 모스펫.
  10. 제1항에 있어서, 상기 절연층은
    상기 소스 전극과 상기 게이트 전극을 절연시키고, 상기 소스 전극과 상기 제1형 도핑층을 컨택시키기 위하여 필요한 영역이 에칭되는 것을 특징으로 하는 파워 모스펫.
  11. 제1형 에피층의 상부에 배치된 제2형 바디의 상부에서 소스 전극 및 상기 제2형 바디의 컨택을 방지할 수 있는 깊이를 형성하도록 제1형 불순물이 도핑된 제1형 도핑층을 형성하는 단계;
    상기 제1형 도핑층 및 상기 제2형 바디를 관통하는 게이트 전극을 형성하는 단계;
    상기 제1형 도핑층의 상부에 절연층을 형성하는 단계;
    상기 제1형 도핑층이 상기 소스 전극 및 상기 제2형 바디의 컨택을 방지할 수 있는 깊이를 유지할 수 있도록 상기 절연층을 에칭하는 단계; 및
    상기 에칭된 절연층의 일부 영역에 상기 소스 전극을 형성하는 단계를 포함하며
    상기 제1형 도핑층이 형성된 모든 영역은 상기 제2형 바디에 형성된 채널 영역과 연결되어 양방향 다이오드 영역의 일부를 형성하도록 상기 소스 전극과 전기적으로 연결되어 있는 것을 특징으로 하는 파워 모스펫의 제조 방법.
  12. 제11항에 있어서, 상기 절연층을 에칭하는 단계는
    상기 제1형 도핑층이 상기 제2형 바디 및 상기 소스 전극의 컨택이 방지되도록 상기 절연층을 에칭하는 단계를 포함하는 것을 특징으로 하는 파워 모스펫의 제조 방법.
  13. 제11항에 있어서, 상기 절연층을 에칭하는 단계는
    상기 제1형 도핑층이 0.3㎛ ~ 0.5㎛의 깊이를 형성하도록 상기 절연층을 에칭하는 단계를 포함하는 것을 특징으로 하는 파워 모스펫의 제조 방법.
  14. 제11항에 있어서, 상기 제1형 도핑층을 형성하는 단계는
    상기 제1형 도핑층이 적어도 12V의 문턱 전압을 형성할 수 있도록 상기 제1형 불순물을 도핑하는 단계를 포함하는 것을 특징으로 하는 파워 모스펫의 제조 방법.
  15. 제11항에 있어서,
    상기 소스 전극이 형성되지 않은 상기 에칭된 절연층의 일부 영역에 바이어스 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 파워 모스펫의 제조 방법.
  16. 제15항에 있어서, 상기 바이어스 전극을 형성하는 단계는
    상기 제2형 바디에 바이어스 전압을 인가하여 상기 제1형 에피층 또는 상기 제1형 도핑층을 향하여 전류의 흐름을 생성하는 단계를 포함하는 것을 특징으로 하는 파워 모스펫의 제조 방법.
  17. 제1형 에피층의 상부에 서로 이격된 게이트 전극들을 형성하는 단계;
    상기 제1형 에피층의 상부에서 서로 이격된 게이트 전극들을 둘러싸는 제2형 바디를 형성하는 단계;
    상기 제2형 바디의 상부에서 소스 전극 및 상기 제2형 바디의 컨택을 방지할 수 있는 깊이를 형성하도록 제1형 불순물이 도핑된 제1형 도핑층을 형성하는 단계;
    상기 제1형 도핑층의 상부에 절연층을 형성하는 단계;
    상기 제1형 도핑층이 상기 소스 전극 및 상기 제2형 바디의 컨택을 방지할 수 있는 깊이를 유지할 수 있도록 상기 절연층을 에칭하는 단계; 및
    상기 에칭된 절연층의 일부 영역에 상기 소스 전극을 형성하는 단계를 포함하며
    상기 제1형 도핑층이 형성된 모든 영역은 상기 제2형 바디에 형성된 채널 영역과 연결되어 양방향 다이오드 영역의 일부를 형성하도록 상기 소스 전극과 전기적으로 연결되어 있는 것을 특징으로 하는 파워 모스펫의 제조 방법.
  18. 제17항에 있어서, 상기 절연층을 에칭하는 단계는
    상기 제1형 도핑층이 상기 제2형 바디 및 상기 소스 전극의 컨택이 방지되도록 상기 절연층을 에칭하는 단계를 포함하는 것을 특징으로 하는 파워 모스펫의 제조 방법.
  19. 제17항에 있어서, 상기 절연층을 에칭하는 단계는
    상기 제1형 도핑층이 0.3㎛ ~ 0.5㎛의 깊이를 형성하도록 상기 절연층을 에칭하는 단계를 포함하는 것을 특징으로 하는 파워 모스펫의 제조 방법.
  20. 제17항에 있어서, 상기 제1형 도핑층을 형성하는 단계는
    상기 제1형 도핑층이 적어도 12V의 문턱 전압을 형성할 수 있도록 상기 제1형 불순물을 도핑하는 단계를 포함하는 것을 특징으로 하는 파워 모스펫의 제조 방법.

KR1020150152213A 2015-10-30 2015-10-30 파워 모스펫 및 이의 제조 방법 KR101760266B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020150152213A KR101760266B1 (ko) 2015-10-30 2015-10-30 파워 모스펫 및 이의 제조 방법
US15/334,906 US10109731B2 (en) 2015-10-30 2016-10-26 Power MOSFET and method for manufacturing the same
TW105135170A TWI677962B (zh) 2015-10-30 2016-10-28 功率金氧半導體場效電晶體及其製造方法
CN201610971959.9A CN107104146A (zh) 2015-10-30 2016-10-28 功率金属氧化物半导体场效应晶体管及其制造方法
JP2016211839A JP2017085108A (ja) 2015-10-30 2016-10-28 パワーｍｏｓｆｅｔ及びその製造方法
JP2020122321A JP2020178138A (ja) 2015-10-30 2020-07-16 パワーｍｏｓｆｅｔ及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150152213A KR101760266B1 (ko) 2015-10-30 2015-10-30 파워 모스펫 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
KR20170051712A KR20170051712A (ko) 2017-05-12
KR101760266B1 true KR101760266B1 (ko) 2017-07-24

Family

ID=58635187

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150152213A KR101760266B1 (ko) 2015-10-30 2015-10-30 파워 모스펫 및 이의 제조 방법

Country Status (5)

Country Link
US (1) US10109731B2 (ko)
JP (2) JP2017085108A (ko)
KR (1) KR101760266B1 (ko)
CN (1) CN107104146A (ko)
TW (1) TWI677962B (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI778071B (zh) * 2018-06-01 2022-09-21 聯華電子股份有限公司 半導體裝置
CN109244070B (zh) * 2018-09-25 2020-12-22 嘉兴市晨阳箱包有限公司 一种电压抑制器及其制备方法
JP7450330B2 (ja) * 2018-09-27 2024-03-15 富士電機株式会社 半導体素子及び半導体装置
KR102593101B1 (ko) * 2022-03-11 2023-10-24 화인칩스 주식회사 파워 모스펫

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060071268A1 (en) * 2004-09-27 2006-04-06 Alpha And Omega Semiconductor Shallow source MOSFET
KR100689318B1 (ko) * 2004-11-05 2007-03-08 엘지.필립스 엘시디 주식회사 다결정 박막트랜지스터의 제조방법
US20080048255A1 (en) * 2006-08-23 2008-02-28 Tadashi Natsume Insulated gate semiconductor device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05304297A (ja) 1992-01-29 1993-11-16 Nec Corp 電力用半導体装置およびその製造方法
DE69631995T2 (de) * 1995-06-02 2005-02-10 Siliconix Inc., Santa Clara Bidirektional sperrender Graben-Leistungs-MOSFET
JP2003031821A (ja) * 2001-07-17 2003-01-31 Toshiba Corp 半導体装置
JP4024503B2 (ja) * 2001-09-19 2007-12-19 株式会社東芝 半導体装置及びその製造方法
US6645815B2 (en) * 2001-11-20 2003-11-11 General Semiconductor, Inc. Method for forming trench MOSFET device with low parasitic resistance
JP5465837B2 (ja) * 2008-03-31 2014-04-09 ローム株式会社 半導体装置
US9087894B2 (en) * 2012-02-10 2015-07-21 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device and method of manufacturing the device
US8816431B2 (en) * 2012-03-09 2014-08-26 Fairchild Semiconductor Corporation Shielded gate MOSFET device with a funnel-shaped trench
ITMI20121599A1 (it) * 2012-09-25 2014-03-26 St Microelectronics Srl Dispositivo elettronico comprendente un transistore vtmos ed un diodo termico integrati
JP2014187080A (ja) * 2013-03-22 2014-10-02 Panasonic Corp 半導体素子、半導体装置及び複合モジュール

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060071268A1 (en) * 2004-09-27 2006-04-06 Alpha And Omega Semiconductor Shallow source MOSFET
KR100689318B1 (ko) * 2004-11-05 2007-03-08 엘지.필립스 엘시디 주식회사 다결정 박막트랜지스터의 제조방법
US20080048255A1 (en) * 2006-08-23 2008-02-28 Tadashi Natsume Insulated gate semiconductor device

Also Published As

Publication number Publication date
TWI677962B (zh) 2019-11-21
TW201727868A (zh) 2017-08-01
JP2020178138A (ja) 2020-10-29
US20170125576A1 (en) 2017-05-04
KR20170051712A (ko) 2017-05-12
US10109731B2 (en) 2018-10-23
JP2017085108A (ja) 2017-05-18
CN107104146A (zh) 2017-08-29

Similar Documents

Publication Publication Date Title
US9472660B2 (en) Semiconductor device
US8802509B2 (en) Configuration of gate to drain (GD) clamp and ESD protection circuit for power device breakdown protection
TWI393238B (zh) 電晶體型防護裝置，半導體積體電路，及其製造方法
US7715159B2 (en) ESD protection circuit
US9142463B2 (en) Semiconductor device
US9484445B2 (en) Semiconductor device and semiconductor device manufacturing method
JP2020178138A (ja) パワーｍｏｓｆｅｔ及びその製造方法
US9147763B2 (en) Charge-compensation semiconductor device
US20120228634A1 (en) Combined semiconductor device
EP3238260A1 (en) Reverse-conducting semiconductor device
KR101596235B1 (ko) 와이드 갭 반도체장치
US10249752B2 (en) Semiconductor devices having segmented ring structures
US9620498B2 (en) Configuration of gate to drain (GD) clamp and ESD protection circuit for power device breakdown protection
US8933394B2 (en) Semiconductor device having at least a transistor cell with a second conductive type region surrounding a wall region and being insulated from both gate electrode and source electrode and solid state relay using same
US11309415B2 (en) Wide gap semiconductor device
US10374032B2 (en) Field-effect semiconductor device having N and P-doped pillar regions
WO2019239084A1 (en) A power semiconductor device with a temperature sensor
US9202907B2 (en) Protection diode
CN110970507A (zh) 包括pn结二极管的半导体装置
US20050139917A1 (en) Semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant