CN103137473A - 以具有外延层的衬底制造场终止型igbt器件的方法 - Google Patents

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Abstract

本发明公开了一种以具有外延层的衬底制造场终止型IGBT器件的方法,包括:第1步,选择具有外延层的硅衬底;在外延层的正面制造IGBT器件的正面结构,直至淀积正面金属作为发射极。第2步,将硅衬底从背面减薄,在该硅衬底的背面以离子注入工艺形成p型重掺杂集电区,然后在p型重掺杂集电区的背面淀积金属作为集电极。本发明以具有外延层的衬底制造IGBT器件的方法,无需进行厚度在70μm以下的极薄片的生产工艺,从而有效减少薄片工艺的碎片几率,并节约了购买新机台设备的巨大成本。

Description

以具有外延层的衬底制造场终止型IGBT器件的方法
技术领域
本发明涉及一种IGBT(Insulated Gate Bipolar Transistor,绝缘栅双极晶体管)器件的制造方法。
背景技术
IGBT器件由一个MOS晶体管和一个PNP双极晶体管组成,也可看作是由一个VDMOS(Vertical double diffused MOSFET,垂直双扩散MOS晶体管)和一个二极管组成。
请参阅图1,这是一种场终止型(Field stop)IGBT器件的结构示意图。硅片背面为金属层14作为集电极,其上方具有p型重掺杂集电区4,再往上为n型重掺杂场阻断区3,再往上为n型中低掺杂区1。在n型中低掺杂区1中具有p阱7。在p阱7中具有n型重掺杂源区8和p型重掺杂接触区11。在n型中低掺杂区1之上具有栅氧化层5、层间介质9和接触孔电极10。其中栅氧化层5的两端在n型重掺杂源区8之上,接触孔电极10在p型重掺杂接触区11之上。栅氧化层5之上为多晶硅栅极6。层间介质9之上为金属层12作为发射极,其与接触孔电极10相连。
对于这种场终止型IGBT器件,目前的制造方法如图2所示。
第1步,在n型中低掺杂的硅片1上制造硅片正面的结构,直至进行到淀积层间介质(ILD)这一步。所述硅片正面的结构包括离子注入形成的p阱7、n型重掺杂源区8、p型重掺杂接触区11,淀积层间介质9等。
第2步,将n型中低掺杂的硅片1从背面减薄,一般剩余70μm左右。
第3步,在硅片1的背面以离子注入和退火工艺形成n型重掺杂场阻断区3和p型重掺杂集电区4。
第4步,在硅片正面淀积金属作为发射极12,在硅片背面淀积金属作为集电极14。
之所以采用上述步骤,是因为硅片背面的阻断区3必须注入杂质并进行高温退火以激活杂质。而硅片正面的金属层即发射极12无法承受退火工艺的高温,因此硅片正面淀积金属必须放到硅片背面形成阻断区3之后进行。
上述方法在第2步后,整个硅片的厚度就降到70μm以下,这称为极薄片。对极薄片的后续处理包括金属淀积、光刻、干法刻蚀、离子注入、退火等步骤。
半导体制造厂商的通用设备都是用于处理标准厚度(一般为725μm)的硅片的,处理极薄片有较大的硅片破碎的风险。而重新购买可处理极薄片的设备,又会较大地增加成本并影响整体产能。
发明内容
本发明所要解决的技术问题是提供一种制造场终止型IGBT器件的新方法,该方法可以在安全和低风险的前提下制造场终止型IGBT器件。
为解决上述技术问题,本发明以具有外延层的衬底制造场终止型IGBT器件的方法为:
第1步,选择具有外延层的硅衬底;在外延层的正面制造IGBT器件的正面结构,直至淀积正面金属作为发射极;
第2步,将硅衬底从背面减薄,在该硅衬底的背面以离子注入工艺形成p型重掺杂集电区,然后在p型重掺杂集电区4的背面淀积金属作为集电极。
本发明以具有外延层的衬底制造IGBT器件的方法,无需进行厚度在70μm以下的极薄片的生产工艺,从而有效减少薄片工艺的碎片几率,并节约了购买新机台设备的巨大成本。
附图说明
图1是场终止型IGBT器件的结构示意图;
图2是现有的一种制造场终止型IGBT器件的方法的示意图;
图3是本发明制造场终止型IGBT器件的方法的示意图。
图中附图标记说明:
1为n型中低掺杂区;3为n型重掺杂阻断区;4为p型重掺杂集电区;5为栅氧化层;6为多晶硅栅极;7为p阱;8为n型重掺杂源区;9为层间介质;10为接触孔电极;11为p型重掺杂接触区;12为发射极;14为集电极;10为n型中低掺杂外延层;30为n型重掺杂硅衬底。
具体实施方式
请参阅图3,本发明以具有外延层的衬底制造场终止型IGBT器件的方法为:
第1步,选择具有外延层10的硅衬底30。
外延层10优选为n型中低掺杂,所掺杂的n型杂质例如为磷,掺杂浓度为1×1011~1×1014原子每立方厘米,优选为6.5×1013原子每立方厘米,该外延层10的厚度为40~300μm,优选为70μm。外延层10也可以是无掺杂、或p型掺杂。
硅衬底30优选为n型重掺杂硅,所掺杂的n型杂质例如为磷,掺杂浓度为1×1014~1×1017原子每立方厘米,优选为3×1016原子每立方厘米。硅衬底30也可以是无掺杂、或p型掺杂。
在外延层10的正面制造IGBT器件的正面结构,包括包括离子注入形成p阱7、n型重掺杂源区8、p型重掺杂接触区11,淀积层间介质9、淀积正面金属作为发射极12等。剩余的外延层10就直接地、或者通过离子注入作为n型中低掺杂区1。
在外延层10为掺杂浓度满足n型中低掺杂区1的n型掺杂的情况下,制造了IGBT器件的正面结构后所剩余的外延层10就直接作为n型中低掺杂区1。
在外延层10为掺杂浓度大于n型中低掺杂区1的n型掺杂的情况下,制造了IGBT器件的正面结构后所剩余的外延层10可以通过离子注入p型杂质后成为n型中低掺杂区1。
在外延层10为掺杂浓度小于n型中低掺杂区1的n型掺杂的情况下、或者是无掺杂的情况下、或者是p型掺杂的情况下,制造了IGBT器件的正面结构后所剩余的外延层10可以通过离子注入n型杂质后成为n型中低掺杂区1。
进行这一步之前,外延层10的厚度例如为70μm;经过这一步之后,外延层10的厚度例如变为60μm即有所减少,而硅衬底30的厚度则相应有所增加。这是由于在制造IGBT器件的正面结构的过程中,一些热工艺会将外延层10和硅衬底30的分界面向外延层10的方向推移,但两者的总厚度保持不变。所述热工艺例如包括淀积衬垫氧化层、形成场氧隔离结构、高温退火、离子注入、淀积硼磷硅玻璃(BPSG)等,温度范围是900~1200℃。
第2步,将硅衬底30从背面减薄,例如采用化学机械研磨(CMP)工艺。这一步减薄后要求剩余的硅衬底30与外延层10的总厚度为40~300μm。然后在该硅衬底30的背面以离子注入工艺形成p型重掺杂集电区4,掺杂浓度为1×1016~1×1019原子每立方厘米,其厚度例如为1μm。剩余的硅衬底30就直接地、或者通过离子注入作为n型重掺杂阻断区3,其厚度例如为13μm。然后在p型重掺杂集电区4的背面淀积金属作为集电极14。
在一个典型的实施例中,经过所述方法第1步后,外延层10的厚度由70μm变为60μm。在所述方法第2步中,减薄后的硅衬底30与外延层10的总厚度为70~80μm,其中外延层10为60μm。
在硅衬底30为掺杂浓度满足n型重掺杂阻断区3的n型掺杂的情况下,形成p型重掺杂集电区4之后的硅衬底30就直接作为n型重掺杂阻断区3。
在硅衬底30为掺杂浓度大于n型重掺杂阻断区3的n型掺杂的情况下,形成p型重掺杂集电区4之后的硅衬底30可以通过离子注入p型杂质后成为n型重掺杂阻断区3。
在硅衬底30为掺杂浓度小于n型重掺杂阻断区3的n型掺杂的情况下、或者是无掺杂的情况下、或者是p型掺杂的情况下,形成p型重掺杂集电区4之后的硅衬底30可以通过离子注入n型杂质后成为n型重掺杂阻断区3。
本发明以具有外延层的衬底制造IGBT器件的方法具有如下优点:
其一,对于半导体生产厂商而言,仍旧相对于操作标准厚度的硅片,因而极大地避免了硅片破碎的风险。
其二,IGBT器件背面的n型重掺杂场阻断区3就是采用硅衬底30形成的,其形成无需进行退火工艺,不影响IGBT器件正面的金属即发射极11。
IGBT器件背面p型重掺杂集电区4采用离子注入工艺形成,其形成无需进行高温退火工艺,因而也不影响IGBT器件正面的金属即发射极11。
以上仅为本发明的优选实施例,并不用于限定本发明。对于本领域的技术人员来说,本发明可以有各种更改和变化。凡在本发明的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。

Claims (7)

1.一种以具有外延层的衬底制造场终止型IGBT器件的方法,其特征是,包括:
第1步,选择具有外延层的硅衬底;在外延层的正面制造IGBT器件的正面结构,直至淀积正面金属作为发射极;
第2步,将硅衬底从背面减薄,在该硅衬底的背面以离子注入工艺形成p型重掺杂集电区,然后在p型重掺杂集电区的背面淀积金属作为集电极。
2.根据权利要求1所述的以具有外延层的衬底制造场终止型IGBT器件的方法,其特征是,所述外延层为n型中低掺杂,掺杂浓度为1×1011~1×1014原子每立方厘米;
所述硅衬底为n型重掺杂,掺杂浓度为1×1014~1×1017原子每立方厘米。
3.根据权利要求1所述的以具有外延层的衬底制造场终止型IGBT器件的方法,其特征是,所述方法第1步中,外延层的初始厚度为40~300μm;在外延层的正面制造IGBT器件的正面结构之后,外延层和硅衬底的分界面向外延层的方向推移,即外延层变薄,但外延层与硅衬底的总厚度不变。
4.根据权利要求1所述的以具有外延层的衬底制造场终止型IGBT器件的方法,其特征是,所述方法第1步中,外延层的初始厚度为70μm。
5.根据权利要求1所述的以具有外延层的衬底制造场终止型IGBT器件的方法,其特征是,所述方法第2步中,外延层与减薄后剩余的硅衬底的总厚度为40~300μm。
6.根据权利要求5所述的以具有外延层的衬底制造场终止型IGBT器件的方法,其特征是,所述方法第2步中,外延层与减薄后剩余的硅衬底的总厚度为70~80μm。
7.根据权利要求1所述的以具有外延层的衬底制造场终止型IGBT器件的方法,其特征是,所述p型重掺杂集电区的掺杂浓度为1×1016~1×1019原子每立方厘米。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104253041A (zh) * 2013-06-27 2014-12-31 无锡华润上华半导体有限公司 非穿通型绝缘栅双极晶体管的制造方法
CN105428404A (zh) * 2014-06-17 2016-03-23 快捷韩国半导体有限公司 功率器件及其制造方法
CN110349850A (zh) * 2019-06-24 2019-10-18 芯盟科技有限公司 半导体器件的制造方法
US10707321B2 (en) 2012-04-24 2020-07-07 Semiconductor Components Industries, Llc Power device with multiple field stop layers

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1296292A (zh) * 2000-12-21 2001-05-23 北京工业大学 低功耗半导体功率开关器件及其制造方法
US20110183499A1 (en) * 2008-12-31 2011-07-28 Hamza Yilmaz Nano-tube MOSFET technology and devices
CN102142372A (zh) * 2010-12-24 2011-08-03 江苏宏微科技有限公司 制备场阻断型绝缘栅双极晶体管的方法
CN102800591A (zh) * 2012-08-31 2012-11-28 电子科技大学 一种fs-igbt器件的制备方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1296292A (zh) * 2000-12-21 2001-05-23 北京工业大学 低功耗半导体功率开关器件及其制造方法
US20110183499A1 (en) * 2008-12-31 2011-07-28 Hamza Yilmaz Nano-tube MOSFET technology and devices
CN102142372A (zh) * 2010-12-24 2011-08-03 江苏宏微科技有限公司 制备场阻断型绝缘栅双极晶体管的方法
CN102800591A (zh) * 2012-08-31 2012-11-28 电子科技大学 一种fs-igbt器件的制备方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10707321B2 (en) 2012-04-24 2020-07-07 Semiconductor Components Industries, Llc Power device with multiple field stop layers
CN104253041A (zh) * 2013-06-27 2014-12-31 无锡华润上华半导体有限公司 非穿通型绝缘栅双极晶体管的制造方法
CN105428404A (zh) * 2014-06-17 2016-03-23 快捷韩国半导体有限公司 功率器件及其制造方法
CN110349850A (zh) * 2019-06-24 2019-10-18 芯盟科技有限公司 半导体器件的制造方法
CN110349850B (zh) * 2019-06-24 2021-12-10 芯盟科技有限公司 半导体器件的制造方法

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