JP3111294B2 - 誘電体分離型半導体集積回路装置及びその製造方法 - Google Patents
誘電体分離型半導体集積回路装置及びその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置の
構造に係り、特に誘電体分離構造のパワ−素子を備えた
誘電体分離型半導体集積回路装置及び誘電体分離基板並
びにその製造方法に関する。
構造に係り、特に誘電体分離構造のパワ−素子を備えた
誘電体分離型半導体集積回路装置及び誘電体分離基板並
びにその製造方法に関する。
【０００２】
【従来の技術】従来の誘電体分離型半導体集積回路装置
においては、基板上に形成された複数の半導体素子間の
絶縁耐圧が数１０Ｖ〜数１００Ｖ、また、出力電流が数
１００ｍＡ以上の集積回路装置（パワ−ＩＣ）では、図
７に示すように、それぞれの半導体素子を酸化膜(SiO2)
のような誘電体膜２で完全に分離した誘電体分離型半導
体素子が適用されている。このような誘電体分離型半導
体素子を集積してそれぞれの半導体素子を電気的に接続
するには、それぞれの半導体素子の底部や側面が誘電体
膜２で絶縁されているため、半導体素子の表面側に端子
を設けて接続する。このようなパワ−ＩＣでは単結晶島
１の抵抗のため電流は端子が設けられた近傍の単結晶領
域に集中し、島の中央付近には殆ど流れない。このた
め、図７に一例を示す縦型構造のダイオ−ドにおいては
オン状態の抵抗を大きくしてしまい、また、単結晶島１
のほとんどをコレクタとする図７に示すような構造のト
ランジスタにおいてはコレクタ抵抗が大きくなる。この
ような問題を解消するには、単結晶島１全体の抵抗率を
小さくする方法では素子の逆特性の維持が困難となるた
め、通常、図７中に示すように単結晶島１の底部や側壁
に高濃度の不純物を拡散して抵抗を大幅に小さくした領
域である高濃度不純物層４を設ける構造が一般的であ
る。これにより横方向に流れる電流の抵抗をより小さく
することができる。しかしながら高濃度不純物層４を設
けた構造においても、不純物の原理的な固溶度や拡散法
などの形成方法による制約から、単結晶島１の抵抗値の
低減化には限界があり、電流容量の大きなパワ−ＩＣで
は素子面積を大型化する手段で対応している。しかしな
がら、この手段はチップコストが大きくなる問題があ
る。
においては、基板上に形成された複数の半導体素子間の
絶縁耐圧が数１０Ｖ〜数１００Ｖ、また、出力電流が数
１００ｍＡ以上の集積回路装置（パワ−ＩＣ）では、図
７に示すように、それぞれの半導体素子を酸化膜(SiO2)
のような誘電体膜２で完全に分離した誘電体分離型半導
体素子が適用されている。このような誘電体分離型半導
体素子を集積してそれぞれの半導体素子を電気的に接続
するには、それぞれの半導体素子の底部や側面が誘電体
膜２で絶縁されているため、半導体素子の表面側に端子
を設けて接続する。このようなパワ−ＩＣでは単結晶島
１の抵抗のため電流は端子が設けられた近傍の単結晶領
域に集中し、島の中央付近には殆ど流れない。このた
め、図７に一例を示す縦型構造のダイオ−ドにおいては
オン状態の抵抗を大きくしてしまい、また、単結晶島１
のほとんどをコレクタとする図７に示すような構造のト
ランジスタにおいてはコレクタ抵抗が大きくなる。この
ような問題を解消するには、単結晶島１全体の抵抗率を
小さくする方法では素子の逆特性の維持が困難となるた
め、通常、図７中に示すように単結晶島１の底部や側壁
に高濃度の不純物を拡散して抵抗を大幅に小さくした領
域である高濃度不純物層４を設ける構造が一般的であ
る。これにより横方向に流れる電流の抵抗をより小さく
することができる。しかしながら高濃度不純物層４を設
けた構造においても、不純物の原理的な固溶度や拡散法
などの形成方法による制約から、単結晶島１の抵抗値の
低減化には限界があり、電流容量の大きなパワ−ＩＣで
は素子面積を大型化する手段で対応している。しかしな
がら、この手段はチップコストが大きくなる問題があ
る。
【０００３】単結晶島１の底部に低抵抗層を形成して単
結晶島１の抵抗を大幅に小さくする新しい構造として、
特開昭６２−２３２９６５号公報、特開平２−５４２０
号公報に開示され図８に示すように、単結晶島１の底部
や側壁に高濃度不純物層４の代わりに、または高濃度不
純物層４に重ね合わせてより抵抗率の小さな金属シリサ
イド層５を設ける手段がある。この構造によれば、単位
面積当りの電流量の大幅な増大が可能で、素子の小型化
によってチップ面積を縮小できることから、パワ−ＩＣ
のコスト低減を達成できる。しかしながら、図８の構造
では半導体素子形成時の熱処理工程において、金属シリ
サイド層５にクラックが発生する場合や金属シリサイド
層５と絶縁膜２との間で剥離してしまい、半導体素子の
作成が不可能であることが分かった。このような問題は
パワ−ＩＣのプロセスでよく実施される900℃以上の熱
処理において発生する。このことから、熱膨張係数が大
きく、かつ、抵抗率を小さくするため数μmと比較的厚
くした金属シリサイド層５を、より熱膨張係数の小さな
絶縁膜２と単結晶島１との間にサンドイッチ状に挾む構
造のため、接合界面に大きな応力が発生し、この応力に
より金属シリサイド層５の剥離やクラックが発生するも
のと考えられる。
結晶島１の抵抗を大幅に小さくする新しい構造として、
特開昭６２−２３２９６５号公報、特開平２−５４２０
号公報に開示され図８に示すように、単結晶島１の底部
や側壁に高濃度不純物層４の代わりに、または高濃度不
純物層４に重ね合わせてより抵抗率の小さな金属シリサ
イド層５を設ける手段がある。この構造によれば、単位
面積当りの電流量の大幅な増大が可能で、素子の小型化
によってチップ面積を縮小できることから、パワ−ＩＣ
のコスト低減を達成できる。しかしながら、図８の構造
では半導体素子形成時の熱処理工程において、金属シリ
サイド層５にクラックが発生する場合や金属シリサイド
層５と絶縁膜２との間で剥離してしまい、半導体素子の
作成が不可能であることが分かった。このような問題は
パワ−ＩＣのプロセスでよく実施される900℃以上の熱
処理において発生する。このことから、熱膨張係数が大
きく、かつ、抵抗率を小さくするため数μmと比較的厚
くした金属シリサイド層５を、より熱膨張係数の小さな
絶縁膜２と単結晶島１との間にサンドイッチ状に挾む構
造のため、接合界面に大きな応力が発生し、この応力に
より金属シリサイド層５の剥離やクラックが発生するも
のと考えられる。
【０００４】
【発明が解決しようとする課題】従来の誘電体分離型半
導体集積回路装置にあっては、半導体素子形成時の熱処
理工程で金属シリサイド層にクラックが発生したり、金
属シリサイド層と絶縁膜との間で剥離したりして半導体
素子の作成を不可能とする問題点があった。
導体集積回路装置にあっては、半導体素子形成時の熱処
理工程で金属シリサイド層にクラックが発生したり、金
属シリサイド層と絶縁膜との間で剥離したりして半導体
素子の作成を不可能とする問題点があった。
【０００５】また従来の誘電体分離基板にあっては、素
子を形成する能動領域と支持体との接合強度が弱く、こ
の基板を用いた半導体集積回路素子は素子の動作、否動
作によって生ずる熱サイクルで支持体から剥離したり移
動したりして配線が断線してしまう問題点がある。
子を形成する能動領域と支持体との接合強度が弱く、こ
の基板を用いた半導体集積回路素子は素子の動作、否動
作によって生ずる熱サイクルで支持体から剥離したり移
動したりして配線が断線してしまう問題点がある。
【０００６】本発明の目的は、単結晶島の抵抗が小さ
く、半導体素子の単位面積当りの電流容量を大きくする
ことのできる誘電体分離型半導体集積回路装置（パワー
ＩＣ）及びその製造方法を提供することにある。
く、半導体素子の単位面積当りの電流容量を大きくする
ことのできる誘電体分離型半導体集積回路装置（パワー
ＩＣ）及びその製造方法を提供することにある。
【０００７】また本発明の他の目的は、能動領域と支持
体との接合強度を大きくすることのできる誘電体分離基
板及びその製造方法を提供することにある。
体との接合強度を大きくすることのできる誘電体分離基
板及びその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る誘電体分離型半導体集積回路装置は、
基板上の電気的に絶縁された複数の単結晶島に半導体素
子を形成し、それぞれの半導体素子の間を電気的に配線
し接続してなる誘電体分離構造半導体集積回路装置にお
いて、それぞれの単結晶島の少なくとも底面に、多結晶
薄層を金属シリサイド薄層のそれぞれの面に接合した該
金属シリサイド薄層を、少なくとも１層埋め込んで形成
した低抵抗領域を設けてなる構成とする。
め、本発明に係る誘電体分離型半導体集積回路装置は、
基板上の電気的に絶縁された複数の単結晶島に半導体素
子を形成し、それぞれの半導体素子の間を電気的に配線
し接続してなる誘電体分離構造半導体集積回路装置にお
いて、それぞれの単結晶島の少なくとも底面に、多結晶
薄層を金属シリサイド薄層のそれぞれの面に接合した該
金属シリサイド薄層を、少なくとも１層埋め込んで形成
した低抵抗領域を設けてなる構成とする。
【０００９】そして多結晶薄層は多結晶シリコンで形成
され、金属シリサイド薄層はタングステン、モリブデ
ン、チタン、タンタルのうちのいずれか一つのシリコン
化合物またはシリコン化合物の混合物で形成され、かつ
厚みが４００ｎｍ以下である構成でもよい。
され、金属シリサイド薄層はタングステン、モリブデ
ン、チタン、タンタルのうちのいずれか一つのシリコン
化合物またはシリコン化合物の混合物で形成され、かつ
厚みが４００ｎｍ以下である構成でもよい。
【００１０】また誘電体分離型半導体集積回路装置の製
造方法においては、基板上の電気的に絶縁された複数の
単結晶島に半導体素子を形成し、それぞれの半導体素子
の間を電気的に配線し接続する誘電体分離構造半導体集
積回路装置の製造方法において、それぞれの単結晶島の
少なくとも底面に、多結晶薄層を金属シリサイド薄層の
それぞれの面に接合し、その接合した金属シリサイド薄
層を少なくとも１層埋め込んで形成した低抵抗領域を設
ける構成とする。
造方法においては、基板上の電気的に絶縁された複数の
単結晶島に半導体素子を形成し、それぞれの半導体素子
の間を電気的に配線し接続する誘電体分離構造半導体集
積回路装置の製造方法において、それぞれの単結晶島の
少なくとも底面に、多結晶薄層を金属シリサイド薄層の
それぞれの面に接合し、その接合した金属シリサイド薄
層を少なくとも１層埋め込んで形成した低抵抗領域を設
ける構成とする。
【００１１】さらに誘電体分離型半導体集積回路装置の
製造方法においては、多結晶薄層を多結晶シリコンで形
成し、金属シリサイド薄層をタングステン、モリブデ
ン、チタン、タンタルのうちのいずれか一つのシリコン
化合物またはシリコン化合物の混合物で形成し、かつ厚
みを４００ｎｍ以下とする構成でもよい。
製造方法においては、多結晶薄層を多結晶シリコンで形
成し、金属シリサイド薄層をタングステン、モリブデ
ン、チタン、タンタルのうちのいずれか一つのシリコン
化合物またはシリコン化合物の混合物で形成し、かつ厚
みを４００ｎｍ以下とする構成でもよい。
【００１２】また誘電体分離基板においては、電気的に
絶縁された複数の単結晶島に半導体素子を形成してなる
誘電体分離基板において、多結晶薄層を金属シリサイド
薄層のそれぞれの面に接合し、その接合した金属シリサ
イド薄層を少なくとも１層埋め込んで形成した低抵抗領
域を、単結晶島の少なくとも底面に設けてなる構成とす
る。
絶縁された複数の単結晶島に半導体素子を形成してなる
誘電体分離基板において、多結晶薄層を金属シリサイド
薄層のそれぞれの面に接合し、その接合した金属シリサ
イド薄層を少なくとも１層埋め込んで形成した低抵抗領
域を、単結晶島の少なくとも底面に設けてなる構成とす
る。
【００１３】さらに誘電体分離基板においては、多結晶
薄層は多結晶シリコンで形成され、金属シリサイド薄層
はタングステン、モリブデン、チタン、タンタルのうち
のいずれか一つのシリコン化合物またはシリコン化合物
の混合物で形成されている構成でもよい。
薄層は多結晶シリコンで形成され、金属シリサイド薄層
はタングステン、モリブデン、チタン、タンタルのうち
のいずれか一つのシリコン化合物またはシリコン化合物
の混合物で形成されている構成でもよい。
【００１４】そして誘電体分離基板の製造方法において
は、電気的に絶縁された複数の単結晶島に半導体素子を
形成する誘電体分離基板の製造方法において、多結晶薄
層を金属シリサイド薄層のそれぞれの面に接合し、その
接合した金属シリサイド薄層を少なくとも１層埋め込ん
で低抵抗領域を形成し、低抵抗領域を単結晶島の少なく
とも底面に設ける構成とする。
は、電気的に絶縁された複数の単結晶島に半導体素子を
形成する誘電体分離基板の製造方法において、多結晶薄
層を金属シリサイド薄層のそれぞれの面に接合し、その
接合した金属シリサイド薄層を少なくとも１層埋め込ん
で低抵抗領域を形成し、低抵抗領域を単結晶島の少なく
とも底面に設ける構成とする。
【００１５】また誘電体分離基板の製造方法において
は、多結晶薄層を多結晶シリコンで形成し、金属シリサ
イド薄層をタングステン、モリブデン、チタン、タンタ
ルのうちのいずれか一つのシリコン化合物またはシリコ
ン化合物の混合物で形成する構成でもよい。
は、多結晶薄層を多結晶シリコンで形成し、金属シリサ
イド薄層をタングステン、モリブデン、チタン、タンタ
ルのうちのいずれか一つのシリコン化合物またはシリコ
ン化合物の混合物で形成する構成でもよい。
【００１６】
【作用】本発明によれば、内部に結晶粒界を多数有する
多結晶薄層は高温状態で変形し易く、金属シリサイド薄
層と熱膨張係数が大きく異なる絶縁膜や単結晶島との間
にあって変形し、金属シリサイド薄層の接合界面に発生
する応力を緩和するため、熱処理による金属シリサイド
薄層の剥離やクラックを発生しない。以上の作用は金属
シリサイド薄層を薄層とする方が大きいが、目的とする
単結晶島の抵抗率の低減を達成できないため、多結晶薄
層を両面に接合した金属シリサイド薄層を複数積層する
ことにより抵抗が並列になって目標とする低い抵抗率が
得られる。
多結晶薄層は高温状態で変形し易く、金属シリサイド薄
層と熱膨張係数が大きく異なる絶縁膜や単結晶島との間
にあって変形し、金属シリサイド薄層の接合界面に発生
する応力を緩和するため、熱処理による金属シリサイド
薄層の剥離やクラックを発生しない。以上の作用は金属
シリサイド薄層を薄層とする方が大きいが、目的とする
単結晶島の抵抗率の低減を達成できないため、多結晶薄
層を両面に接合した金属シリサイド薄層を複数積層する
ことにより抵抗が並列になって目標とする低い抵抗率が
得られる。
【００１７】
【実施例】本発明の一実施例を図を参照しながら説明す
る。本実施例においては、全て半導体材料としてシリコ
ン（Ｓｉ）を用いて説明する。また金属シリサイド層は
多層構造として説明する。
る。本実施例においては、全て半導体材料としてシリコ
ン（Ｓｉ）を用いて説明する。また金属シリサイド層は
多層構造として説明する。
【００１８】図１は、パワ−ＩＣにおける代表的な構成
素子である誘電体分離構造のダイオ−ドとトランジスタ
の断面図である。それぞれの半導体素子の単結晶島１の
底部、及び側壁には、従来形成されている高濃度不純物
層４とともに多結晶薄層３１をサンドイッチ状に両面に
接合した４００ｎｍ以下の金属シリサイド薄層５１を１
層以上積層した低抵抗層６が埋設されている。図９は多
結晶層の上に種々の厚みの金属シリサイド層を形成し、
種々の温度で一定時間熱処理をした場合におけるシリサ
イド層のクラック発生状況を実験的に求めたものであ
る。パワ−ＩＣでよく実施される900℃以上の熱処理を
加えてもクラックや剥離が発生しないシリサイド層の厚
みはおよそ４００ｎｍ以下であることが明らかである。
以上の断面構造により、ダイオ−ドのオン抵抗やバイポ
−ラトランジスタのコレクタ抵抗は大幅に小さくでき、
それぞれの素子に流れる単位面積当りの電流を従来構造
に比べて大きくすることができる。
素子である誘電体分離構造のダイオ−ドとトランジスタ
の断面図である。それぞれの半導体素子の単結晶島１の
底部、及び側壁には、従来形成されている高濃度不純物
層４とともに多結晶薄層３１をサンドイッチ状に両面に
接合した４００ｎｍ以下の金属シリサイド薄層５１を１
層以上積層した低抵抗層６が埋設されている。図９は多
結晶層の上に種々の厚みの金属シリサイド層を形成し、
種々の温度で一定時間熱処理をした場合におけるシリサ
イド層のクラック発生状況を実験的に求めたものであ
る。パワ−ＩＣでよく実施される900℃以上の熱処理を
加えてもクラックや剥離が発生しないシリサイド層の厚
みはおよそ４００ｎｍ以下であることが明らかである。
以上の断面構造により、ダイオ−ドのオン抵抗やバイポ
−ラトランジスタのコレクタ抵抗は大幅に小さくでき、
それぞれの素子に流れる単位面積当りの電流を従来構造
に比べて大きくすることができる。
【００１９】図２は本発明の他の実施例を示し、多結晶
薄層３１でサンドイッチ状にした金属シリサイド薄層５
１を多数層積層した低抵抗層６が、それぞれの単結晶島
１の底部にのみ埋設されている断面図である。単結晶島
１の側壁には高濃度不純物層４のみが形成されている。
一般に、半導体素子の寸法が縦方向に比べて横方向の方
が数十倍大きいパワ−ＩＣでは、単結晶島１の底部の抵
抗を小さくすることにより単結晶島１の抵抗を十分小さ
くできる。この結果、図１に示す実施例と同様の効果を
得ることができる。
薄層３１でサンドイッチ状にした金属シリサイド薄層５
１を多数層積層した低抵抗層６が、それぞれの単結晶島
１の底部にのみ埋設されている断面図である。単結晶島
１の側壁には高濃度不純物層４のみが形成されている。
一般に、半導体素子の寸法が縦方向に比べて横方向の方
が数十倍大きいパワ−ＩＣでは、単結晶島１の底部の抵
抗を小さくすることにより単結晶島１の抵抗を十分小さ
くできる。この結果、図１に示す実施例と同様の効果を
得ることができる。
【００２０】次いで図１及び図２に示す実施例の誘電体
分離基板の製造方法を説明する。
分離基板の製造方法を説明する。
【００２１】図３及び図４に示すように、まず、５イン
チ径、厚み500μｍで所望の抵抗率を有する面方位(10
0)、ｎ型の単結晶Ｓｉウエハ１１を用意する（ａ）。Si
O2膜をマスクとして異方性エッチングにより深さ約50μ
ｍの分離溝７を形成した後、マスクのSiO2膜を除去す
る。次いで、この表面にｎ型不純物のアンチモン(Sb)を
拡散して低抵抗層４を形成する。さらに低抵抗化するた
め、この表面にスパッタ法によりSiの多結晶薄層３１の
100ｎｍ、タンタル(Ta)の金属シリサイド薄層５１の100
ｎｍを交互に８層積層した低抵抗層６を形成する
（ｂ）。次いで、各単結晶島１間を互いに絶縁分離する
ためのSiO2の絶縁膜２を約1.5μｍをＣＶＤ法で形成す
る（ｃ）。この時本発明により、熱膨張係数の大きく異
なる金属シリサイド薄層５１と、単結晶島１底部及びSi
O2の絶縁膜２との間にはSiの多結晶薄層３１が積層して
ある。
チ径、厚み500μｍで所望の抵抗率を有する面方位(10
0)、ｎ型の単結晶Ｓｉウエハ１１を用意する（ａ）。Si
O2膜をマスクとして異方性エッチングにより深さ約50μ
ｍの分離溝７を形成した後、マスクのSiO2膜を除去す
る。次いで、この表面にｎ型不純物のアンチモン(Sb)を
拡散して低抵抗層４を形成する。さらに低抵抗化するた
め、この表面にスパッタ法によりSiの多結晶薄層３１の
100ｎｍ、タンタル(Ta)の金属シリサイド薄層５１の100
ｎｍを交互に８層積層した低抵抗層６を形成する
（ｂ）。次いで、各単結晶島１間を互いに絶縁分離する
ためのSiO2の絶縁膜２を約1.5μｍをＣＶＤ法で形成す
る（ｃ）。この時本発明により、熱膨張係数の大きく異
なる金属シリサイド薄層５１と、単結晶島１底部及びSi
O2の絶縁膜２との間にはSiの多結晶薄層３１が積層して
ある。
【００２２】次に、高温のＣＶＤ法により多結晶Siを堆
積して分離溝を埋めるとともに単結晶島１の支持体３を
形成する（ｄ）。この後、単結晶ウエハの不要部分を研
削、研磨しそれぞれの単結晶島１を分離し誘電体分離基
板を完成する（ｅ）。
積して分離溝を埋めるとともに単結晶島１の支持体３を
形成する（ｄ）。この後、単結晶ウエハの不要部分を研
削、研磨しそれぞれの単結晶島１を分離し誘電体分離基
板を完成する（ｅ）。
【００２３】この基板に、酸化、不純物拡散、ホトリソ
工程等の通常の半導体プロセスにより所定の形状のp-n
接合を形成し、電極、配線を行い図１に示す構造のパワ
−ＩＣを完成する。
工程等の通常の半導体プロセスにより所定の形状のp-n
接合を形成し、電極、配線を行い図１に示す構造のパワ
−ＩＣを完成する。
【００２４】次に図２に示す実施例の製造方法を図５及
び図６を参照しながら説明する。まず、n型、５インチ
径、厚み500μｍの単結晶ウエハ１１を用意し、その一
方の表面アンチモン(Sb)を拡散し高不純物層４を形成す
る（ａ）。次いで、高不純物層４の上にスパッタ法でSi
の多結晶薄層３１を100ｎｍ、タンタル(Ta)の金属シリ
サイド薄層５１を100ｎｍずつ交互に８層積層した低抵
抗層６を形成した後、この表面を研磨し平滑にする
（ｂ）。次いで、単結晶島の絶縁膜２を約1.2μｍを形
成した表面が平滑な単結晶Siの支持体ウエハ８を用意
し、低抵抗層６を形成した単結晶ウエハ１１に常温で貼
り合わせた後、熱処理を加えて直接接合する（ｃ）。シ
リコンの直接接合に関しては特願昭６２−２７０４０号
公報に開示されている。この時、図３及び図４と同様
に、支持体ウエハ８表面のSiO2の絶縁膜２との接合は金
属シリサイド薄層５１上の多結晶薄層３１で行う。次い
で、単結晶ウエハ１１の不要部分を研削、研磨して除去
し、素子の電気特性が得られる所望の厚み、例えば約30
μｍとした後、SiO2の絶縁膜をマスクとしてドライエッ
チング等の方法によりSiO2の絶縁膜２まで到達する分離
溝７１を形成し、所望の単結晶島１に分離する。さら
に、単結晶島１の壁面にアンチモン(Sb)を拡散して高濃
度層４を分離溝７１側壁に形成し、さらに、分離溝７１
の面に絶縁膜２を約2.0μｍ形成した後、ＣＶＤ法によ
り多結晶シリコン９を分離溝７１が完全に埋まるまで堆
積する（ｄ）。基板表面の不要なSiO2膜や多結晶シリコ
ン、さらに不純物の高濃度層を例えばドライエッチング
などの方法により除去し誘電体分離基板を完成する
（ｇ）。
び図６を参照しながら説明する。まず、n型、５インチ
径、厚み500μｍの単結晶ウエハ１１を用意し、その一
方の表面アンチモン(Sb)を拡散し高不純物層４を形成す
る（ａ）。次いで、高不純物層４の上にスパッタ法でSi
の多結晶薄層３１を100ｎｍ、タンタル(Ta)の金属シリ
サイド薄層５１を100ｎｍずつ交互に８層積層した低抵
抗層６を形成した後、この表面を研磨し平滑にする
（ｂ）。次いで、単結晶島の絶縁膜２を約1.2μｍを形
成した表面が平滑な単結晶Siの支持体ウエハ８を用意
し、低抵抗層６を形成した単結晶ウエハ１１に常温で貼
り合わせた後、熱処理を加えて直接接合する（ｃ）。シ
リコンの直接接合に関しては特願昭６２−２７０４０号
公報に開示されている。この時、図３及び図４と同様
に、支持体ウエハ８表面のSiO2の絶縁膜２との接合は金
属シリサイド薄層５１上の多結晶薄層３１で行う。次い
で、単結晶ウエハ１１の不要部分を研削、研磨して除去
し、素子の電気特性が得られる所望の厚み、例えば約30
μｍとした後、SiO2の絶縁膜をマスクとしてドライエッ
チング等の方法によりSiO2の絶縁膜２まで到達する分離
溝７１を形成し、所望の単結晶島１に分離する。さら
に、単結晶島１の壁面にアンチモン(Sb)を拡散して高濃
度層４を分離溝７１側壁に形成し、さらに、分離溝７１
の面に絶縁膜２を約2.0μｍ形成した後、ＣＶＤ法によ
り多結晶シリコン９を分離溝７１が完全に埋まるまで堆
積する（ｄ）。基板表面の不要なSiO2膜や多結晶シリコ
ン、さらに不純物の高濃度層を例えばドライエッチング
などの方法により除去し誘電体分離基板を完成する
（ｇ）。
【００２５】この基板に、図３及び図４と同様に通常の
半導体プロセスで所定の形状のp-n接合を形成し、電
極、配線を行い図２に示す構造のパワ−ＩＣを完成す
る。
半導体プロセスで所定の形状のp-n接合を形成し、電
極、配線を行い図２に示す構造のパワ−ＩＣを完成す
る。
【００２６】本実施例は金属シリサイド薄層の金属材料
としてタンタル(Ta)を例として説明したが、タングステ
ンW、モリブデンMo、チタンTiなどの金属材料も適用で
きる。
としてタンタル(Ta)を例として説明したが、タングステ
ンW、モリブデンMo、チタンTiなどの金属材料も適用で
きる。
【００２７】また、多結晶薄層より低温で形成したアモ
ルファスの薄層でも同様の効果が得られる。
ルファスの薄層でも同様の効果が得られる。
【００２８】以上の実施例によれば、例えば５インチ径
の誘電体分離基板を５０枚製作した結果、基板に割れや
剥離の発生が見られなかった。またこの誘電体分離基板
を用いて従来と同一性能のパワーＩＣを製作した結果、
ＩＣチップの面積を５０％縮小できた。また本発明によ
り集積回路素子の熱サイクルテストの歩留まりを６５％
から９９．９９％以上に向上できた。
の誘電体分離基板を５０枚製作した結果、基板に割れや
剥離の発生が見られなかった。またこの誘電体分離基板
を用いて従来と同一性能のパワーＩＣを製作した結果、
ＩＣチップの面積を５０％縮小できた。また本発明によ
り集積回路素子の熱サイクルテストの歩留まりを６５％
から９９．９９％以上に向上できた。
【００２９】
【発明の効果】本発明によれば、半導体素子の単結晶島
に高濃度不純物層とともに低抵抗層を埋設したため、基
板に割れや剥離の発生がなくなり、単結晶島の抵抗率が
低減してＩＣチップの面積を縮小することができる効果
がある。
に高濃度不純物層とともに低抵抗層を埋設したため、基
板に割れや剥離の発生がなくなり、単結晶島の抵抗率が
低減してＩＣチップの面積を縮小することができる効果
がある。
【図１】本発明の誘電体分離型半導体集積回路装置の一
実施例を示す断面図である。
実施例を示す断面図である。
【図２】本発明の誘電体分離型半導体集積回路装置の他
の実施例を示す断面図である。
の実施例を示す断面図である。
【図３】本発明の誘電体分離基板の製造方法の一実施例
を説明する断面図である。
を説明する断面図である。
【図４】図３に続く断面図である。
【図５】本発明の誘電体分離基板の製造方法の他の実施
例を説明する断面図である。
例を説明する断面図である。
【図６】図５に続く断面図である。
【図７】従来の誘電体分離型半導体集積回路装置を説明
する断面図である。
する断面図である。
【図８】従来の誘電体分離型半導体集積回路装置を説明
する断面図である。
する断面図である。
【図９】本発明の誘電体分離型半導体集積回路装置の利
点を説明する図である。
点を説明する図である。
１ 単結晶島 ２ 絶縁膜 ３ 支持体 ４ 高濃度不純物層 ５ 金属シリサイド層 ６ 低抵抗層 ７ 分離溝 ３１ 多結晶薄層 ５１ 金属シリサイド薄層
フロントページの続き (72)発明者 菅原 良孝 茨城県日立市久慈町4026番地 株式会社 日立製作所 日立研究所内 (72)発明者 荒川 秀俊 茨城県日立市弁天町三丁目10番２号 日 立原町電子工業株式会社内 (56)参考文献 特開 昭62−232965（ＪＰ，Ａ) 特開 平３−105946（ＪＰ，Ａ) 特開 昭62−145739（ＪＰ，Ａ) 特開 昭64−124576（ＪＰ，Ａ) 特開 平１−268150（ＪＰ，Ａ) 特開 昭57−59386（ＪＰ，Ａ) 特開 昭63−62377（ＪＰ，Ａ) 特開 昭63−126243（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/762 H01L 27/12
Claims (6)
- 【請求項１】 基板上の電気的に絶縁された複数の単結
晶島に半導体素子を形成し、それぞれの半導体素子の間
を電気的に配線し接続してなる誘電体分離構造半導体集
積回路装置において、それぞれの単結晶島の少なくとも
底面に、多結晶薄層を金属シリサイド薄層のそれぞれの
面に接合した該金属シリサイド薄層を、少なくとも１層
埋め込んで形成した低抵抗領域を設けてなることを特徴
とする誘電体分離型半導体集積回路装置。 - 【請求項２】 請求項１記載の誘電体分離型半導体集積
回路装置において、多結晶薄層は多結晶シリコンで形成
され、金属シリサイド薄層はタングステン、モリブデ
ン、チタン、タンタルのうちのいずれか一つのシリコン
化合物または該シリコン化合物の混合物で形成され、か
つ厚みが４００ｎｍ以下であることを特徴とする誘電体
分離型半導体集積回路装置。 - 【請求項３】 基板上の電気的に絶縁された複数の単結
晶島に半導体素子を形成し、それぞれの半導体素子の間
を電気的に配線し接続する誘電体分離構造半導体集積回
路装置の製造方法において、それぞれの単結晶島の少な
くとも底面に、多結晶薄層を金属シリサイド薄層のそれ
ぞれの面に接合し、その接合した該金属シリサイド薄層
を少なくとも１層埋め込んで形成した低抵抗領域を設け
ることを特徴とする誘電体分離型半導体集積回路装置の
製造方法。 - 【請求項４】 請求項３記載の誘電体分離型半導体集積
回路装置の製造方法において、多結晶薄層を多結晶シリ
コンで形成し、金属シリサイド薄層をタングステン、モ
リブデン、チタン、タンタルのうちのいずれか一つのシ
リコン化合物または該シリコン化合物の混合物で形成
し、かつ厚みを４００ｎｍ以下とすることを特徴とする
誘電体分離型半導体集積回路装置の製造方法。 - 【請求項５】 電気的に絶縁された複数の単結晶島に半
導体素子を形成してなる誘電体分離基板において、多結
晶薄層を金属シリサイド薄層のそれぞれの面に接合し、
その接合した該金属シリサイド薄層を少なくとも１層埋
め込んで形成した低抵抗領域を、前記単結晶島の少なく
とも底面に設けてなることを特徴とする誘電体分離基
板。 - 【請求項６】 請求項５記載の誘電体分離基板におい
て、多結晶薄層は多結晶シリコンで形成され、金属シリ
サイド薄層はタングステン、モリブデン、チタン、タン
タルのうちのいずれか一つのシリコン化合物または該シ
リコン化合物の混合物で形成され、かつ厚みが４００ｎ
ｍ以下であることを特徴とする誘電体分離基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04063836A JP3111294B2 (ja) | 1992-03-19 | 1992-03-19 | 誘電体分離型半導体集積回路装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04063836A JP3111294B2 (ja) | 1992-03-19 | 1992-03-19 | 誘電体分離型半導体集積回路装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05267441A JPH05267441A (ja) | 1993-10-15 |
| JP3111294B2 true JP3111294B2 (ja) | 2000-11-20 |
Family
ID=13240837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04063836A Expired - Fee Related JP3111294B2 (ja) | 1992-03-19 | 1992-03-19 | 誘電体分離型半導体集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3111294B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4206543B2 (ja) | 1999-02-02 | 2009-01-14 | 株式会社デンソー | 半導体装置 |
-
1992
- 1992-03-19 JP JP04063836A patent/JP3111294B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05267441A (ja) | 1993-10-15 |
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