JPWO2013168354A1 - 電源電圧の安定化構造を持つ三次元集積回路、及びその製造方法 - Google Patents

電源電圧の安定化構造を持つ三次元集積回路、及びその製造方法 Download PDF

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Abstract

三次元集積回路は、第一の半導体チップと、第二の半導体チップとを積層した三次元集積回路であって、第一の半導体チップおよび第二の半導体チップは、それぞれの内部の回路に電源電圧を安定供給するための配線パターン構造を持つ電源配線層と、グランド配線層と、が連続して設けられていると共に、第一の半導体チップと第二の半導体チップのいずれか一方の半導体チップは、もう一方の半導体チップと対向する面に、更に第二のグランド配線層又は電源配線層を備える。

Description

本開示は、複数の半導体チップを積層して構成される三次元集積回路の電源電圧安定化技術に関する。
複数の半導体チップを積層し、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）およびマイクロバンプなどでチップ間を接続したものを「三次元集積回路」と呼ぶ。三次元集積回路は、複数の半導体チップを積層するため、平置きの構造と比較すると、回路の総配線長が短く、動作周波数に対する消費電力を削減することができる。そのため、動作周波数の高い汎用プロセッサなどにおいて特に有用な技術である。
その一方、三次元集積回路では、一方の半導体チップの負荷が変動した際に他方の半導体チップにおいて電源電圧がドロップする可能性がある。特に、消費電流が大きい高性能の汎用プロセッサでは電源電圧のドロップが生じやすい。そのため、一般的には、三次元集積回路が積層される基板上にキャパシタを設置し、キャパシタに蓄積される電荷容量で電圧降下を補うことにより負荷にかかる電圧を安定化させている。このようなキャパシタを「デカップリングキャパシタ」という。
キャパシタは、負荷の近傍に設置するほど配線によるインダクタの値が小さくなり、キャパシタに流れ込む電荷量が多くなるため、デカップリングキャパシタとして効果的である（例えば、非特許文献１参照。）。
また、デカップリングキャパシタを負荷の近傍に設置する技術が開示されている（例えば、特許文献１参照。）。この半導体装置では、複数のチップを積層する積層型の半導体装置であって、チップ間にフィルム状のキャパシタを挟み込むことにより、各半導体チップの近傍にデカップリングキャパシタを形成している。
しかし、上記特許文献１の半導体装置は、フィルム状のキャパシタが必要であり、且つ、チップ間に前記フィルム状のキャパシタを挟む工程が増える。このためコストが増加するという問題がある。さらに、特許文献１の半導体装置は、チップ同士を直接に接続する場合と比べて各チップとフィルムとの間で接点が増えるため歩留まりが低下し、更なるコストアップに繋がるという問題がある。
一方、半導体チップ内の配線材料をキャパシタの電極として利用することでコストを抑える手法が提案されている。例えば、積層する半導体チップ間でお互いの金属配線層を対向させて配置しておき、それらの間を高誘電体材料の接着剤を用いて接着することによって大きな容量のデカップリングキャパシタを形成する手法がある（例えば、特許文献２参照。）。
特開２００５−２４４０６８号公報 ＷＯ２００５−１２２２５７号公報
Ｍａｒｋ Ｉ． Ｍｏｎｔｒｏｓｅ著，"プリント基板のＥＭＣ設計，"３章，オーム社
しかし、上記特許文献２の方法は、半導体チップと半導体チップとの間に高誘電体膜を配置することで大容量のキャパシタを形成するため、通常の三次元積層の際とは異なる素材と工程が必要となる。また、三次元集積回路では半導体チップ間には電源やグランド以外に通常の信号線も通るため、高誘電体膜を配置することによって半導体チップ間の信号線の寄生容量も大きくなり、結果として信号遅延が大きくなる課題がある。
本開示は、上記の問題点に鑑みなされたものであって、通常の半導体製造工程だけで半導体チップの近傍に大きな容量のデカップリングキャパシタを形成した三次元集積回路、及びその製造方法を提供することを目的とする。
上記の目的を達成するために、本開示に係る三次元集積回路は、第一の半導体チップと、第二の半導体チップとを積層した三次元集積回路であって、
前記第一の半導体チップおよび前記第二の半導体チップは、それぞれの内部の回路に電源電圧を安定供給するための配線パターン構造を持つ電源配線層と、グランド配線層と、が連続して設けられていると共に、
前記第一の半導体チップと前記第二の半導体チップのいずれか一方の半導体チップは、もう一方の半導体チップと対向する面に、更に第二のグランド配線層又は電源配線層を備える。
本開示に係る三次元集積回路によれば、通常の三次元集積回路の製造において、２つの半導体チップの間に第二のグランド配線層又は電源配線層を設ける配線工程を追加することで、第一および第二の半導体チップ内で、電源配線層とグランド配線層とのペアから成るデカップリングキャパシタを通常より多く形成することができる。このように半導体チップ内部に形成されたデカップリングキャパシタにより、電源電圧のドロップをカバーして半導体チップに供給される電圧を安定化させることができる。また、三次元集積化を行う際は表面層を再配線して利用することがあり、その際に併せて再配線を行うだけでなく、デカップリングキャパシタを形成できる効果をもつ。
２つのチップとパッケージ基板を積層させた三次元集積回路の断面構成を示す断面図である。 一つの半導体チップの断面構造を示す断面図である。 （ａ）は、電源リングとストラップとを持つ電源配線層（Ｍ６）の配線構造を示す平面図であり、（ｂ）は、電源リング内の電源メッシュの構造を示す拡大図である。 （ａ）は、電源メッシュのメッシュ構造のみによる電源配線層（Ｍ６）の構造を示す平面図であり、（ｂ）は、電源メッシュの構造を示す拡大図である。 同一のレイアウトを有する２つの半導体チップをフェイストゥフェイスで貼り合わせる場合における、２つの半導体チップのそれぞれの対向面の平面図である。 同一のレイアウトを有する２つの半導体チップをフェイストゥフェイスで貼り合わせる場合の三次元集積回路の断面構成を示す概略図である。 実施の形態１に係る三次元集積回路の断面構成を示す概略図である。 電源配線層（Ｍ６）の上に、新たにグランドの配線層（Ｍ７）を追加した平面チップレイアウトを示す平面図である。 （ａ）は、半導体チップの最上層（Ｍ６）において電源配線層とグラウンド配線層とが混在した配線である場合の平面図であり、（ｂ）は、もとの最上層の配線層（Ｍ６）における電源配線層／グランド配線層と対向する位置において、配線層（Ｍ６）とは逆の極性となるように積層した第二のグランド配線層／電源配線層（Ｍ７）を示す平面図である。 （ａ）は、３つのプロセッサを積層した三次元集積回路の断面構成を示す断面図であり、（ｂ）は、ボード側から、プロセッサ、メモリ１、メモリ２を積層した三次元集積回路の断面構成を示す断面図である。 半導体チップの製造フローの概略を示す図である。 （ａ）は、素子分離を形成する工程を示す概略図であり、（ｂ）は、ゲートを作成する工程を示す概略図であり、（ｃ）は、ソース・ドレイン等の拡散領域を形成する工程を示す概略図である。 （ａ）は、サリサイドを形成する工程を示す概略図であり、（ｂ）は、コンタクトホールを形成する工程を示す概略図であり、（ｃ）は、各配線層を形成する工程を示す概略図である。 本開示の実施の形態１に係る三次元集積回路の製造方法において、異なるチップ同士の張り合わせを行う場合の製造フローを示す図である。 Ｍ４配線層を有する第二の半導体チップの断面構成を示す断面図である。 三次元集積回路の断面構造を示す断面図である。 三次元集積回路に用いる同一のトランジスタ層を有する２つの半導体チップの製造フローを示す図である。
本開示の第１態様に係る三次元集積回路は、
第一の半導体チップと、第二の半導体チップとを積層した三次元集積回路であって、
前記第一の半導体チップおよび前記第二の半導体チップは、それぞれの内部の回路に電源電圧を安定供給するための配線パターン構造を持つ電源配線層と、グランド配線層と、が連続して設けられていると共に、
前記第一の半導体チップと前記第二の半導体チップのいずれか一方の半導体チップは、もう一方の半導体チップと対向する面に、更に第二のグランド配線層又は電源配線層を備える。
これによって、通常の三次元集積回路の製造において、２つの半導体チップの間に第二のグランド配線層又は電源配線層を設ける配線工程を追加することで、第一および第二の半導体チップ内で、電源配線層とグランド配線層とのペアから成るデカップリングキャパシタを通常より多く形成することができる。このように半導体チップ内部に形成されたデカップリングキャパシタにより、電源電圧のドロップをカバーして半導体チップに供給される電圧を安定化させることができる。また、三次元集積化を行う際は表面層を再配線して利用することがあり、その際に併せて再配線を行うだけでなく、デカップリングキャパシタを形成できる効果をもつ。
第２態様に係る三次元集積回路は、第１態様において、前記一方の半導体チップの前記第二のグランド配線層又は電源配線層と、前記もう一方の半導体チップの前記電源配線層又はグランド配線層との間にデカップリングキャパシタを構成してもよい。
第３態様に係る三次元集積回路は、第１態様において、前記第一の半導体チップと前記第二の半導体チップのそれぞれの半導体チップ内において、前記電源配線層と前記グランド配線層との間にデカップリングキャパシタを構成してもよい。
第４態様に係る三次元集積回路は、第１態様において、前記第一の半導体チップと前記第二の半導体チップのそれぞれの半導体チップにおいて、前記電源配線層及び前記グランド配線層とは、対向する半導体チップと面する表面側に設けられていてもよい。
この電源配線層とグランド配線層とは、共に各半導体チップの表面から２層以内にあってもよい。この構成によって、第一の半導体チップ及び第二の半導体チップ内で電源配線層とグランド配線層とが互いに対向し、それぞれの半導体チップ内で電源配線層とグランド配線層とのペアができ、大きな容量を有するデカップリングキャパシタを構成できる効果がある。
第５態様に係る三次元集積回路は、第１態様において、前記一方の半導体チップは、前記第二のグランド配線層又は電源配線層の直下に前記電源配線層又はグランド配線層を有し、
前記一方の半導体チップの前記第二のグランド配線層又は電源配線層と、前記第二のグランド配線層又は電源配線層の直下の前記電源配線層又はグランド配線層との間にデカップリングキャパシタを構成してもよい。
つまり、第一の半導体チップと第二の半導体チップとのうちいずれか一方の半導体チップの最表面に追加された第二のグランド配線層又は電源配線層と、その直下に電源配線層又はグランド配線層を有してもよい。これによって、同じパターンを持つ第一の半導体チップと第二の半導体チップの最上層の配線層同士が新たに追加された第二のグランド配線層又は電源配線層と大半が向き合う構造をもつため、第一の半導体チップと第二の半導体チップと追加された配線層でさらに大きな容量を有するデカップリングキャパシタを構成でき、大きな容量を形成できる効果をもつ。
第６態様に係る三次元集積回路は、第１態様において、互いに対向する、前記電源配線層と前記グランド配線層、又は、前記グランド配線層と前記電源配線層とのペアを４セット有してもよい。
この電源配線層とグランド配線層とは、共に各半導体チップの表面から２層以内にあってもよい。更に、これらの配線層の間に新たな第二のグランド配線層又は電源配線層を形成してもよい。このため、三次元集積回路において、電源配線層とグランド配線層とを交互に配置することができる。この構成によって、第一の半導体チップ及び第二の半導体チップ内で電源配線層とグランド配線層とが互いに対向し、更に新たに追加した第二のグランド配線層又は電源配線層と、これらの半導体チップの表面のグランド配線層又は電源配線層とが向き合うこととなる。この結果、４セット分の電源配線層とグランド配線層とのペアができるため大きな容量のデカップリングキャパシタを構成できるという効果がある。
第７態様に係る三次元集積回路は、第１態様において、前記電源配線層の配線パターン構造は、メッシュ状のメタル配線を含んでもよい。
この構成によって、第一の半導体チップ及び第二の半導体チップ内で電源配線層とグランド配線層の占める面積が大きくなる。その結果、電源配線層とグランド配線層の各配線層同士が向き合う面積が大きくなるのでデカップリングキャパシタの容量が大きくなる。これによって、チップ内への電源供給が安定する効果が得られる。
第８態様に係る三次元集積回路は、第１態様において、前記電源配線層の配線パターン構造は、周囲を囲む電源リングと前記電源リング内の縦方向又は横方向を接続するストラップとを含んでもよい。
この構成によって、第一の半導体チップ及び第二の半導体チップ内で電源配線層とグランド配線層の占める面積が大きくなる。その結果、電源配線層とグランド配線層の各配線層同士が向き合う面積が大きくなるのでデカップリングキャパシタの容量が大きくなる。これによって、チップ内への電源供給が安定する効果が得られる。
第９態様に係る三次元集積回路は、第１態様において、前記第一の半導体チップと前記第二の半導体チップは、同一のトランジスタ層を有する半導体チップであってもよい。
これによって、半導体チップ単体で、積層なしで使用する製品と三次元積層によって複数使用する製品とを同じレイアウトのマスクを使って製造できるためコストを削減できる。なお、ここで「同一」の定義とは、トランジスタ層が同一であればよい。つまり、ＴＳＶ、配線層は異なるものであってもよい。さらに、トランジスタ層だけでなく、追加で設ける第二のグランド配線層又は電極配線層を除いて半導体チップ全体が同一であってもよい。あるいは、マスクの中で１枚が同じであってもよい。
第１０態様に係る三次元集積回路は、第１態様において、前記電源配線層と、前記グランド配線層とは、グローバル配線層であってもよい。
グローバル配線層は、トランジスタに近いローカル配線層よりも太く広い面積が取れる。これにより、太い配線で電源の安定化としての電源抵抗値を下げる効果だけではなく、配線同士が向き合う面積も大きくとることができるためデカップリングキャパシタとして大きな容量を形成できるという効果がある。
第１１態様に係る三次元集積回路は、第１態様において、全体を支持する基板をさらに備えてもよい。
第１２態様に係る三次元集積回路は、第１態様において、前記三次元集積回路は、さらに第三の半導体チップを備えてもよい。また、前記第三の半導体チップは、前記第一の半導体チップ又は前記第二の半導体チップと積層されてもよい。
第１３態様に係る三次元集積回路は、第１２態様において、前記第三の半導体チップは、前記基板と、前記第一の半導体チップ又は前記第二の半導体チップとの間に設けられ、
前記基板から遠い前記第一の半導体チップと前記第二の半導体チップとの間に前記第二のグランド配線層又は電源配線層を備えてもよい。
つまり、第二のグランド配線層又は電源配線層を設ける構成を基板から遠い第一の半導体チップと第二の半導体チップとの間に設けてもよい。通常はヒートシンクが接触する部分、つまり基板から遠い部分に発熱量の多いプロセッサチップを積層することが多い。この場所は逆に基板上のデカップリングキャパシタから遠いため電源供給を安定的に行うことが難しい。そこで、上記構成を適用することで基板から遠くなる半導体チップ近傍において安定的に電源を供給するためのデカップリングキャパシタを形成できる効果がある。
第１４態様に係る三次元集積回路は、第１２態様において、前記第一の半導体チップ又は前記第二の半導体チップは、前記基板と接するように設けられ、
前記第三の半導体チップは、前記第一の半導体チップ及び前記第二の半導体チップのうち、前記基板と接していない半導体チップの上に設けられてもよい。
また、前記第一の半導体チップ又は前記第二の半導体チップは、前記第三の半導体チップより消費電流が多くてもよい。
つまり、第二のグランド配線層又は電源配線層を設ける構成を消費電力の多いチップが含まれる第一の半導体チップ及び第二の半導体チップの間に構成してもよい。消費電力の多いチップの近傍に大きな容量のデカップリングキャパシタを形成することができるため、効果的に電源を安定供給できる効果がある。
第１５態様に係るプロセッサ装置は、第１態様から第１４態様のいずれかに係る三次元集積回路を含んでもよい。
第１６態様に係る三次元集積回路の製造方法は、第一の半導体チップと、第二の半導体チップとを積層した三次元集積回路の製造方法であって、
トランジスタ層と、グランド配線層及び電源配線層とを含む配線層とを積層して第一の半導体チップを形成する工程と、
前記第一の半導体チップを設ける工程によって得られた第一の半導体チップの一部を用いて、さらに、第二のグランド配線層又は電源配線層を積層して第二の半導体チップを形成する工程と、
前記第一の半導体チップの前記配線層の面と前記第二の半導体チップの前記第二のグランド配線層又は電源配線層とを、互いに対向させて張り合わせて三次元集積回路を得る工程と、
を含む。
本開示の実施の形態に係る三次元集積回路について、添付図面を用いて説明する。なお、図面において、実質的に同一部材については同一の符号を付している。
＜三次元集積回路の構成＞
図１は、２つの半導体チップ３ａ、３ｂとパッケージ基板１とを積層させた三次元集積回路１０の断面構成を示す断面図である。第一の半導体チップ３ａと第二の半導体チップ３ｂの２つを積層させて、更に、第一半導体チップ３ａの裏面からＴＳＶ（Through-Silicon Via）を使ってパッケージ基板１上に信号や電源を取り出している。最後にパッケージ基板１を介してボード用のバンプ２への再配線を行っており、ボード（図示していない）にバンプ２を通して信号が接続される構成となっている。
三次元集積回路１０を構成するそれぞれの半導体チップ３ａ、３ｂの内部は、配線層４ａ、４ｂとトランジスタ層５に大きく分けることができる。配線層４ａ、４ｂは、文字通りトランジスタ間やパンプの間の配線を行うものであり、信号線や電源線として使用される。トランジスタ層５には回路素子であるＭＯＳトランジスタ、容量素子、抵抗素子などが配置されている。なお、図１の三次元集積回路１０では、第一の半導体チップ３ａの配線層４と第二の半導体チップ３ｂの配線層４とをチップ間接続用のバンプ（マイクロバンプ）６で接続している構成（フェイストゥフェイス）としている。
図２は、一つの半導体チップ３の断面構造を示す断面図である。第一の半導体チップ３内の構造について、図２を用いて更に細かく説明する。トランジスタ層５は、主にトレンチ型の素子分離（Shallow Trench Isolation、STI）、ゲート、ソース、ドレインを含むＭＯＳ（Metal Oxide Semiconductor）トランジスタ、及びコンタクトホールから成る。ＴＳＶは、トランジスタ層５のあるシリコン基板を貫通する形で形成されるが、ここではトランジスタ層５に含まないこととする。なお、図２にはＴＳＶは図示していない。トランジスタ層５の上には複数の配線層４（４ａ、４ｂ）が形成されている。これらの配線層４（４ａ、４ｂ）は、トランジスタに電源を供給する機能、及び、それぞれのトランジスタ同士を接続する機能を持つ。
配線層４は、トランジスタに近い最小の配線ピッチを持つローカル配線層４ａ（Ｍ１）、その上の中間配線層４ａ（Ｍ２〜Ｍ４）、更に上位層にあるグローバル配線層４ｂ（Ｍ５〜Ｍ６）から成る。中間配線層４ａは、インターメディエイト層やセミグローバル層と呼ばれることもある。また、ここでは６層配線の構造を例として説明したが、通常は３２ｎｍや４５ｎｍの高性能ＣＭＯＳプロセスで９層〜１２層程度の配線構造を持つものであってもよい。その一方、６層配線に限られず、例えば、３層配線、４層配線等の配線構造を持つものであってもよい。なお、グローバル配線とは、大域的配線とも呼ばれる。また、グローバル配線とは、太い配線を意味する場合がある。
＜半導体チップの電源の構成＞
図２の半導体チップ３の断面図で、波線で示した部分はグランド配線層４ｂ（Ｖｓｓ）である。また、格子状の模様で塗りつぶした部分は電源配線層４ｂ（Ｖｄｄ）を示している。ここでは電源はグローバル配線層４ｂのＭ６層、グランドはグローバル配線層４ｂのＭ５層を主に使用している。三次元集積回路１０では、半導体チップ３内の大規模な回路ロジックで急激な電流消費が発生してもＩＲドロップが発生しないための配線構造をとることが求められている。
図３（ａ）は、電源リング１２とストラップ１３を持つ電源配線層（Ｍ５（Ｖｄｄ））の配線構造を示す平面図である。図３（ｂ）は、電源リング１２内の電源メッシュ１４の構造を示す拡大図である。なお、図２は、横方向の断面図であるが、この図３は、半導体チップ３を上から見た平面図であり、ＩＯパッド１１以外はＭ５層の配線層だけを示している。ＩＯパッド１１から供給された電源（Ｖｄｄ）は、回路ロジックの周りに張り巡らせた太い金属配線の電源リング１２に繋がっている。電源リング１２内には、ストラップ１３と呼ばれる、電源リング１２を縦方向に繋ぐ少し太めの電源配線が入っている。電源リング１２の内部は、図３（ｂ）の拡大図に示すように、細かな配線でメッシュの構造を有する電源メッシュ１４を有し、これらを通じて各回路へＶｄｄを供給している。このような構成をとることで、電源リング１２内のいずれかの場所でも配線抵抗による電圧ドロップを少なくすることができ、局所的に大きな消費電流の消費が発生したとしても、ＩＲドロップを発生させることなく安定的に電源を供給できる。
なお、図示していないが、グランド配線層（４ｂ（Ｍ６））も電源配線層（４ｂ（Ｍ５））と同様の配線構造としてもよい。
なお、図３（ａ）、（ｂ）の例では、Ｍ５層のみで電源配線層（Ｖｄｄ）を形成しているが、これに限られるものではない。例えば、電源配線層（Ｖｄｄ）のうち、横方向に伸びる配線層をＭ５層とし、縦方向に伸びる配線をＭ６層というように分けてもよい。この場合、グランド配線層（Ｖｓｓ）のうち、横方向に延びる配線層をＭ５層とし、縦方向に伸びる配線層をＭ６層というように分けてもよい。このように電源配線層（Ｖｄｄ）とグランド配線層（Ｖｓｓ）とを同一の層に横方向と縦方向とにそれぞれ配線してもよい。また、各トランジスタまで配線を行う際にはＭ１〜Ｍ５の配線層を用いるが、スタンダードセルの電源ラインまで接続する単なるコンタクトとして用いられる場合には、他の配線層Ｍ１〜Ｍ４では、このようなリングの構造とする必要はない。
図４は、（ａ）は、電源メッシュ１４のメッシュ構造のみによる電源配線層（Ｍ５（Ｖｄｄ））の構造を示す平面図である。図４（ｂ）は、電源メッシュ１４の構造を示す拡大図である。この電源配線層（Ｍ５（Ｖｄｄ））では、上記電源リング１２及びストラップ１３を有する電源配線層とは異なり、電源リングやストラップなしですべてメッシュ型のメタル配線１４で電源を供給している。
これらの電源配線層２１・グランド配線層２２は、半導体チップ３の上層の配線層４ｂ（例えば、Ｍ５、Ｍ６）を使って構成される。トランジスタ同士を接続する信号線はなるべく下層の配線４ａ（例えば、Ｍ１〜Ｍ４）を用いて配線長を短くして、回路ブロック間の配線のような遠いブロック同士の通信などの一部にしかグローバル配線層は使わない。
＜複数の半導体チップの張り合わせ時の課題＞
前述のように電源配線層やグランド配線層は、グローバル配線を用いて規則的に配線することによって電源の安定化を行っている。この電源配線層４ｂ（Ｍ６）のメタル配線とグランド配線層４ｂ（Ｍ５）のメタル配線とを互いに対向させて配置させることで、金属電極同士が対向することになり寄生容量が発生する。この寄生容量を利用してデカップリングキャパシタを形成することができる。
例えば、同一のレイアウトを有する２つの半導体チップ３ａ、３ｂを張り合わせる場合を例にして説明する。
図５は、同一のレイアウトを有する２つの半導体チップ３ａ、３ｂをフェイストゥフェイスで張り合わせる場合における、２つの半導体チップ３ａ、３ｂのそれぞれの対向面の平面図である。最上位の配線層（Ｍ６）には電源に関する配線層２１と各種パッド２３、２４、２５がある。パッド２３、２４、２５は、別の半導体チップ３ｂ、３ａと接続するためのマイクロバンプを形成する土台となる部分である。なお、マイクロバンプを用いずに配線同士をダイレクト接続しても構わない。
ただし、この例では説明のために簡略化した配線構造を用いており、実際には細かな配線がかなりの数で半導体チップ３ａ、３ｂ上に配線されている。
同一の半導体チップの場合は、最上位の配線層の構成は同じである。そのため、図５に示すように、フェイストゥフェイスの三次元積層時には、電源配線層２１と電源配線層２１とが向き合う構造となる。このような構成では、表面の金属配線層同士ではデカップリングキャパシタを形成されない。
図６は、同一のレイアウトを有する２つの半導体チップ３ａ、３ｂをフェイストゥフェイスで貼り合わせる場合の三次元集積回路の断面構成を示す概念図である。それぞれの半導体チップ３ａ、３ｂ内にはグランドに使用したＭ５層の配線と電源に使用したＭ６層の配線とがペアとなることで、容量が形成される。しかし、半導体チップ３ａ、３ｂ間には電源に使用された電源配線層２１同士が向き合うために容量が形成できない。
本発明者は、電源安定化の目的のために、２つの半導体チップ３ａ、３ｂを積層させた三次元集積回路１０において、それぞれの半導体チップ３ａ、３ｂ内における電源配線層（Ｍ６）とグランド配線層（Ｍ５）との間に構成されるデカップリングキャパシタだけでは十分でないという問題を認識し、さらにデカップリングキャパシタを構成できないか検討し、本開示に至ったものである。
（実施の形態１）
＜三次元集積回路の構成＞
図７は、実施の形態１に係る三次元集積回路１０の断面構成を示す断面図である。この三次元集積回路１０では、より大きな容量を半導体チップ３ａ、３ｂの近傍に形成するために、積層する２つの半導体チップ３ａ、３ｂのどちらかの最上位層に第二のグランド配線層又は電源配線層（Ｍ７）を追加することを特徴とする。この配線層（Ｍ７）の追加は通常の配線プロセスと同様に行うことができ、特殊な工程や特殊な部品が必要なく、少ない追加コストで半導体チップ３ａ、３ｂ近傍に容量を有するデカップリングキャパシタを形成できる利点がある。
図８は、第二の半導体チップ３ｂの電源配線層（Ｍ６）の上に、新たに第二のグランド配線層（Ｍ７）を追加した平面チップレイアウトを示す平面図である。この場合、三次元積層用に新たに第二のグランド配線層又は電源配線層（Ｍ７）を追加するので、デカップリング容量１５としてだけではなく三次元積層のために信号線を再配線できる効果もある。
このような配線の構成とすることによって、図７に示すように、半導体チップ３ａ、３ｂ内の配線同士の容量１５だけでなく、半導体チップ３ａ、３ｂ間のデカップリングキャパシタ１５を形成することができる。また、第二のグランド配線層又は電源配線層（Ｍ７）を追加することによって、特殊な工程や素材を使わずに従来に比べて大容量のデカップリングキャパシタ１５を構成することができる。また、三次元積層を行わない場合、つまり単体の半導体チップ３ａとして利用する場合においては、最後の１層（第二のグランド配線層又は電源配線層（Ｍ７））を製造しないだけでよいので三次元化のコストを含まず低コストのチップを製造できる利点がある。
以上の例では最上位層（Ｍ６）が電源のみの電源配線層２１しかない例を示したが、これに限られず、図９（ａ）に示すように、同一層（Ｍ５、Ｍ６）において電源配線層２１とグラウンド配線層２２とが混在した配線であってもよい。ただし、この場合、図９（ｂ）に示すように、追加する配線層（Ｍ７）として、第二のグランド配線層２２／電源配線層２１を、もとの最上層の配線層（Ｍ６）における電源配線層２１／グランド配線層２２と対向する位置において、配線層（Ｍ６）とは逆の極性となるように積層する。
＜３枚以上の半導体チップを積層した三次元集積回路の構成＞
図１０（ａ）は、半導体チップ３として３つのプロセッサ３０ａ、３０ｂ、３０ｃを積層した三次元集積回路の断面構成を示す断面図である。このように３枚以上の半導体チップ３０ａ、３０ｂ、３０ｃから成る三次元集積回路１０では、ボード（図示せず）上のデカップリングキャパシタと大きな電力を消費する半導体チップとの位置関係を考慮して第二のグランド配線層又は電源配線層を積層する。例えば、図１０（ａ）に示すように、すべての半導体チップ３０ａ、３０ｂ、３０ｃが同じ構成、もしくは同じ消費電力であれば、ボードから遠い２つの半導体チップ３０ｂ、３０ｃをペア２６として、フェイストゥフェイスで接続する。一方、ボード側のチップ３０ａ、３０ｂとはフェイストゥバックで接続する。このような構成とすることによって、ボード上のデカップリングキャパシタから遠い位置に配置されている半導体チップ３０ｂ、３０ｃであっても、半導体チップ３０ｂ、３０ｃの近傍にデカップリングキャパシタによる容量が形成できるため電源の安定性を向上させることができる。
また、図１０（ｂ）は、半導体チップ３として基板１側から、プロセッサ３０、メモリ１（３１ａ）、メモリ２（３１ｂ）を積層した三次元集積回路の断面構成を示す断面図である。図１０（ｂ）に示すように、ボード（図示せず）上のデカップリングキャパシタに近い位置、つまり一番下に消費電力の大きい半導体チップ３０が設けられているときは、ボードに近い２つの半導体チップ３０、３１ａをペア２６として、フェイストゥフェイスで接続する。一方、上部側の半導体チップ３１ａ、３１ｂとはフェイストゥバックで接続する構成とする。このような構成では、プロセッサのような大きな電流を消費するチップのすぐ上にデカップリングキャパシタを形成できるため、プロセッサで急激に大きな電流を消費してもメモリ側の電圧変動を許容できる。
なお、本実施例では３枚の配線層の構成を示したが、４枚以上の配線層の場合でも同様のルールで構成することができる。
＜半導体チップの製造方法＞
本開示における半導体チップ３の製造方法について図１１から図１３を用いて説明する。
図１１は、半導体チップの製造フローの概略を示す図である。ただし、配線層は３層を構成する場合を仮定している。また、図１２から図１３は処理フロー内の各工程についての概要を説明するものである。
半導体チップ（集積回路）を形成する工程は大きく分けて、前工程（Front-End Of Line、ＦＥＯＬ）と後工程（Back-End Of Line、ＢＥＯＬ）とに分けることができる。
（１）まず、始めにシリコンウェハに素子分離（Shallow Trench Isolation）を形成する（図１２（ａ））。この処理はフォトレジスト３３によって素子分離の領域以外をマスクする。そして、ＲＩＥ（Reactive Ion Etching）３４によって縦方向にエッチング処理をしてトレンチ型のビアを形成する。素子分離のために内部にはＳｉＯ２（３２）を充填してＣＭＰ（Chemical Mechanical Polish）により表面を研磨して平坦化する。
（２）そして、シリコン基板の表面に熱酸化で薄いゲート酸化膜を作成した後にＬＰＣＶＤ（Low Pressure CVD）によりポリシリコン３５を堆積させてゲートを形成する（図１２（ｂ））。
（３）このゲートをマスクにして、ボロン、もしくはリンなどの不純物３６を注入してソース・ドレイン等の拡散領域を形成する（図１２（ｃ））。
（４）更にＳｉ３Ｎ４（３７）をスペーサとして、ＬＰＣＶＤで堆積させた後でトランジスタ１０１と金属配線の間を絶縁膜で埋めてサリサイドを形成する（図１３（ａ））。
（５）前工程の最後に、トランジスタの拡散領域までコンタクトホールを掘り、アルミニウムやタングステンプラグ３８を埋める（図１３（ｂ））。
これ以降は後工程（ＢＥＯＬ）である。
（６）配線を形成するために、フォトレジストでマスクした後、ＲＩＥで拡散領域までエッチングを行いＣＶＤで、バリアメタル、金属材料３９などを埋め込み、メッキを行い、最後にＣＭＰにより表面を平坦化する。その後も同様にＣＭＰとエッチングを繰り返しながら多層配線層を形成する（図１３（ｃ））。図の例では３層の金属配線層を持つので、これらの処理を３回繰り返す。金属材料としては、例えば、アルミニウム、銅を使用できる。
＜三次元集積回路の製造方法＞
次に、本開示の実施の形態１に係る三次元集積回路の製造方法について説明する。
図１４は、本開示の実施の形態１に係る三次元集積回路の製造方法において、異なるチップ同士の張り合わせを行う場合の製造フローである。なお、図１１の一つの半導体チップの製造フローとの差分として説明する。この製造フローでは、基本的な処理フローは図１１〜図１３と実質的に同じであるが、積層する半導体チップ３ａ、３ｂが２つあるので、マスクは２セットあり、処理フローも別々になる。なお、各処理フローの内容は前述の処理と重複するためその説明を割愛する。
積層する２つの半導体チップ３ａ、３ｂのいずれか一方の半導体チップ３ｂに金属配線層を追加（例ではＭ４層）するため、一方の半導体チップ３ｂでは配線形成工程が１工程増える。これによって張り合わせの一方の半導体チップ３ｂのみについて、もう一方よりも一つ配線層が多いＭ４配線が形成される（図１５）。最後にこれらの２つの半導体チップを積層することで三次元集積回路１０が形成される（図１６）。
図１７は、三次元集積回路に用いる同一のトランジスタ層を有する２つの半導体チップの製造フローである。なお、図１７のように同一のトランジスタ層を有する半導体チップの場合はマスクの大半と製造工程を共用できる。この場合、第二の半導体チップ３ｂについての最後のＭ４配線形成の部分のみが別の工程となるが、大半の装置やフローが同様の工程を使えるためコスト削減、歩留りの向上などが実現できる。
本開示の三次元集積回路は、２つの半導体チップ間に第二のグランド配線層又は電源配線層を設けている。これによって、三次元集積回路を構成する各半導体チップ内の電源配線層とグランド配線層との間のデカップリングキャパシタだけでなく、２つの半導体チップ間にもデカップリングキャパシタを形成できるので、電源安定化を向上させた三次元集積回路として有用である。
１ パッケージ基板
２ バンプ（ボード用）
３ チップ
３ａ 第一のチップ
３ｂ 第二のチップ
４ 配線層
４ａ 中間配線層
４ｂ グローバル配線層
５ トランジスタ層
６ バンプ（チップ間用）
１０ 三次元集積回路
１１ ＩＯパッド
１２ 電源リング（メタル配線）
１３ ストラップ（メタル配線）
１４ 電源メッシュ（メタル配線）
１５ デカップリングキャパシタ
２１ 電源（Ｖｄｄ）
２２ グランド（Ｖｓｓ）
２３ パッド（チップ間のデータ通信用）
２４ パッド（チップ間の電源接続用）
２５ パッド（チップ間のグランド接続用）
２６ ペア
３０、３０ａ、３０ｂ、３０ｃ プロセッサ
３１、３１ａ、３１ｂ メモリ
３２ ＳｉＯ２
３３ フォトレジスト
３４ ＲＩＥ
３５ ポリシリコン（Ｐｏｌｙ−Ｓｉ）
３６ 不純物（ｄｏｐａｎｔ）
３７ Ｓｉ３Ｎ４
３８ アルミニウム／タングステンプラグ
３９ アルミニウム／銅
Ｍ１ ローカル配線層
Ｍ２ 中間配線層
Ｍ３ 中間配線層
Ｍ４ 中間配線層
Ｍ５ グローバル配線層
Ｍ６ グローバル配線層
Ｍ７ グローバル配線層（追加層）

Claims (16)

  1. 第一の半導体チップと、第二の半導体チップとを積層した三次元集積回路であって、
    前記第一の半導体チップおよび前記第二の半導体チップは、それぞれの内部の回路に電源電圧を安定供給するための配線パターン構造を持つ電源配線層と、グランド配線層と、が連続して設けられていると共に、
    前記第一の半導体チップと前記第二の半導体チップのいずれか一方の半導体チップは、もう一方の半導体チップと対向する面に、更に第二のグランド配線層又は電源配線層を備える、三次元集積回路。
  2. 前記一方の半導体チップの前記第二のグランド配線層又は電源配線層と、前記もう一方の半導体チップの前記電源配線層又はグランド配線層との間にデカップリングキャパシタを構成する、請求項１に記載の三次元集積回路。
  3. 前記第一の半導体チップと前記第二の半導体チップのそれぞれの半導体チップ内において、前記電源配線層と前記グランド配線層との間にデカップリングキャパシタを構成する、請求項１に記載の三次元集積回路。
  4. 前記第一の半導体チップと前記第二の半導体チップのそれぞれの半導体チップにおいて、前記電源配線層及び前記グランド配線層とは、対向する半導体チップと面する表面側に設けられている、請求項１に記載の三次元集積回路。
  5. 前記一方の半導体チップは、前記第二のグランド配線層又は電源配線層の直下に前記電源配線層又はグランド配線層を有し、
    前記一方の半導体チップの前記第二のグランド配線層又は電源配線層と、前記第二のグランド配線層又は電源配線層の直下の前記電源配線層又はグランド配線層との間にデカップリングキャパシタを構成する、請求項１に記載の三次元集積回路。
  6. 互いに対向する、前記電源配線層と前記グランド配線層、又は、前記グランド配線層と前記電源配線層とのペアを４セット有する、請求項１に記載の三次元集積回路。
  7. 前記電源配線層の配線パターン構造は、メッシュ状のメタル配線を含むことを特徴とする、請求項１に記載の三次元集積回路。
  8. 前記電源配線層の配線パターン構造は、周囲を囲む電源リングと前記電源リング内の縦方向又は横方向を接続するストラップとを含むことを特徴とする、請求項１に記載の三次元集積回路。
  9. 前記第一の半導体チップと前記第二の半導体チップは、同一のトランジスタ層を有する半導体チップであることを特徴とする、請求項１に記載の三次元集積回路。
  10. 前記電源配線層と、前記グランド配線層とは、グローバル配線層であることを特徴とする、請求項１に記載の三次元集積回路。
  11. 全体を支持する基板をさらに備える、請求項１に記載の三次元集積回路。
  12. 前記三次元集積回路は、さらに第三の半導体チップを備え、
    前記第三の半導体チップは、前記第一の半導体チップ又は前記第二の半導体チップと積層される、請求項１に記載の三次元集積回路。
  13. 前記第三の半導体チップは、前記基板と、前記第一の半導体チップ又は前記第二の半導体チップとの間に設けられ、
    前記基板から遠い前記第一の半導体チップと前記第二の半導体チップとの間に前記第二のグランド配線層又は電源配線層を備える、請求項１２に記載の三次元集積回路。
  14. 前記第一の半導体チップ又は前記第二の半導体チップは、前記基板と接するように設けられ、
    前記第三の半導体チップは、前記第一の半導体チップ及び前記第二の半導体チップのうち、前記基板と接していない半導体チップの上に設けられ、
    前記第一の半導体チップ又は前記第二の半導体チップは、前記第三の半導体チップより消費電流が多い、請求項１２に記載の三次元集積回路。
  15. 請求項１から１４のいずれか一項に記載の三次元集積回路を含むプロセッサ装置。
  16. 第一の半導体チップと、第二の半導体チップとを積層した三次元集積回路の製造方法であって、
    トランジスタ層と、グランド配線層及び電源配線層とを含む配線層とを積層して第一の半導体チップを形成する工程と、
    前記第一の半導体チップを設ける工程によって得られた第一の半導体チップの一部を用いて、さらに、第二のグランド配線層又は電源配線層を積層して第二の半導体チップを形成する工程と、
    前記第一の半導体チップの前記配線層の面と前記第二の半導体チップの前記第二のグランド配線層又は電源配線層とを、互いに対向させて張り合わせて三次元集積回路を得る工程と、
    を含む、三次元集積回路の製造方法。
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