CN103650136A - 具有电源电压的稳定化结构的三维集成电路及其制造方法 - Google Patents

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Abstract

本发明提供一种三维集成电路。其将第一半导体芯片和第二半导体芯片进行了层叠，第一半导体芯片以及第二半导体芯片，连续设置了具有用于稳定地向各自的内部电路提供电源电压的布线图案结构的电源布线层、和接地布线层，并且，第一半导体芯片与第二半导体芯片的任一方的半导体芯片，在与另一方的半导体芯片对置的面上还具有第二接地布线层或第二电源布线层。

Description

具有电源电压的稳定化结构的三维集成电路及其制造方法
技术领域
本发明涉及将多个半导体芯片进行层叠而构成的三维集成电路的电源电压稳定化技术。
背景技术
将多个半导体芯片进行层叠，且用TSV(Through Silicon Via)以及微凸块(micro-bump)等将芯片间进行连接的电路称为“三维集成电路”。三维集成电路，由于将多个半导体芯片进行层叠，因此若与平置的结构进行比较，则电路的总布线长度变短，能够削减针对工作频率的消耗电力。因此，在工作频率高的通用处理器等中是特别有用的技术。
另一方面，在三维集成电路中，当一方的半导体芯片的负载变动时，在另一方的半导体芯片中，存在电源电压下降的可能性。特别地，在消耗电流大的高性能的通用处理器中，易于产生电源电压的下降。因此，一般而言，在层叠三维集成电路的基板上设置电容器，通过电容器中所蓄积的电荷电容来弥补电压下降，使负载需要的电压稳定化。将这种电容器称为“去耦电容器”。
由于电容器越设置于负载的附近，基于布线的电感值越小，流入电容器的电荷量越多，作为去耦电容器是有效果的(例如，参照非专利文献1)。
此外，公开有在负载的附近设置去耦电容器的技术(例如，参照专利文献1)。该半导体装置，是将多个芯片进行层叠的层叠型的半导体装置，通过在芯片间夹着薄膜状的电容器，在各半导体芯片的附近形成去耦电容器。
然而，上述专利文献1的半导体装置，需要薄膜状的电容器，并且，在芯片间夹持所述薄膜状的电容器的工序增加。因此，存在成本增加的问题。而且，专利文献1的半导体装置，与直接将芯片彼此连接的情况相比，由于在各芯片与薄膜之间接点增加，因此成品率降低，更关联到成本增加的问题。
另一方面，提出了一种通过作为电容器的电极而利用半导体芯片内的布线材料来抑制成本的方法。例如，有如下方法：在层叠的半导体芯片间使彼此的金属布线层对置配置，通过使用高电介质材料的粘接剂将它们之间粘接，来形成大容量的去耦电容器(例如，参照专利文献2)。
现有技术文献
专利文献
专利文献1：JP特开2005-244068号公报
专利文献2：WO2005-122257号公报
非专利文献
非专利文献1：Mark1.Montrose著，“印刷基板的EMC设计，”3章，欧姆社
发明概要
发明所要解决的技术问题
然而，上述专利文献2的方法，由于通过在半导体芯片与半导体芯片之间配置高电介质膜来形成大容量的电容器，因此需要与通常的三维层叠时不同的原材料和工序。此外，在三维集成电路中，在半导体芯片之间，除了电源或地线以外，通常的信号线也通过，因此，由于配置高电介质膜，半导体芯片间的信号线的寄生电容也变大，其结果是，存在信号延迟变大的问题。
发明内容
本发明鉴于上述问题，其目的在于，提供一种仅通过通常的半导体制造工序，在半导体芯片的附近形成大容量的去耦电容器的三维集成电路及其制造方法。
解决技术问题的手段
为了实现上述目的，本申请的三维集成电路是将第一半导体芯片、第二半导体芯片进行层叠后的三维集成电路，
所述第一半导体芯片以及所述第二半导体芯片，连续设置了具有用于稳定地向各自的内部电路提供电源电压的布线图案结构的电源布线层、和接地布线层，并且，
所述第一半导体芯片与所述第二半导体芯片的任一方的半导体芯片，在与另一方的半导体芯片对置的面上还具有第二接地布线层或第二电源布线层。
发明效果
根据本发明的三维集成电路，能够在通常的三维集成电路的制造中，通过追加在两个半导体芯片之间设置第二接地布线层或第二电源布线层的布线工序，从而在第一以及第二半导体芯片内，多于通常地形成由电源布线层和接地布线层组成的对而构成的去耦电容器。如此，能够通过在半导体芯片内部所形成的去耦电容器，来弥补电源电压的下降，而使提供给半导体芯片的电压稳定化。此外，在进行三维集成电路时，有时要对表面层进行再布线来利用，此时不仅相应地进行再布线，而且还具有能够形成去耦电容器的效果。
附图说明
图1是表示将2个芯片和封装基板进行层叠后的三维集成电路的剖面结构的剖视图。
图2是表示一个半导体芯片的剖面结构的剖视图。
图3(a)是表示具有电源环和条的电源布线层(M6)的布线结构的俯视图，图3(b)是表示电源环内的电源网格的结构的放大图。
图4(a)是表示仅基于电源网格的网格结构的电源布线层(M6)的结构的俯视图，图4(b)是表示电源网格的结构的放大图。
图5是通过面对面粘合具有相同布局的2个半导体芯片时的2个半导体芯片的各自对置面的俯视图。
图6是表示通过面对面粘合具有相同布局的2个半导体芯片时的三维集成电路的剖面结构的简图。
图7是表示实施方式1中的三维集成电路的剖面结构的简图。
图8是表示在电源布线层(M6)上新追加了接地的布线层(M7)的平面芯片布局的俯视图。
图9(a)是在半导体芯片的最上层(M6)混合有电源布线层与接地布线层的布线时的俯视图，图9(b)是表示在与最上层的布线层(M6)中的电源布线层／接地布线层对置的位置，层叠为与布线层(M6)呈相反极性的第二接地布线层／电源布线层(M7)的俯视图。
图10(a)是表示将3个处理器进行层叠后的三维集成电路的剖面结构的剖视图，图10(b)是表示从板侧层叠了处理器、存储器1、存储器2的三维集成电路的剖面结构的剖视图。
图11是表示半导体芯片的制造流程的简图。
图12(a)是表示形成元件分离的工序的简图，图12(b)是表示生成栅极的工序的简图，图12(c)是表示源极·漏极等扩散区域的工序的简图。
图13(a)是表示形成自对准多晶硅化物(salicide)的工序的简图，图13(b)是表示形成接触孔的工序的简图，图13(c)是表示形成各布线层的工序的简图。
图14是表示在本发明的实施方式1的三维集成电路的制造方法中，进行不同芯片彼此的粘合时的制造流程的图。
图15是表示具有M4布线层的第二半导体芯片的剖面结构的剖视图。
图16是表示三维集成电路的剖面结构的剖视图。
图17是表示在三维集成电路中使用的具有相同晶体管层的2个半导体芯片的制造流程的图。
具体实施方式
本发明的第一方式的三维集成电路，将第一半导体芯片和第二半导体芯片进行了层叠，
所述第一半导体芯片以及所述第二半导体芯片，连续设置了具有用于稳定地向各自的内部电路提供电源电压的布线图案构造的电源布线层、和接地布线层，并且，
所述第一半导体芯片和所述第二半导体芯片的任一方的半导体芯片，在与另一方的半导体芯片对置的面上还具有第二接地布线层或第二电源布线层。
由此，在通常的三维集成电路的制造中，通过追加在2个半导体芯片之间设置第二接地布线层或第二电源布线层的布线工序，能够在第一以及第二半导体芯片内，多于通常地形成由电源布线层和接地布线层的对而构成的去耦电容器。如此，能够通过在半导体芯片内部所形成的去耦电容器，来弥补电源电压的下降，而使半导体芯片所提供的电压稳定化。此外，在进行三维集成化时，有时要对表面层进行再布线来利用，此时不仅相应地进行再布线，而且还具有能形成去耦电容器的效果。
第二方式的三维集成电路，在第一方式中，在所述一方的半导体芯片的所述第二接地布线层或第二电源布线层与所述另一方的半导体芯片的所述电源布线层或接地布线层之间构成去耦电容器。
第三方式的三维集成电路，在第一方式中，在所述第一半导体芯片和所述第二半导体芯片的各自的半导体芯片内，在所述电源布线层与所述接地布线层之间构成去耦电容器。
第四方式的三维集成电路，在第一方式中，在所述第一半导体芯片和所述第二半导体芯片的各自的半导体芯片中，所述电源布线层以及所述接地布线层被设置在与对置的半导体芯片相面向的表面侧。
该电源布线层与接地布线层，可以均位于距各半导体芯片的表面2层以内。根据该结构，在第一半导体芯片以及第二半导体芯片内，电源布线层与接地布线层彼此对置，在各自的半导体芯片内，能够形成电源布线层与接地布线层的对，具有能够构成具有大容量的去耦电容器的效果。
第五方式的三维集成电路，在第一方式中，所述一方的半导体芯片，在所述第二接地布线层或第二电源布线层的正下方具有所述电源布线层或接地布线层，
在所述一方的半导体芯片的所述第二接地布线层或第二电源布线层与所述第二接地布线层或第二电源布线层的正下方的所述电源布线层或接地布线层之间构成去耦电容器。
也就是说，在第一半导体芯片和第二半导体芯片之中，在任一方的半导体芯片的最表面所追加的第二接地布线层或第二电源布线层，可以在其正下方具有电源布线层或接地布线层。由此，由于具有使具有相同图案的第一半导体芯片和第二半导体芯片的最上层的布线层彼此与新追加的第二接地布线层或第二电源布线层呈大部分面对面的结构，因此，还能够在第一半导体芯片和第二半导体芯片所追加的布线层构成具有大容量的去耦电容器，而具有能够形成大容量的效果。
第六方式的三维集成电路，在第一方式中，具有4组彼此对置的所述电源布线层与所述接地布线层、或者所述接地布线层与所述电源布线层的对。
该电源布线层和接地布线层，也可以均位于距各半导体芯片的表面2层以内。而且，在这些布线层之间也可以新形成第二接地布线层或第二电源布线层。因此，在三维集成电路中，能够交替配置电源布线层与接地布线层。根据该结构，在第一半导体芯片以及第二半导体芯片内，电源布线层与接地布线层彼此对置，而且新追加的第二接地布线层或第二电源布线层与这些半导体芯片的表面的接地布线层或电源布线层相面向。其结果是，能形成4组电源布线层与接地布线层的对，因此具有能够构成大容量的去耦电容器的效果。
第七方式的三维集成电路，在第一方式中，所述电源布线层的布线图案结构，也可以包括网格状的金属布线。
根据该结构，在第一半导体芯片以及第二半导体芯片内，电源布线层与接地布线层的占有面积变大。其结果是，由于电源布线层与接地布线层的各布线彼此之间相面向的面积变大，因此，去耦电容器的电容变大。由此，能得到稳定地向芯片内提供电源的效果。
第八方式的三维集成电路，在第一方式中，所述电源布线层的布线图案结构，包括包围周围的电源环和连接所述电源环内的纵向或横向的条。
根据该结构，在第一半导体芯片以及第二半导体芯片内，电源布线层与接地布线层的占有面积变大。其结果是，由于电源布线层与接地布线层的各布线之间相面向的面积变大，因此，去耦电容器的电容变大。由此，能得到稳定地向芯片内提供电源的效果。
第九方式的三维集成电路，在第一方式中，所述第一半导体芯片和所述第二半导体芯片，是具有相同晶体管层的半导体芯片。
由此，在半导体芯片单体中，能够使用相同布局的掩模来制造半导体芯片单体即非层叠使用的产品和通过三维层叠来多个使用的产品，因此能够削减成本。而且，在此所谓“同一(相同)”的定义，只要晶体管层相同即可。即，TSV、布线层可以不同。而且，不仅晶体管层，除了追加设置的第二接地布线层或第二电极布线层，半导体芯片整体可以相同。或者，掩模之中1片相同也可以。
第十方式的三维集成电路，在第一方式中，所述电源布线层和所述接地布线层是全局布线层。
全局布线层，取比接近晶体管的局部布线层大的宽面积。由此，不仅通过较粗的布线而具有作为电源的稳定化的降低电源电阻的效果，而且布线彼此之间相面向的面积也能够增加，因此，有作为去耦电容器而能够形成大容量的效果。
第十一方式的三维集成电路，在第一方式中，还具有支撑整体的基板。
第十二方式的三维集成电路，在第一方式中，所述三维集成电路还具有第三半导体芯片。此外，所述第三半导体芯片与所述第一半导体芯片或所述第二半导体芯片层叠。
第十三方式的三维集成电路，在第十二方式中，所述第三半导体芯片，被设置在所述基板与所述第一半导体芯片或所述第二半导体芯片之间，
在距所述基板较远的所述第一半导体芯片与所述第二半导体芯片之间具有所述第二接地布线层或第二电源布线层。
即，也可以在距基板较远的第一半导体芯片与第二半导体芯片之间设置将第二接地布线层或第二电源布线层进行设置的结构。通常，在散热片接触的部分、即在距基板较远的部分，层叠发热量多的处理器芯片的情形较多。此处，相反地，由于距基板上的去耦电容器较远，因此稳定地进行电源提供是困难的。因此，通过应用上述结构，有在距基板较远的半导体芯片附近能够形成用于提供稳定电源的去耦电容器的效果。
第十四方式的三维集成电路，在第十二方式中，所述第一半导体芯片或所述第二半导体芯片，设置为与所述基板相接，
所述第三半导体芯片，被设置在所述第一半导体芯片以及所述第二半导体芯片之中与所述基板不相接的半导体芯片上，
所述第一半导体芯片或所述第二半导体芯片，比所述第三半导体芯片消耗电流多。
即，也可以在消耗电力多的芯片所包含的第一半导体芯片以及第二半导体芯片之间构成设置第二接地布线层或第二电源布线层的结构。由于能够在消耗电力多的芯片附近形成大容量的去耦电容器，因此，有能够有效地稳定提供电源的效果。
十五方式的处理器装置，包括第一方式至第十四方式的任一项的三维集成电路。
第十六方式的三维集成电路的制造方法，所述三维集成电路将第一半导体芯片和第二半导体芯片进行了层叠，所述制造方法包括：
将晶体管层和包括接地布线层以及电源布线层的布线层进行层叠而形成第一半导体芯片的工序；
使用由设置所述第一半导体芯片的工序得到的第一半导体芯片的一部分，进一步将第二接地布线层或第二电源布线层进行层叠而形成第二半导体芯片的工序；和
使所述第一半导体芯片的所述布线层的面与所述第二半导体芯片的所述第二接地布线层或第二电源布线层彼此对置地粘合而得到三维集成电路的工序。
针对本发明的实施方式中的三维集成电路，使用附图来进行说明。而且，在附图中，针对实质上相同部件，赋予了相同的符号。
<三维集成电路的结构>
图1是表示使2个半导体芯片3a、3b和封装基板1层叠后的三维集成电路10的剖面结构的剖视图。使第一半导体芯片3a和第二半导体芯片3b这2者层叠，而且，从第一半导体芯片3a的背面使用TSV(ThroughSilicon Via)而在封装基板1上取出信号或电源。最后，介由封装基板1进行向板用的凸块2的再布线，形成在板(未图示)上通过凸块2来连接信号的结构。
构成三维集成电路10的各个半导体芯片3a、3b的内部，能够较大划分为布线层4a、4b和晶体管层5。布线层4a、4b，是进行文字所述的晶体管间或凸块之间的布线的层，且作为信号线或电源线被使用。在晶体管层5中配置有作为电路元件的MOS晶体管、电容元件、电阻元件等。而且，在图1的三维集成电路10中，设为通过芯片间连接用的凸块(微凸块)6连接第一半导体芯片3a的布线层4和第二半导体芯片3b的布线层4的结构(面对面)。
图2是表示一个半导体芯片3的剖面结构的剖视图。针对第一半导体芯片3内的结构，使用图2更详细地进行说明。晶体管层5主要由沟槽型的元件分离(Shallow Trench Isolation、STI)、包括栅极、源极、漏极的MOS(Metal Oxide Semiconductor：金属氧化物半导体)晶体管、以及接触孔构成。TSV虽然以贯通晶体管层5的硅基板的方式形成，但在此设为，不包括在晶体管层5中。而且，在图2中TSV未图示。在晶体管层5上形成多个布线层4(4a、4b)。这些布线层4(4a、4b)，具有对晶体管提供电源的功能，以及分别将各个晶体管彼此连接的功能。
布线层4由接近晶体管的具有最小布线间距的本地布线层4a(M1)、其之上的中间布线层4a(M2～M4)、位于更上位层的全局布线层4b(M5～M6)构成。中间布线层4a，有时也被称为媒介层或半全局层。此外，在此，虽然将6层布线的结构作为示例进行了说明，但通常也可以是在32nm或45nm的高性能CMOS处理器中具有9层～12层左右的布线结构。另一方面，不局限于6层布线，例如，也可以具有3层布线、4层布线等布线结构。而且，所谓全局布线，称为大区域布线。此外，所谓全局布线，有时是指粗布线。
<半导体芯片的电源的结构>
图2的半导体芯片3的剖视图中，以波状线所示的部分是接地布线层4b(Vss)。此外，以格子状模样填涂的部分表示电源布线层4b(Vdd)。其中，电源主要使用了全局布线层4b的M6层，接地主要使用了全局布线层4b的M5层。在三维集成电路10中要求取如下结构：即使因半导体芯片3内的大规模的电路逻辑而会产生激增的电流消耗，也不产生IR下降的布线结构。
图3(a)是表示具有电源环12和条13的电源布线层(M5(Vdd))的布线结构的俯视图。图3(b)表示电源环12内的电源网格14的结构的放大图。而且，图2是横向的剖视图，该图3是从上面观察半导体芯片3的俯视图，除了IO焊盘11以外，仅表示出M5层的布线层。从IO焊盘11提供的电源(Vdd)，与在电路逻辑周围围绕的粗金属布线的电源环12相连。在电源环12内，插入称为条13的在纵向上连接电源环12的稍粗的电源布线。电源环12的内部，如图3(b)的放大图所示，具有以细的布线形成网格结构的电源网格14，通过它们向各电路提供Vdd。通过采用这样的结构，即使在电源环12内的任一处，都能减少因布线电阻引起的电压下降，即使局部产生较大消耗电流的消耗，也能够不产生IR下降地提供稳定的电源。
而且，虽然未图示，接地布线层(4b(M6))也可以设为与电源布线层(4b(M5))同样的布线结构。
而且，在图3(a)、(b)的示例中，虽然仅在M5层形成电源布线层(Vdd)，但并不局限于此。例如，也可以在电源布线层(Vdd)之中，将在横向上延伸的布线层设为M5层，将在纵向延伸的布线设为M6层来进行划分。此时，在接地布线层(Vss)之中，也可以将在横向上延伸的布线层设为M5层，将在纵向上延伸的布线层设为M6层来进行划分。也可以如此在同一层在横向和纵向上分别布线电源布线层(Vdd)和接地布线层(Vss)。此外，虽然在布线至各晶体管时使用M1～M5的布线层，但当仅作为连接至标准单元的电源线的连接器来使用时，在其它布线层M1～M4中，没必要设为这样的环的结构。
图4(a)是表示仅基于电源网格14的网格结构的电源布线层(M5(Vdd))的结构的俯视图。图4(b)是表示电源网格14的结构的放大图。在该电源布线层(M5(Vdd))中，与具有上述电源环12以及条13的电源布线层不同，没有电源环或条，而全部由网格型的金属布线14来提供电源。
这些电源布线层21·接地布线层22，使用半导体芯片3的上层的布线层4b(例如，M5、M6)来构成。连接晶体管彼此的信号线尽量使用下层的布线4a(例如，M1～M4)来缩短布线长度，仅对于如电路块间的布线那样的远块彼此的通信等的一部分使用全局布线层。
<多个半导体芯片粘合时的问题>
如上所述，电源布线层或接地布线层，通过使用全局布线而规则地进行布线来进行电源的稳定化。通过使该电源布线层4b(M6)的金属布线与接地布线层4b(M5)的金属布线相互对置配置，从而使金属电极彼此对置，产生寄生电容。能够利用该寄生电容来形成去耦电容器。
例如，以使具有相同布局的2个半导体芯片3a、3b进行粘合的情况为例进行说明。
图5是使具有相同布局的2个半导体芯片3a、3b面对面粘合时的2个半导体芯片3a、3b的各自对置面的俯视图。在最上位的布线层(M6)中，有与电源相关的布线层21和各种焊盘23、24、25。焊盘23、24、25是成形成用于与其它半导体芯片3b、3a连接的微凸块的基础的部分。而且，也可以不使用微凸块而直接连接布线彼此。
不过，在该例子中，使用了为了说明而简化的布线结构，实际上，布线是大量地被布线在半导体芯片3a、3b上的。
在相同半导体芯片的情况下，最上位的布线层的结构是相同的。因此，如图5所示，在面对面的三维层叠时，电源布线层21与电源布线层21成为相向的结构。在这样的结构中，在表面的金属布线彼此之间，不形成去耦电容器。
图6是表示面对面粘合具有相同布局的2个半导体芯片3a、3b时的三维集成电路的剖面结构的示意图。在各个半导体芯片3a、3b内，通过将使用为接地的M5层的布线与使用为电源的M6层的布线成对，来形成电容。然而，在半导体芯片3a、3b间，由于使用为电源的电源布线层21彼此相向，故无法形成电容。
本发明人认识到，为了电源稳定化的目的，在使2个半导体芯片3a、3b层叠的三维集成电路10中，仅以在各个半导体芯片3a、3b内的电源布线层(M6)与接地布线层(M5)之间所构成的去耦电容器是不够的，进而，研究是否无法构成去耦电极，从而实现了本发明。
(实施方式1)
<三维集成电路的结构>
图7是表示实施方式1的三维集成电路10的剖面结构的剖视图。该三维集成电路10的特征在于，为了在半导体芯片3a、3b的附近形成更大的电容，在层叠的2个半导体芯片3a、3b的任一者的最上位层追加第二接地布线层或第二电源布线层(M7)。该布线层(M7)的追加能够与通常的布线程序同样地进行，其优点在于，不需要特殊的工序或特殊的部件，就能够通过较少的追加成本，在半导体芯片3a、3b附近形成具有电容的去耦电容器。
图8是表示在第二半导体芯片3b的电源布线层(M6)上，新追加了第二接地布线层(M7)的平面芯片布局的俯视图。此时，由于对三维层叠用新追加第二接地布线层或第二电源布线层(M7)，因此，不仅作为去耦电容15，还有能够为了三维层叠而对信号线进行再布线的效果。
通过设为这样的布线结构，如图7所示，不仅能形成半导体芯片3a、3b内的布线彼此之间的电容15，还能形成半导体芯片3a、3b间的去耦电容器15。此外，通过追加第二接地布线层或第二电源布线层(M7)，不使用特殊的工序或原材料，与现有技术相比较，能够构成大容量的去耦电容器15。此外，在不进行三维层叠时，即在作为单体的半导体芯片3a而进行利用时，有以下优点：由于可以仅不制造最后一层(第二接地布线层或第二电源布线层(M7))即可，因此能够制造不包括三维化成本的低成本的芯片。
在以上的示例中，虽然表示了最上位层(M6)仅是电源的电源布线层21的示例，但并不局限于此，如图9(a)所示，在同一层(M5、M6)中，也可以是电源布线层21与接地布线层22混合存在的布线。不过，此时，如图9(b)所示，作为追加的布线层(M7)，要将第二接地布线层22／第二电源布线层21，在与最上层的布线层(M6)中的电源布线层21／接地布线层22对置的位置，层叠为与布线层(M6)呈相反的极性。
<将3片以上半导体芯片进行层叠后的三维集成电路的结构>
图10(a)是表示作为半导体芯片3而将3个处理器30a、30b、30c进行层叠后的三维集成电路的剖面结构的剖视图。如此，在由3片以上半导体芯片30a、30b、30c形成的三维集成电路10中，要考虑板(未图示)上的去耦电容器与消耗大功率的半导体芯片的位置关系来层叠第二接地布线层或第二电源布线层。例如，如图10(a)所示，若所有半导体芯片30a、30b、30c为相同结构、或者相同的消耗功率，则将距板较远的2个半导体芯片30b、30c作为对26，面对面进行连接。另一方面，与板侧的芯片30a、30b面对背进行连接。通过这样的结构，即使是在距板上的去耦电容器较远的位置所配置的半导体芯片30b、30c，也由于在半导体芯片30b、30c的附近能够形成基于去耦电容器的电容，因此能够使电源的稳定性提高。
此外，图10(b)是表示作为半导体芯片3从基板1侧，层叠了处理器30、存储器1(31a)、存储器2(31b)的三维集成电路的剖面结构的剖视图。如图10(b)所示，在接近板(未图示)上的去耦电容器的位置即最下面设置了消耗功率大的半导体芯片30时，将接近板的2个半导体芯片30、31a作为对26，面对面进行连接。另一方面，与上部侧的半导体芯片31a、31b构成为面对背连接。在这样的结构中，由于能够紧接在如处理器那样的消耗大电流的芯片之上形成去耦电容器，因此即使在处理器中突然消耗大的电流，也能够允许存储器侧的电压变动。
而且，在本实施例中，虽然表示了3层布线层的结构，但即使是4层以上的布线层的情况，也能够以相同的规则构成。
<半导体芯片的制造方法>
针对本发明中的半导体芯片3的制造方法，使用图11～图13进行说明。
图11是表示半导体芯片的制造流程的简图。其中，假设布线层构成3层的情况。此外，图12～图13针对处理流程内的各工序的概要进行说明。
形成半导体芯片(集成电路)的工序的大体划分，能够划分为前工序(Front-End OfLine，FEOL)和后工序(Back-End OfLine，BEOL)。
(1)首先，开始在硅晶片中形成元件分离(Shallow Trench Isolation)(图12(a))。该处理通过光刻胶33对元件分离的区域以外进行掩模。然后，通过RIE(Reactive Ion Etching：反应离子刻蚀)34在纵向上进行蚀刻处理来形成沟槽型的过孔。为了元件分离，而在内部填充SiO2(32)并通过CMP(Chemical Mechanical Polish，化学机械抛光)研磨表面来进行平坦化。
(2)然后，在硅基板的表面通过热氧化制成薄的栅极氧化膜之后，通过LPCVD(Low Pressure CVD，低压化学气相沉积)使多晶硅35沉积而形成栅极(图12(b))。
(3)将该栅极进行掩模化，注入硼或磷等杂质来形成源极·漏极等扩散区域(图12(c))。
(4)而且，将Si3N4(37)作为垫片，在使LPCVD沉积后，用绝缘膜充埋晶体管101和金属布线之间，而形成自对准多晶硅化物(图13(a))。
(5)在前工序的最后，至晶体管的扩散区域为止挖接触孔，并充埋铝或钨插塞(plug)(图13(b))。
这以后是后工序(BEOL)。
(6)为了形成布线，在用光刻胶进行了掩模之后，通过用RIE而至扩散区域为止进行蚀刻的CVD，埋入屏蔽金属、金属材料39等，进行镀敷，最后通过CMP对表面进行平坦化。之后，也同样地重复CMP与蚀刻来形成多层布线层(图13(c))。在图的示例中，由于具有3层金属布线层，因此，将这些处理重复3次。作为金属材料，例如，能够使用铝、铜。
<三维集成电路的制造方法>
接着，针对本发明的实施方式1的三维集成电路的制造方法进行说明。
图14是在本发明的实施方式1的三维集成电路的制造方法中，进行不同芯片彼此之间的粘合时的制造流程。而且，作为与图11的一个半导体芯片的制造流程的差别来进行说明。在该制造流程中，基本的处理流程与图11～图13实质上相同，但由于层叠的半导体芯片3a、3b为2个，因此，掩模有2组，处理流程也各不相同。而且，各处理流程的内容由于与前述的处理重复，因此省略其说明。
由于对层叠的2个半导体芯片3a、3b的任一方的半导体芯片3b追加金属布线层(在示例中M4层)，因此，在另一个半导体芯片3b中，布线形成工序增加1个工序。由此，仅对粘合的一方的半导体芯片3b，形成比另一方多一个布线层的M4布线(图15)。最后通过将这2个半导体芯片进行层叠来形成三维集成电路10(图16)。
图17是三维集成电路中使用的具有相同晶体管层的2个半导体芯片的制造流程。而且，如图17，在具有相同晶体管层的半导体芯片的情况下，能够共有掩模的大部分和制造工序。此时，虽然仅针对第二半导体芯片3b的最后的M4布线形成的部分成为其他工序，但由于大部分装置或流程能够使用同样的工序，因此能够实现成本削减、成品率提高等。
产业上的利用可能性
本申请的三维集成电路，在2个半导体芯片间设置第二接地布线层或第二电源布线层。由此，不仅形成构成三维集成电路的各半导体芯片内的电源布线层和接地布线层之间的去耦电容器，还能够在2个半导体芯片间形成去耦电容器，因此，作为使电源稳定化提高的三维集成电路是有用的。
符号的说明：
1-封装基板，
2-凸块(板用)，
3-芯片，
3a-第一芯片，
3b-第二芯片，
4-布线层，
4a-中间布线层，
4b-全局布线层，
5-晶体管层，
6-凸块(芯片间用)，
10-三维集成电路，
11-IO焊盘，
12-电源环(金属布线)，
13-条(金属布线)，
14-电源网格(金属布线)，
15-去耦电容器，
21-电源(Vdd)，
22-接地(Vss)，
23-焊盘(芯片间的数据通信用)，
24-焊盘(芯片间的电源连接用)，
25-焊盘(芯片间的接地连接用)
26-对，
30、30a、30b、30c-处理器，
31、31a、31b-存储器，
32-二氧化硅(SiO2)，
33-光刻胶，
34-RIE，
35-多晶硅(Poly-Si)，
36-杂质(掺杂物：dopant)，
37-Si3N4，
38-铝／钨插塞，
39-铝／铜，
M1-本地布线层，
M2-中间布线层，
M3-中间布线层，
M4-中间布线层，
M5-全局布线层，
M6-全局布线层，
M7-全局布线层(追加层)。

Claims (16)

1.一种三维集成电路，将第一半导体芯片和第二半导体芯片进行了层叠，
所述第一半导体芯片以及所述第二半导体芯片，连续设置了具有用于稳定地向各自的内部电路提供电源电压的布线图案构造的电源布线层、和接地布线层，并且，
所述第一半导体芯片和所述第二半导体芯片的任一方的半导体芯片，在与另一方的半导体芯片对置的面上还具有第二接地布线层或第二电源布线层。
2.根据权利要求1所述的三维集成电路，其特征在于，
在所述一方的半导体芯片的所述第二接地布线层或第二电源布线层、与所述另一方的半导体芯片的所述电源布线层或接地布线层之间，构成去耦电容器。
3.根据权利要求1所述的三维集成电路，其特征在于，
在所述第一半导体芯片和所述第二半导体芯片的各自的半导体芯片内，在所述电源布线层与所述接地布线层之间构成去耦电容器。
4.根据权利要求1所述的三维集成电路，其特征在于，
在所述第一半导体芯片和所述第二半导体芯片的各自的半导体芯片中，所述电源布线层以及所述接地布线层被设置在与对置的半导体芯片相面向的表面侧。
5.根据权利要求1所述的三维集成电路，其特征在于，
所述一方的半导体芯片，在所述第二接地布线层或第二电源布线层的正下方具有所述电源布线层或接地布线层，
在所述一方的半导体芯片的所述第二接地布线层或第二电源布线层、与所述第二接地布线层或第二电源布线层的正下方的所述电源布线层或接地布线层之间，构成去耦电容器。
6.根据权利要求1所述的三维集成电路，其特征在于，
具有4组彼此对置的所述电源布线层与所述接地布线层、或者所述接地布线层与所述电源布线层的对。
7.根据权利要求1所述的三维集成电路，其特征在于，
所述电源布线层的布线图案结构包括网格状的金属布线。
8.根据权利要求1所述的三维集成电路，其特征在于，
所述电源布线层的布线图案结构，包括包围周围的电源环和连接所述电源环内的纵向或横向的条。
9.根据权利要求1所述的三维集成电路，其特征在于，
所述第一半导体芯片和所述第二半导体芯片，是具有相同晶体管层的半导体芯片。
10.根据权利要求1所述的三维集成电路，其特征在于，
所述电源布线层和所述接地布线层是全局布线层。
11.根据权利要求1所述的三维集成电路，其特征在于，
还具有支撑整体的基板。
12.根据权利要求1所述的三维集成电路，其特征在于，
所述三维集成电路还具有第三半导体芯片，
所述第三半导体芯片与所述第一半导体芯片或所述第二半导体芯片层叠。
13.根据权利要求12所述的三维集成电路，其特征在于，
所述第三半导体芯片被设置在所述基板与所述第一半导体芯片或所述第二半导体芯片之间，
在距所述基板较远的所述第一半导体芯片与所述第二半导体芯片之间具有所述第二接地布线层或第二电源布线层。
14.根据权利要求12所述的三维集成电路，其特征在于，
所述第一半导体芯片或所述第二半导体芯片，设置为与所述基板相接，
所述第三半导体芯片，被设置在所述第一半导体芯片以及所述第二半导体芯片之中与所述基板不相接的半导体芯片上，
所述第一半导体芯片或所述第二半导体芯片，比所述第三半导体芯片消耗电流多。
15.一种处理器装置，包括权利要求1～14的任一项所述的三维集成电路。
16.一种三维集成电路的制造方法，该三维集成电路将第一半导体芯片和第二半导体芯片进行了层叠，所述制造方法包括：
将晶体管层和包括接地布线层以及电源布线层的布线层进行层叠而形成第一半导体芯片的工序；
使用由设置所述第一半导体芯片的工序得到的第一半导体芯片的一部分，进一步将第二接地布线层或第二电源布线层进行层叠而形成第二半导体芯片的工序；和
使所述第一半导体芯片的所述布线层的面与所述第二半导体芯片的所述第二接地布线层或第二电源布线层彼此对置地粘合而得到三维集成电路的工序。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110110405A (zh) * 2019-04-24 2019-08-09 苏州浪潮智能科技有限公司 一种pcb布线减小耗能芯片电源压差的方法及装置
CN112771655A (zh) * 2018-09-28 2021-05-07 株式会社索思未来 半导体集成电路装置以及半导体封装件构造

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9343369B2 (en) * 2014-05-19 2016-05-17 Qualcomm Incorporated Three dimensional (3D) integrated circuits (ICs) (3DICs) and related systems
KR20170031160A (ko) * 2014-07-07 2017-03-20 톰슨 라이센싱 메타데이터에 따른 비디오 콘텐츠 향상
KR102434988B1 (ko) * 2017-06-23 2022-08-23 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
FR3077925B1 (fr) * 2018-02-14 2021-06-18 Commissariat Energie Atomique Circuit integre tridimensionnel face a face de structure simplifiee
CN113470578B (zh) * 2020-03-31 2022-06-17 北京小米移动软件有限公司 显示驱动模组、显示面板和电子设备
US11581281B2 (en) 2020-06-26 2023-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Packaged semiconductor device and method of forming thereof

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1491439A (zh) * 2001-11-22 2004-04-21 ���ṫ˾ 多芯片电路模块及其制造方法
CN1926684A (zh) * 2004-06-07 2007-03-07 富士通株式会社 内置有电容器的半导体装置及其制造方法
JP3895756B1 (ja) * 2005-11-30 2007-03-22 株式会社システム・ファブリケーション・テクノロジーズ 半導体装置
CN1971912A (zh) * 2005-11-25 2007-05-30 松下电器产业株式会社 半导体集成电路及其设计方法
US20090020850A1 (en) * 2007-07-17 2009-01-22 Kabushiki Kaisha Toshiba Semiconductor design apparatus, semiconductor circuit and semiconductor design method
CN101621055A (zh) * 2008-06-30 2010-01-06 英特尔公司 多管芯集成电路器件和方法
WO2011030467A1 (ja) * 2009-09-14 2011-03-17 株式会社日立製作所 半導体装置
CN102044512A (zh) * 2009-10-09 2011-05-04 台湾积体电路制造股份有限公司 集成电路及三维堆叠的多重芯片模块
CN102893397A (zh) * 2011-05-17 2013-01-23 松下电器产业株式会社 三维集成电路、处理器、半导体芯片及三维集成电路的制造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0232559A (ja) 1988-07-22 1990-02-02 Matsushita Electric Ind Co Ltd 電子部品実装体
JP4795521B2 (ja) 2000-10-16 2011-10-19 富士通株式会社 半導体装置及びその製造方法
JP2002270771A (ja) 2001-03-09 2002-09-20 Hitachi Ltd 半導体装置の製造方法
JP2005223213A (ja) 2004-02-06 2005-08-18 Seiko Epson Corp 半導体集積回路装置
JP4280179B2 (ja) 2004-02-27 2009-06-17 新光電気工業株式会社 積層型半導体装置
JP2007134468A (ja) 2005-11-10 2007-05-31 Kawasaki Microelectronics Kk 半導体集積回路
JP4967164B2 (ja) * 2008-03-19 2012-07-04 Ｎｅｃインフロンティア株式会社 多層プリント配線板及びそれを用いた電子機器
JP5364023B2 (ja) * 2010-03-29 2013-12-11 パナソニック株式会社 半導体装置
US8576578B2 (en) * 2011-06-27 2013-11-05 International Business Machines Corporation Robust power plane configuration in printed circuit boards

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1491439A (zh) * 2001-11-22 2004-04-21 ���ṫ˾ 多芯片电路模块及其制造方法
CN1926684A (zh) * 2004-06-07 2007-03-07 富士通株式会社 内置有电容器的半导体装置及其制造方法
CN1971912A (zh) * 2005-11-25 2007-05-30 松下电器产业株式会社 半导体集成电路及其设计方法
JP3895756B1 (ja) * 2005-11-30 2007-03-22 株式会社システム・ファブリケーション・テクノロジーズ 半導体装置
US20090020850A1 (en) * 2007-07-17 2009-01-22 Kabushiki Kaisha Toshiba Semiconductor design apparatus, semiconductor circuit and semiconductor design method
CN101621055A (zh) * 2008-06-30 2010-01-06 英特尔公司 多管芯集成电路器件和方法
WO2011030467A1 (ja) * 2009-09-14 2011-03-17 株式会社日立製作所 半導体装置
CN102044512A (zh) * 2009-10-09 2011-05-04 台湾积体电路制造股份有限公司 集成电路及三维堆叠的多重芯片模块
CN102893397A (zh) * 2011-05-17 2013-01-23 松下电器产业株式会社 三维集成电路、处理器、半导体芯片及三维集成电路的制造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112771655A (zh) * 2018-09-28 2021-05-07 株式会社索思未来 半导体集成电路装置以及半导体封装件构造
CN110110405A (zh) * 2019-04-24 2019-08-09 苏州浪潮智能科技有限公司 一种pcb布线减小耗能芯片电源压差的方法及装置
CN110110405B (zh) * 2019-04-24 2022-08-19 苏州浪潮智能科技有限公司 一种pcb布线减小耗能芯片电源压差的方法及装置

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