KR970076176A - 클럭 스큐에 둔감한 스캔 체인 재정렬 방법 및 그를 이용한 집적회로 - Google Patents

클럭 스큐에 둔감한 스캔 체인 재정렬 방법 및 그를 이용한 집적회로 Download PDF

Info

Publication number
KR970076176A
KR970076176A KR1019970020109A KR19970020109A KR970076176A KR 970076176 A KR970076176 A KR 970076176A KR 1019970020109 A KR1019970020109 A KR 1019970020109A KR 19970020109 A KR19970020109 A KR 19970020109A KR 970076176 A KR970076176 A KR 970076176A
Authority
KR
South Korea
Prior art keywords
group
clock
sequential
components
clock signal
Prior art date
Application number
KR1019970020109A
Other languages
English (en)
Inventor
안드레스 티니
Original Assignee
베일리 웨인 피
심비오스 로직 인코퍼레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 베일리 웨인 피, 심비오스 로직 인코퍼레이티드 filed Critical 베일리 웨인 피
Publication of KR970076176A publication Critical patent/KR970076176A/ko

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318552—Clock circuits details
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31725—Timing aspects, e.g. clock distribution, skew, propagation delay
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318594—Timing aspects
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew

Abstract

스캔 체인의 스캔 보류 시간 오류를 제거하는 방법. 이 방법은 집적회로에서 클럭 신호의 분배로 초래되는 정보를 이용한다. 특별히 스캔 체인이 클럭 신호의 분배의 결과에 따라서 재정렬된다. 이 방법은 최소 하나의 그룹내에서 클럭 신호의 클럭 스큐에 따라서 최소 하나의 그룹내에서 재정렬되는 순차회로 구성요소를 포함한다. 이 방법은 그룹간 클럭 스큐에 따라서 정렬되는 그룹을 포함한다.

Description

클럭 스큐에 둔감한 스캔 체인 재정렬 방법 및 그를 이용한 집적회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따라 재정렬된 제1도의 순차회로 구성요소를 포함하는 스캔 체인의 블록도.

Claims (12)

  1. 클럭 신호를 분배하는 분배 단계; 및 상기 클럭 신호의 분배에 따라 스캔 체인을 정렬하는 단계를 포함해서 이루어진 스캔 체인의 스캔 보류 시간 오류 제거 방법.
  2. 제1항에 있어서, 상기 분배 단계는, 클럭 신호를 제공하기 위해 클럭 트리를 밸런싱하는 단계를 포함하는 것을 특징으로 하는 스캔 체인의 스캔 보류 시간 오류 제거 방법.
  3. 제1항에 있어서, 상기 분배 단계는, 스캔 체인의 순차회로 구성요소의 그룹을 제공하는 것을 특징으로 하는 스캔 체인의 스캔 보류 시간 오류 제거 방법.
  4. 제3항에 있어서, 상기 정렬 단계는, 순차회로 구성요소의 그룹을 이용하는 것을 특징으로 하는 스캔 체인의 스캔 보류 시간 오류 제거 방법.
  5. 제3항에 있어서, 적어도 하나의 그룹내의 클럭 신호의 클럭 스큐에 따라 적어도 하나의 그룹내의 순차회로 구성요소를 재정렬하는 단계를 더 포함하는 것을 특징으로 하는 스캔 체인의 스캔 보류 시간 오류 제거 방법.
  6. 제3항에 있어서, 그룹간 클럭 신호의 클럭 스큐에 따라 그룹들을 배열하는 단계를 더 포함하는 것을 특징으로 하는 스캔 체인의 스캔 보류 시간 오류 제거 방법.
  7. 스캔 체인을 정렬하는 단계; 상기 스캔 체인에 연결된 클럭 트리를 밸런싱하는 단계; 및 밸런스된 클럭트리에 따라 스캔 체인을 재정렬하는 단계를 포함해서 이루어진 스캔 체인의 스캔 보류 시간 오류 제거 방법.
  8. 스캔 체인이 순차 구성요소에 제공되는 클럭 신호의 분배에 의해 정의되는 그룹에 따라 스캔 체인을 재배열하는 단계를 포함해서 이루어진 스캔 체인 재배열 방법.
  9. 순차회로 구성요소의 그룹을 포함하는 스캔 체인을 정렬하는 단계; 물리적 위치에 순차회로 구성요소를 재정렬하는 단계; 및 상기 그룹중 적어도 하나의 그룹이 순차회로 구성요소사이에서 클럭 스큐에 따라 상기 그룹중 적어도 하나의 그룹의 순차회로 구성요소를 재정렬하는 단계를 포함해서 이루어진 스캔 체인의 스캔 보류 시간 오류 제거 방법.
  10. 클럭 신호를 수신하도록 결합된 순차 및 조합 회로 구성요소를 포함하는 집적회로에 있어서, 상기 클럭 신호의 분배에 의해 정의되는 그룹에 따라 재배열된 순차회로 구성요소를 포함하는 스캔 경로를 구비해서 이루어진 집적회로.
  11. 제10항에 있어서, 적어도 하나의 그룹내의 클럭 신호의 클럭 스큐에 따라 적어도 하나의 그룹내에서 재정렬되는 순차회로 구성요소를 더 포함하는 것을 특징으로 하는 집적회로.
  12. 제10항에 있어서, 그룹간 클럭 신호의 클럭 스큐에 따라 정렬되는 그룹을 더 포함하는 것을 특징으로 하는 집적회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019970020109A 1996-05-22 1997-05-22 클럭 스큐에 둔감한 스캔 체인 재정렬 방법 및 그를 이용한 집적회로 KR970076176A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/650248 1996-05-22
US08/650,248 US6539509B1 (en) 1996-05-22 1996-05-22 Clock skew insensitive scan chain reordering

Publications (1)

Publication Number Publication Date
KR970076176A true KR970076176A (ko) 1997-12-12

Family

ID=24608110

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970020109A KR970076176A (ko) 1996-05-22 1997-05-22 클럭 스큐에 둔감한 스캔 체인 재정렬 방법 및 그를 이용한 집적회로

Country Status (5)

Country Link
US (1) US6539509B1 (ko)
EP (1) EP0809199B1 (ko)
JP (1) JPH10104320A (ko)
KR (1) KR970076176A (ko)
DE (1) DE69723771T2 (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002071411A1 (en) * 2001-03-06 2002-09-12 Koninklijke Philips Electronics N.V. Clock-skew resistant chain of sequential cells
US7000163B1 (en) * 2002-02-25 2006-02-14 Lsi Logic Corporation Optimized buffering for JTAG boundary scan nets
US7392495B1 (en) * 2002-08-13 2008-06-24 Cypress Semiconductor Corporation Method and system for providing hybrid clock distribution
JP2005032102A (ja) * 2003-07-09 2005-02-03 Matsushita Electric Ind Co Ltd スキャンテスト設計方法、スキャンテスト回路、スキャンフリップフロップ回路、スキャンテスト回路挿入用ｃａｄプログラム、大規模集積回路及び携帯デジタル機器
US7162673B2 (en) * 2003-11-14 2007-01-09 Integrated Device Technology, Inc. Scan chain registers that utilize feedback paths within latch units to support toggling of latch unit outputs during enhanced delay fault testing
KR20050078704A (ko) * 2004-01-31 2005-08-08 삼성전자주식회사 스캔 베이스 ａｔｐｇ 테스트회로, 테스트방법 및 스캔체인 재배열방법
US7421610B2 (en) * 2005-07-21 2008-09-02 Freescale Semiconductor, Inc. Clock generation circuit
US7987400B2 (en) * 2008-02-22 2011-07-26 International Business Machines Corporation Method for optimizing scan chains in an integrated circuit that has multiple levels of hierarchy
US8443326B1 (en) 2012-04-10 2013-05-14 Freescale Semiconductor, Inc. Scan chain re-ordering in electronic circuit design based on region congestion in layout plan
JP5856542B2 (ja) * 2012-06-11 2016-02-09 株式会社日立製作所 半導体集積回路装置
US8839061B2 (en) 2013-02-07 2014-09-16 Freescale Semiconductor, Inc. System and method for scan chain re-ordering
GB2540741B (en) * 2015-07-14 2018-05-09 Advanced Risc Mach Ltd Clock signal distribution and signal value storage
US9627012B1 (en) 2016-06-29 2017-04-18 International Business Machines Corporation Shift register with opposite shift data and shift clock directions
TWI712947B (zh) 2019-06-06 2020-12-11 瑞昱半導體股份有限公司 積體電路設計方法與其非暫態電腦可讀取媒體

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950022079A (ko) * 1993-12-01 1995-07-26 이헌조 클럭 스큐에 의한 불안정현상 방지회로
JPH07192043A (ja) * 1993-08-06 1995-07-28 Matsushita Electric Ind Co Ltd スキャンテスト回路の配置配線方法及びその配置配線装置並びに半導体集積回路
KR950033508A (ko) * 1994-03-24 1995-12-26 데니스 피셀 스캐너블 래치(scannable latch) 및 그 사용 방법
KR960035206A (ko) * 1995-03-29 1996-10-24 문정환 클럭 스큐 제거장치
KR970002691A (ko) * 1995-06-07 1997-01-28 고속 시스템에 있어서, 클럭 스큐를 최소화하고 리타임 마진을 극대화 하기 위한 장치

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4879718A (en) 1987-11-30 1989-11-07 Tandem Computers Incorporated Scan data path coupling
US5239215A (en) * 1988-05-16 1993-08-24 Matsushita Electric Industrial Co., Ltd. Large scale integrated circuit configured to eliminate clock signal skew effects
JPH02236779A (ja) 1989-03-10 1990-09-19 Nec Corp スキャンパス接続方式
US5305451A (en) * 1990-09-05 1994-04-19 International Business Machines Corporation Single phase clock distribution circuit for providing clock signals to multiple chip integrated circuit systems
JP2638281B2 (ja) * 1990-10-08 1997-08-06 日本電気株式会社 スキャンパス回路
US5208764A (en) 1990-10-29 1993-05-04 Sun Microsystems, Inc. Method for optimizing automatic place and route layout for full scan circuits
US5109168A (en) 1991-02-27 1992-04-28 Sun Microsystems, Inc. Method and apparatus for the design and optimization of a balanced tree for clock distribution in computer integrated circuits
JP2695078B2 (ja) 1991-06-10 1997-12-24 株式会社東芝 データ処理装置クロック信号の分配方法
JPH0582611A (ja) 1991-09-02 1993-04-02 Rohm Co Ltd 論理回路のレイアウトパターン検証方法
US5475830A (en) 1992-01-31 1995-12-12 Quickturn Design Systems, Inc. Structure and method for providing a reconfigurable emulation circuit without hold time violations
JP2871291B2 (ja) * 1992-05-20 1999-03-17 日本電気株式会社 論理集積回路
US5481209A (en) * 1993-09-20 1996-01-02 Lsi Logic Corporation Clock distribution and control in an integrated circuit
US5502731A (en) * 1994-08-18 1996-03-26 International Business Machines Corporation Delay test coverage without additional dummy latches in a scan-based test design
JPH08320893A (ja) * 1995-05-24 1996-12-03 Mitsubishi Electric Corp 論理合成装置、論理合成方法及び半導体集積回路
US5596585A (en) * 1995-06-07 1997-01-21 Advanced Micro Devices, Inc. Performance driven BIST technique
CA2187466A1 (en) * 1995-10-19 1997-04-20 Kwang-Ting Cheng Method for inserting test points for full- and partial-scan built-in self-testing

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07192043A (ja) * 1993-08-06 1995-07-28 Matsushita Electric Ind Co Ltd スキャンテスト回路の配置配線方法及びその配置配線装置並びに半導体集積回路
KR950022079A (ko) * 1993-12-01 1995-07-26 이헌조 클럭 스큐에 의한 불안정현상 방지회로
KR950033508A (ko) * 1994-03-24 1995-12-26 데니스 피셀 스캐너블 래치(scannable latch) 및 그 사용 방법
KR960035206A (ko) * 1995-03-29 1996-10-24 문정환 클럭 스큐 제거장치
KR970002691A (ko) * 1995-06-07 1997-01-28 고속 시스템에 있어서, 클럭 스큐를 최소화하고 리타임 마진을 극대화 하기 위한 장치

Also Published As

Publication number Publication date
DE69723771T2 (de) 2004-04-22
EP0809199A3 (en) 2000-07-19
EP0809199A2 (en) 1997-11-26
US6539509B1 (en) 2003-03-25
DE69723771D1 (de) 2003-09-04
EP0809199B1 (en) 2003-07-30
JPH10104320A (ja) 1998-04-24

Similar Documents

Publication Publication Date Title
KR970076176A (ko) 클럭 스큐에 둔감한 스캔 체인 재정렬 방법 및 그를 이용한 집적회로
DE68913610T2 (de) Abtastbare Register-/Verriegelungsschaltung.
MX9205894A (es) Elastomero segmentado de alto funcionamiento.
DE69008816T2 (de) Gehäuse für einen Computer.
DE68921269D1 (de) Integrierte Prüfschaltung.
DE68916423T2 (de) Enzymatisch verstärkter, piezoelektrischer, spezifischer bindungstest.
KR920008768A (ko) 반도체기억장치
DE68916221T2 (de) Selbstabgleichungsanordnung für einen sprachumschaltbaren Lautfernsprecher.
ES2167884T3 (es) Dispositivo para controlar unidades de mercancias correspondientes a una orden de preparacion de pedidos.
FI972693A0 (fi) Polttoainepanos, joka sisältää lyhyet polttoaineyksiköt
ATE272864T1 (de) Datenwiederherstellung in einem verteilten system
NO933638D0 (no) Brettbar gjenstand, slik som en informasjonsbaerer, beholder o.l.
DE68923573D1 (de) Eingangsschaltungen.
TW377505B (en) Semiconductor integrated circuit
DE3787422T2 (de) Elektronische Registrierkasse.
KR950001534A (ko) 주사 체인내에 비주사가능한 부분의 상태를 포함하기 위한 방법 및 장치
KR850006802A (ko) 데이터 전송 장치
KR970007706A (ko) 부호 검증 방법
KR900002177A (ko) 기호압축회로
KR900002638A (ko) 샘플홀드회로
DE69021131T2 (de) Elektronische Registrierkasse.
DE68901976T2 (de) Push-pull-ausgangsschaltung, ohne belastung durch hochenergetische traeger.
DE68907151T2 (de) Eingangsschaltung mit beschleunigtem Schalten.
KR910014805A (ko) 디지탈신호처리장치
FI895123A0 (fi) Kytkentäjärjestely keskusohjattuja tietojenvälityslaitoksia, etenkin PCM-puhelinvälityslaitoksia varten, joissa on keskuskytkentäkenttä ja siihen liitetyt liitäntäryhmät, joissa on osakytkentäkentät

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application