KR910014805A - 디지탈신호처리장치 - Google Patents
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- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
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- G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 1실시예에 따른 파이프라인처리방식을 이용한 디지탈 신호처리장치의 구성도, 제2도는 제1도에 도시된 디지탈신호처리장치의 동작을 나타낸 타이밍챠트, 제3도는 제1도에 도시된 디지탈신호처리장치에 이용되고 있는 트랜스패런트래치의 구성도.
Claims (5)
- 복수의 파이프라인 스테이지로 구성되는 디지탈신호처리에 있어서, 상기 스테이지의 하나는 제1 및 제2회로유니트(22a,22b, 52, 53, 68, 69, 70, 71)로 구성되고, 상기 제2회로유니트(22b, 53, 69, 71)의 전단에는 제1래치수단(30a, 54, 64, 66)이 설치되며, 상기 제2회로유니트(22b, 53, 69, 71)의 후단에는 제2래치수단(30b, 55, 65, 67)이 설치되고, 상기 제1래치수단(30a, 54, 64, 66)의 출력은 상기 제2회로유니트(22b, 53, 69, 71)에 입력되며, 상기 제2회로유니트(22b, 53,69, 71)의 출력은 상기 제2래치수단(30b, 55, 65, 67)에 입력되고, 상기 제1및 제2래치수단(30a, 30b, 54, 55, 64, 65,66, 67)에 입력되는 클럭(CLK,)은 서로 역상인 것을 특징으로 하는 디지탈신호처리장치.
- 제1항에 있어서, 상기 제1회로유니트(22a, 52, 68, 70)의 출력은 모두 상기 제1래치수단(30a, 54, 64, 66)에 입력되는 것을 특징으로 하는 디지탈신호처리장치.
- 제1항에 있어서, 상기 제1회로유니트(52)의 출력은 일부는 상기 제1래치수단(54)에 입력되고, 잔여의 출력은 레지스터를 매개해서 다음 단의 스테이지로 출력되는 것을 특징으로 하는 디지탈신호처리장치.
- 제1항에 있어서, 상기 제2회로유니트(22b, 53, 69, 71)의 최대지연시간은 상기 제1회로유니트(22a, 52, 68, 70)의 최대지연시간보다 작은 것을 특징으로 하는 디지탈신호처리장치.
- 제1항에 있어서, 상기 제1 및 제2래치수단(30a, 30b, 54, 55, 64, 65, 66, 67)은 트랜스패런트래치로 구성되어 있는 것을 특징으로 하는 디지탈신호처리장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Family
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KR100452174B1 (ko) * | 1995-06-27 | 2005-01-05 | 코닌클리케 필립스 일렉트로닉스 엔.브이. | 파이프라인데이터처리회로 |
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