KR910014805A - 디지탈신호처리장치 - Google Patents

디지탈신호처리장치 Download PDF

Info

Publication number
KR910014805A
KR910014805A KR1019910000510A KR910000510A KR910014805A KR 910014805 A KR910014805 A KR 910014805A KR 1019910000510 A KR1019910000510 A KR 1019910000510A KR 910000510 A KR910000510 A KR 910000510A KR 910014805 A KR910014805 A KR 910014805A
Authority
KR
South Korea
Prior art keywords
signal processing
digital signal
latch means
circuit units
input
Prior art date
Application number
KR1019910000510A
Other languages
English (en)
Other versions
KR940001556B1 (ko
Inventor
가즈다카 노가미
Original Assignee
아오이 죠이치
가부시키가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아오이 죠이치, 가부시키가이샤 도시바 filed Critical 아오이 죠이치
Publication of KR910014805A publication Critical patent/KR910014805A/ko
Application granted granted Critical
Publication of KR940001556B1 publication Critical patent/KR940001556B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines
    • G06F9/3869—Implementation aspects, e.g. pipeline latches; pipeline synchronisation and clocking
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead

Landscapes

  • Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Advance Control (AREA)
  • Image Processing (AREA)
  • Complex Calculations (AREA)

Abstract

내용 없음

Description

디지탈신호처리장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 1실시예에 따른 파이프라인처리방식을 이용한 디지탈 신호처리장치의 구성도, 제2도는 제1도에 도시된 디지탈신호처리장치의 동작을 나타낸 타이밍챠트, 제3도는 제1도에 도시된 디지탈신호처리장치에 이용되고 있는 트랜스패런트래치의 구성도.

Claims (5)

  1. 복수의 파이프라인 스테이지로 구성되는 디지탈신호처리에 있어서, 상기 스테이지의 하나는 제1 및 제2회로유니트(22a,22b, 52, 53, 68, 69, 70, 71)로 구성되고, 상기 제2회로유니트(22b, 53, 69, 71)의 전단에는 제1래치수단(30a, 54, 64, 66)이 설치되며, 상기 제2회로유니트(22b, 53, 69, 71)의 후단에는 제2래치수단(30b, 55, 65, 67)이 설치되고, 상기 제1래치수단(30a, 54, 64, 66)의 출력은 상기 제2회로유니트(22b, 53, 69, 71)에 입력되며, 상기 제2회로유니트(22b, 53,69, 71)의 출력은 상기 제2래치수단(30b, 55, 65, 67)에 입력되고, 상기 제1및 제2래치수단(30a, 30b, 54, 55, 64, 65,66, 67)에 입력되는 클럭(CLK,)은 서로 역상인 것을 특징으로 하는 디지탈신호처리장치.
  2. 제1항에 있어서, 상기 제1회로유니트(22a, 52, 68, 70)의 출력은 모두 상기 제1래치수단(30a, 54, 64, 66)에 입력되는 것을 특징으로 하는 디지탈신호처리장치.
  3. 제1항에 있어서, 상기 제1회로유니트(52)의 출력은 일부는 상기 제1래치수단(54)에 입력되고, 잔여의 출력은 레지스터를 매개해서 다음 단의 스테이지로 출력되는 것을 특징으로 하는 디지탈신호처리장치.
  4. 제1항에 있어서, 상기 제2회로유니트(22b, 53, 69, 71)의 최대지연시간은 상기 제1회로유니트(22a, 52, 68, 70)의 최대지연시간보다 작은 것을 특징으로 하는 디지탈신호처리장치.
  5. 제1항에 있어서, 상기 제1 및 제2래치수단(30a, 30b, 54, 55, 64, 65, 66, 67)은 트랜스패런트래치로 구성되어 있는 것을 특징으로 하는 디지탈신호처리장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910000510A 1990-01-17 1991-01-15 디지탈신호처리장치 KR940001556B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2-006383 1990-01-17
JP02-006383 1990-01-17
JP2006383A JPH03211613A (ja) 1990-01-17 1990-01-17 ディジタル信号処理装置

Publications (2)

Publication Number Publication Date
KR910014805A true KR910014805A (ko) 1991-08-31
KR940001556B1 KR940001556B1 (ko) 1994-02-24

Family

ID=11636864

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910000510A KR940001556B1 (ko) 1990-01-17 1991-01-15 디지탈신호처리장치

Country Status (3)

Country Link
EP (1) EP0438126A3 (ko)
JP (1) JPH03211613A (ko)
KR (1) KR940001556B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100452174B1 (ko) * 1995-06-27 2005-01-05 코닌클리케 필립스 일렉트로닉스 엔.브이. 파이프라인데이터처리회로

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2323187B (en) * 1997-03-14 2001-09-19 Nokia Mobile Phones Ltd Data processing circuit using both edges of a clock signal
FR2770660B1 (fr) 1997-11-03 2000-08-25 Inside Technologies Microprocesseur, notamment pour carte a puce
FR2770661B1 (fr) * 1997-11-03 2001-08-10 Inside Technologies Microprocesseur comprenant des moyens de concatenation de bits
CN101232360B (zh) * 2007-01-23 2011-08-10 华为技术有限公司 数据接收装置及方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3166256D1 (en) * 1981-03-23 1984-10-31 Ibm Deutschland Device for shortening the cycle time in a data processing device
CA1302585C (en) * 1987-04-10 1992-06-02 Brian Lefsky Clock skew avoidance technique for pipeline processors
JPH01255036A (ja) * 1988-04-04 1989-10-11 Toshiba Corp マイクロプロセッサ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100452174B1 (ko) * 1995-06-27 2005-01-05 코닌클리케 필립스 일렉트로닉스 엔.브이. 파이프라인데이터처리회로

Also Published As

Publication number Publication date
EP0438126A2 (en) 1991-07-24
JPH03211613A (ja) 1991-09-17
EP0438126A3 (en) 1993-06-30
KR940001556B1 (ko) 1994-02-24

Similar Documents

Publication Publication Date Title
JP2787725B2 (ja) データ・クロックのタイミング合わせ回路
KR880003247A (ko) 반도체 집적회로장치
KR880014475A (ko) 반도체 집적회로장치
KR900014970A (ko) 동기 회로
KR910002119A (ko) 신호발생기
GB2079998A (en) Frequency-dividing circuit
KR880009381A (ko) 반도체 집적회로장치
KR940015787A (ko) 이산여현 변환회로
KR940007649A (ko) 디지탈 신호 처리장치
KR910014805A (ko) 디지탈신호처리장치
KR870009595A (ko) 직렬-비트 2의 보수 디지탈 신호 처리 장치
KR960025082A (ko) 데이타 전송장치
KR920001830A (ko) 입력가중형 트랜스 버셜필터
KR880014737A (ko) 다중입력 디지탈 필터
JP2674810B2 (ja) 多重化ｎ連一致保護回路
KR930006540A (ko) 승산 회로의 부분 승수 선택 회로
JPS52140241A (en) Binary #-digit addition circuit
SU1538255A1 (ru) Преобразователь пр мого последовательного кода в дополнительный
SU1667041A1 (ru) Устройство дл ввода информации
KR880014576A (ko) 전하 결합 소자
KR970056151A (ko) 병렬 스크램블러/디스크램블러
KR960016144A (ko) 고성능 궤환 쉬프트 레지스터
KR940003188A (ko) 동기식 카운터회로
KR920010463A (ko) 데이터 인터페이스 회로
KR960014956A (ko) 바운더리 스캔 구조의 테스트 데이터 입력 장치

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
SUBM Submission of document of abandonment before or after decision of registration