KR890009117A - 한정된 준안정성 타임 동기화기 - Google Patents

한정된 준안정성 타임 동기화기 Download PDF

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KR890009117A
KR890009117A KR1019880015423A KR880015423A KR890009117A KR 890009117 A KR890009117 A KR 890009117A KR 1019880015423 A KR1019880015423 A KR 1019880015423A KR 880015423 A KR880015423 A KR 880015423A KR 890009117 A KR890009117 A KR 890009117A
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소웰 리차드
피터스 로버트
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존 지.웹
내쇼날 세미콘덕터 코포레이숀
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Abstract

내용 없음

Description

한정된 준안정성 타임 동기화기
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 3 도는 본 발명에 따른 한정된 준안정성 타임 동기화기 회로를 예시하는 개략도.
제 4 도는 제 3 도에서 도시된 2스테이지 동기화기 회로의 전송곡선을 예시하는 그래프이다.

Claims (5)

  1. 수신회로의 클록 주파수로 디지탈 수신 회로에 제공된 입력 데이타 신호를 동기화하는 한정된 준 안정성 타임 동기화에 있어서, 입력 데이타 신호를 수신하고 2개의 포텐셜 준안전성 파인트를 제공하는 마스타 스테이지, 동기화기의 준안성 조건들의 분석을 제공하도록 마스타 스테이지와 부 스테이지 사이에서 피드 퍼워드/백 경로로서 작용하는 데이타 경로를 통하여 마스타 스테이지 출력을 수용하도록 연결되고 하나의 포텐셜 준안정성 포인트를 제공하는 부 스테이지를 포함하는 동기화기.
  2. 제 1 항에 있어서, 마스타 스테이지는 슈미트 트리거와 크로스 연결된 인버터를 포함하는 동기화기.
  3. 제 2 항에 있어서, 부 스테이지는 버퍼 인버터와 둘째의 크로스 연결된 인버터를 포함하는 동기화기
  4. 제 3 항에 있어서, 슈미트 트리거에 이용되는 트랜지스터들의 W/L비는 슈미트 트리거가 둘째의 크로스 연결된 인버터를 억제하는 정도인 동기화기
  5. 수신 회로의 클록 주파수로 디지탈 수신 회로에 제공된 입력 데이타 신호를 동기화 시키는 한정된 준안정성 타임 동기화에 있어서, 클록신호에 비동시성인 데이타 신호를 수신하고 클록 신호의 수신시에 출력신호를 제공하는 제 1 논리게이트, 제 1 논리게이트로 부터 출력 신호를 수신하여 2개의 포텐셜 준안정성 포인트들을 제공할 수 있는 첫째 스테이자, 클록 신호 컴플리멘트에 응답하여 첫째 스테이지와 둘째 스테이지 사이에서 데이타 피드퍼워드/백 경로를 제공하도록 연결된 제2논리게이트, 동기화기의 준안정성 조건들의 분석을 제공하도록 부 스테이지와 마스타 스테이지 사이에서 피드퍼워드/백 경로로서 작용하는 데이타 경로를 통하여 마스타 스테이지 출력을 수신하도록 연결된 둘째 스테이지를 포함하는 동기화기.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019880015423A 1987-11-24 1988-11-23 유한 준안정 시간 동기화 장치 KR0131878B1 (ko)

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