JPH02111116A - 有限準安定時間シンクロナイザー - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 夜先分互 本発明はデータ伝送システムに関するものであって、更
に詳細には、非同期データ転送におけるエラーを最小と
する為の有限なメタステーブル状態即ち準安定状態を持
った同期回路に関するものである。

捉】Ｕえ亙 コンピュータシステムは、非同期サブシステム間の信頼
性のない相互作用から発生することのあるシステム停止
に遭遇することが良くある。例えば、２つのサブシステ
ム間において通信が行なわれる場合、論理的に画定され
ていない信号を排除することは事実上不可能である。こ
れらの信号は、屡々、「ラント（ｒｕｎｔ）　Ｊ又は「
スプリット（ｓｐｌｉｔ）Ｊパルスと呼称される。

第１図に示した如く、従来のデジタルシステムにおいて
、受け取り論理回路へ入力するデータ信号は、典型的に
は、最初に、通常り又はＲＳフリップフロップから構成
されるシンクロナイザ−回路へ供給される。該シンクロ
ナイザ−回路は、受け取り論理回路のクロック周波数で
駆動されるが、非同期入力信号を、受け取り回路と同期
する信号へ変換させる。

従来のフリップフロップを準安定領域とさせるトリガー
パルスが存在することが知られている。

例えば、第１図及び第２図を参照すると、第１図に示し
たシンクロナイザ−回路は、クロックサンプリング時間
におけるデータレベルがどのようなものであっても、デ
ジタル論理回路の入力パッドに到達する非同期データ信
号をラッチする。データ信号はクロックサンプリング周
波数と相対的な任意の時間において変化することが可能
であるから、該シンクロナイザ−出力は、Ｏと１との間
の「準」レベル信号を供給することが可能である。

この準レベル信号は、デジタル回路の論理機能の違反と
なり、関連するシステムを崩壊させる。

この論理レベルＯと１との間の「メタステーブル即ち準
安定」値は、タイムドメイン即ち時間領域において不定
である。従って、それは時間に関して分解するが、確率
１を持ったフリップフロップが画定した出力状態へ到達
することを確保する為に十分に長い固定した時間間隔が
ない。

上述した準安定状態は、Ｃｈａｎｅｙ　ｅｔ　ａｌ、著
の「シンクロナイザ−に注意せよ（Ｂｅｗａｒｅ　Ｔｈ
ｅ　５ｙｎｃｈｒｏｎｉｚｅｒ）　Ｊ、Ｃｏｍｐｃｏｎ
　７２．１９７２、ｐｐ、　３Ｌ７−３１９の文献に詳
細に説明されている。

フリップフロップ出力がセトルする、即ち２つの安定状
態の１つに到達する為に要する時間を測定する為の技術
は、Ｐｅｃｈｏｕｃｅｋ著の「入力シンクロナイザ−の
異例の応答時間（Ａｎｏｍａｌｏｕｓ　Ｒｅ５ｐｏｎｓ
ｅ　Ｔｉｍｅｓ　ｏｆ　Ｉｎｐｕｔ　５ｙｎｃｈｒｏｎ
ｉｚｅｒｓ）Ｊ、ＩＥＥＥ　トランズアクションズオン
コンピューターズ、１９７６年２月。

ｐｐ、　１３３−１３９、及び「フリップフロップ分解
時間テスト回路（Ｆｌｉｐ−ｆｌｏｐ　Ｒｅｓｏｌｖｉ
ｎｇ　Ｔｉｍｅ　Ｔｅ５ｔ　Ｃ１ｒｃｕｉｔ）Ｊ、ＩＥ
ＥＥジャーナルオブソリッドステートサーキッツ、Ｖｏ
ｌ、　５Ｃ−１７、Ｎｏ、　４．１９８２年８月、ｐｐ
、　７３１−７３８、の文献に記載されている。

上述した問題に対しての解へ向けて取られるアプローチ
の例は１９７８年６月６日にＰａ５ｃｈａｌ　ｅｔａｌ
、に発行された米国特許第４，０９３，８７８号、１９
８３年８月９日にＫｅｌｌｅｒに対して発行された米国
特許第４，３９８，１０５号、及び１９８５年７月６日
にＲｅ１ｌｌｙ　ｅｔ　ａｌ、に発行された米国特許第
４，５２９，８９２号がある。

然し乍ら、上述した特許のいずれもが、シンクロナイザ
−の準安定状態を分解する為に２つの段の潜在的な準安
定毎の相互に排他的な特性に依存する簡単な２段シンク
ロナイザ−構成を開示するものではない。

且−孜 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、有限の準安定時間を
達成し、非同期データ転送異常を最小とさせる予測可能
な最小クロック期間とさせるシンクロナイザ−回路を提
供することを目的とする。

構成 本発明に基づく有限の準安定時間シンクロナイザ−は、
バッファした入力データ信号を受け取り且つ２つの潜在
的な準安定点を与えることの能力を持ったマスター段を
有している。１つの１！！ｓ安定点の能力を持っている
スレーブ段は、本シンクロナイザ−内に準安定状態の分
解能を与える為のフィードフォワード／バック経路とし
ても作用するデータ経路を介してマスター段へ結合され
ている。

準安定分解能に対する基礎は、マスター及びスレーブ段
は、相互に排他的な潜在的準安定点を持っているという
事実である。準安定条件は統計的に測定可能な有限時間
で分解することが可能であるので、受け取りデジタル回
路の論理関数を侵害することかないような高い蓋然性を
もって保証する為にクロック周波数を決定することが可
能である。

失五何 第３図は、本発明に基づ＜ＣＭＯ５有限準安定時間シン
クロナイザ−回路１０を示している。入力パッド１２は
、入力インバータ１４ヘデジタルデータ入力信号を供給
し、該インバータは該入力信号をバッファしてシンクロ
ナイザ−回路１０に対しての既知のドライブを供給する
。次いで、バッファされた非同期入力データ信号を、受
け取りデジタル回路のクロックＣ時間でシンクロナイザ
−回路１０内へクロック入力させ、このことは。

シンクロナイザ−１０のサンプリングモードとして呼称
される。論理ゲート１６によってクロック入力されるデ
ータ信号は、シュミットトリガ−１８へ供給され、それ
は、交差接続されたインバータ２０と共に、シンクロナ
イザ−１０の第１マスター段を形成する。該マスターラ
ッチ段の出力は、クロックＣ時間の補元においてデータ
又はフィードフォワード／バックを転送する第２論理ゲ
ート２１を介して第２スレーブ段へ供給される、このこ
とは、シンクロナイザ−１０の分解モードと呼称される
。

シンクロナイザ−１０の第２スレーブ段は、出力インバ
ータ２２及びそれに関連する交差接続インバータ２４に
よって形成されている。出力インバータ２２は、受け取
りデジタル回路２６へのバッファとして作用し、且つス
レーブ段の交差接続インバータ２４の入力ドライブも保
存する。スレーブ段の交差接続インバータ２４は、スレ
ーブ構成用のフィードバックとして使用されて、出力電
圧をデジタル回路２６ヘラツチさせる。インバータ２４
も、スレーブ段とマスター段との間の準安定条件を分解
する為のドライブの有限量を与える。

即ち、以下に説明する如く、マスター段の潜在的準安定
点は、スレーブ段の潜在的準安定点と等しくなく、各段
のトリップレベルはＶ　ｉｎ　＝　Ｖ　ｏｕｔとして定
義される。

第４図を参照すると、シュミットトリガ−１８は、入力
データ信号がどの論理方向からくるかに依存して、該マ
スター段の入力ドリップレベルを２つの値の１つに強制
する。これらのトリップレベルも、該マスター段の潜在
的準安定点と一致する。従って、第４図に示した如く、
マスター段ラッチは、２つの潜在的な準安定点を持って
おり、それらは該スレーブ段の交差接続インバータ２４
の伝達曲線の両側に位置されている。

上述した如く、スレーブ交差接続インバータ段は、シュ
ミットトリガ−トリップ点間のＶｉｎで半分の位置に位
置されたトリップ点を持っている。

従って、スレーブ段が準安定動作となる区域は、正確に
は、マスター段の非準安定領域である。同様に、マスタ
ー段が準安定動作となる区域は、正確には、スレーブ段
の非準安定領域である。このことは、シンクロナイザ−
の分解モードの期間中において、（１）マスター及びス
レーブ段における準安定状態は共存するものではなく、
（２）マスター段又はスレーブ段のいずれかにおける準
安定性は有限の時間量において反対の段によって分解さ
れることを意味している。従って、この形態は、有限の
準安定時間を達成し、非同期データ転送異常を最小とす
る予測可能な最小クロック期間とさせる。

換言すると２準安定期間中、マスター段ラッチの伝達関
数は、基本的に、シュミットトリガ−１８の特性を呈し
、与えられたＶ　ｉｎ　＝　Ｖ　ｏｕｔに対して、２つ
の潜在的準安定点が存在する。一方、スレーブ段ラッチ
は、与えられたＶ　ｉｎ　＝　Ｖ　ｏｕｔに対して単に
１つの準安定解を与える。マスター段ラッチの潜在的準
安定点は、スレーブ段ラッチの潜在的準安定点と等しく
ないので、該２つの段に対する解は決してマツチするこ
とはない。従って、これら２つのラッチは、マスター及
びスレーブ段の間のフィードフォワード／バック経路を
介して能動的な態様で互いに分解する。

第４図に示した如く、マスター又はスレーブのいずれか
のラッチが準安定領域にある場合、それは高利得領域に
ある、即ちＶｉｎにおける小さな変化がＶｏｕｔにおい
て比較的大きな変化を与えるので、それがそれに影響を
与えることは殆どない６従って、与えられた小さな有限
のドライブの量が、マスター又はスレーブのいずれの段
において準安定状態を分解（分析）することが可能であ
る。

従って、本発明によれば、シンクロナイザ−回路１０は
、マスター／スレーブフリッププロップ段間の準安定状
態を分解（分析）するデータ共用型フィードフォワード
／バック経路が提供される。

シュミットトリガ−１８及びフィードバックインバータ
２４を実現する為に使用される装置の特性は、シュミッ
トトリガ−１８がインバータ２４を支配することが可能
である様なものとすべきである。即ち、シュミットトリ
ガ−１８及びインバータ２２において使用される装置の
Ｗ／Ｌの比は、インバータ２０及び２４において使用さ
れている装置のＷ／Ｌの比と比較して高くずへきである
。

然し乍ら、インバータ２４の特性が強ければ強い程、ス
レーブ段２４がマスター段の準安定状態を分解するのに
必要なフィードバックドライブを与えることが可能であ
ることが一層早くなる。

以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である・。

【図面の簡単な説明】

第１図は従来の同期回路を示した概略図、第２図は従来
の同期回路の出力における準安定状態の発生を示したタ
イミング線図、第３図は本発明に基づく有限準安定時間
同期回路を示した概略図、第４図は第３図に示した２段
シンクロナイザ−回路の伝達曲線を示したグラフ図、で
ある。 （符号の説明） １０：シンクロナイザ−回路 １２：入力パッド １４：入力インバータ １６：論理ゲート １８：シュミットトリガ− ２ｏ：交差接続インバータ ２２：出力インバータ ２６：デジタル回路

Claims (1)

1. 【特許請求の範囲】 １、デジタル受け取り回路へ供給された入力データ信号
   を該受け取り回路のクロック周波数と同期させる有限準
   安定時間シンクロナイザーにおいて、該入力データ信号
   を受け取り且つ２つの潜在的準安定点を与えることの可
   能なマスター段、１つの潜在的な準安定点を与えること
   が可能であり且つ該シンクロナイザー内に準安定条件の
   分解能を与える為に該マスター段とスレーブ段との間の
   フィードフォワード／バック経路としても作用するデー
   タ経路を介してマスター段出力を受け取るべく結合され
   ているスレーブ段、を有することを特徴とするシンクロ
   ナイザー。 ２、特許請求の範囲第１項において、前記マスター段が
   シュミットトリガー及び交差接続したインバータを有す
   ることを特徴とするシンクロナイザー。 ３、特許請求の範囲第２項において、前記スレーブ段は
   バッファインバータ及び第２交差接続したインバータを
   有していることを特徴とするシンクロナイザー。 ４、特許請求の範囲第３項において、前記シュミットト
   リガー内に使用されているトランジスタのＷ／Ｌ比は、
   該シュミットトリガーが前記第２交差接続インバータを
   支配する様なものであることを特徴とするシンクロナイ
   ザー。 ５、デジタル受け取り回路へ供給される入力データ信号
   を前記受け取り回路のクロック周波数と同期させる為の
   有限準安定時間シンクロナイザーにおいて、 ａ）前記クロック信号に対して非同期的であるデータ信
   号を受け取り且つ前記クロック信号を受領すると共に出
   力信号を供給する第１論理ゲート、ｂ）前記第１論理ゲ
   ートから出力信号を受け取り且つ２つの潜在的な準安定
   点を与えることの可能な第１段、 ｃ）前記クロック信号補元に応答して第１段と第２段と
   の間にデータフィードフオワード／バック経路を与える
   べく結合されている第２論理ゲート、 ｄ）本シンクロナイザー内において準安定条件の分解能
   を与える為にスレーブ段とマスター段との間のフィード
   フォワード／バック経路としても作用するデータ経路を
   介してマスター段出力を受け取るべく結合されている第
   ２段、 を有することを特徴とするシンクロナイザー。