DE3889634T2

DE3889634T2 - Synchronisierer mit endlicher metastabiler Dauer.

Info

Publication number: DE3889634T2
Application number: DE3889634T
Authority: DE
Inventors: Robert Pieters; Richard Sowell
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 1987-11-24
Filing date: 1988-11-18
Publication date: 1994-12-08
Anticipated expiration: 2008-11-19
Also published as: JPH02111116A; CA1290406C; KR890009117A; EP0317901A2; EP0317901A3; EP0317901B1; US4820939A; KR0131878B1; DE3889634D1

Description

Hintergrund der Erfindung

1. Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich auf Datenübertragungssysteme und im einzelnen auf einen Synchronisationsschaltkreis mit einem endlichen metastabilen Zustand für die Minimierung von Fehlern beim asynchronen Datentransfer.

2. Diskussion des Standes der Technik

Computersysteme unterliegen deutlichen Raten von Systemfehlern, die von unzuverlässigen Wechselwirkungen zwischen asynchronen Untersystemen herrühren. Wenn beispielsweise Kommunikation zwischen zwei Untersystemen erfolgt, ist es beinahe unmöglich, Signale zu eliminieren, die nicht logisch definiert sind. Diese Signale werden oft als "Zwergimpulse" oder "Spaltimpulse" bezeichnet.
Wie in Fig. 1 gezeigt, wird in konventionellen Digitalsystemen das einlaufende Datensignal einem Empfangslogikschaltkreis, typischerweise zuerst einem Synchronisierschaltkreis, zugeführt, der gewöhnlich aus einem D- oder RS-Flipflop besteht. Der Synchronisierschaltkreis, der mit der Taktfrequenz des Empfangslogikschaltkreises angesteuert wird, wandelt die asynchron einlaufenden Signale in ein Signal, das synchron mit dem Empfangsschaltkreis ist.
Es ist bekannt, daß es einen Triggerimpuls gibt, der einen konventionellen Flipflop dazu bringt, in einen metastabilen Bereich zu gehen. Gemäß Fig. 1 und 2 beispielsweise wird der Synchronisierschaltkreis gemäß Fig. 1 ein asynchrones an dem Eingangskissen eines digitalen Logikschaltkreises ankommendes Datensignal bei irgendeinem Datenpegel festlegen, der bei der Taktabtastzeit vorliegt. Da das Datensignal zu irgendeinem Zeitpunkt relativ zu der Taktabtastfrequenz sich ändern kann, kann der Synchronisierausgang ein "Quasi-Pegel"-Signal erzeugen, das irgendwo zwischen 0 und 1 liegt. Dieses Quasi-Pegel-Signal führt zu einer Verletzung der Logikfunktion des digitalen Schaltkreises und bewirkt, daß das zugeordnete System zusammenbricht.
Dieser "metastabile" Wert zwischen Logikpegel 0 und 1 ist in der Zeitdomäne unbestimmt. Obwohl es sich mit der Zeit von selbst auflöst, gibt es deshalb kein festes Zeitintervall, das hinreichend lang ist, um sicherzustellen, daß der Flipflop mit der Wahrscheinlichkeit 1 einen definierten Ausgangszustand erreicht.
Die oben beschriebene metastabile Bedingung ist in größeren Einzelheiten von Chaney et al in "Beware The Synchronizer", Compcon 72, 1972, Seiten 317-319, diskutiert.
Techniken für die Messung der Zeit, die für den Flipflopausgang erforderlich ist, um einen Endzustand zu erreichen, d. h. einen der stabilen Zustände, werden von Pechoucek beschrieben in "Anomalous Response Times of Input Synchronizers", IEEE Transactions on Computers, Februar 1976, Seiten 133-139, und von Rosenberger et al. "Flip-flop Resolving Time Test Circuit", IEEE Journal of Solid-State Circuits, Band SC-17, Nr. 4, August 1982, Seiten 731-738.
Beispiele für Ansätze in Richtung einer Lösung des oben beschriebenen Problems sind vorgesehen im US-Patent Nr. 4,093,878, erteilt an Paschal et al am 6. Juni 1978; US-Patent Nr. 4,398,105, erteilt an Keller am 9. August 1983; US-Patent Nr. 4,529,892, erteilt an Reilly et al am 6. Juli 1984; und EP-A-0 219 846.
Keines der oben identifizierten Patente offenbart jedoch eine einfache zweistufige Synchronisierschaltungskonstruktion, die auf der gegenseitigen Exklusivität der potentiellen metastabilen Lösungen der beiden Stufen berührt, um den metastabilen Zustand des Synchronisierschaltkreises aufzulösen.

Zusammenfassung der Erfindung

Die vorliegende Erfindung schafft einen Synchronisierschaltkreis, der eine endliche metastabile Zeit erreicht und eine voraussagbare Minimumtaktperiode ergibt, die asynchrone Datentransferanomalien minimiert.
Ein Synchronisierschaltkreis mit endlicher metastabiler Zeit gemäß der vorliegenden Erfindung umfaßt eine Mutterstufe, die ein gepuffettes Eingangsdatensignal empfängt und die Fähigkeit besitzt, zwei potentiell metastabile Punkte bereitzustellen. Eine Tochterstufe mit der Fähigkeit eines metastabilen Punktes ist an die Mutterstufe über eine Datenstrecke angekoppelt, die auch als eine Mitkopplungs/Rückkopplungsstrecke dient zum Bewirken der Auflösung der metastabilen Bedingungen in dem Synchronisierschaltkreis. Die Basis für die metastabile Auflösung ist die Tatsache, daß die Mutter- und Tochterstufen gegenseitig exklusive potentielle metastabile Punkte besitzen. Da die metastabile Bedingung in einer statistisch meßbaren endlichen Zeit aufgelöst werden kann, kann eine Taktfrequenz bestimmt werden, um mit hoher Wahrscheinlichkeit zu garantieren, daß die Logikfunktion des empfangenden Digitalschaltkreises nicht verletzt wird.
Die Erfindung wird definiert durch Anspruch 1. Die Merkmale seiner Präambel sind offenbart in einem der Dokumente PATENT ABSTRACTS OF JAPAN, Band 6, Nr. 145, (P-132), [1023] , 4. August 1982 und WO-A-8 403 012.
Diese und andere Ziele und Vorteile der vorliegenden Erfindung werden verdeutlicht und können abgeschätzt werden unter Bezugnahme auf die nachfolgende detaillierte Beschreibung der Erfindung, welche Beschreibung in Verbindung mit den beigefügten Zeichnungen zu betrachten ist.

Beschreibung der Zeichnungen

Fig. ist ein schematisches Diagramm zur Darstellung eines konventionellen Synchronisierschaltkreises.
Fig. 2 ist ein Zeitlagediagramm zur Illustration des Auftretens eines metastabilen Zustands im Ausgang eines konventionelles Synchronisierschaltkreises.
Fig. 3 ist ein schematisches Diagramm zur Darstellung eines Synchronisierschaltkreises mit endlicher metastabiler Zeit gemäß der vorliegenden Erfindung.
Fig. 4 ist eine graphische Darstellung zur Illustration der Transferkurven des zweistufigen Synchronisierschaltkreises gemäß Fig. 3. Beschreibung einer bevorzugten Ausführungsform
Fig. 3 illustriert einen Synchronisierschaltkreis 10 in CMOS-Technik mit endlicher metastabiler Zeit gemäß der vorliegenden Erfindung. Ein Eingangskissen 12 stellt ein digitales Dateneingangssignal einem Eingangsinverter 14 zur Verfügung, der das Eingangssignal puffert, um eine bekannte Ansteuerung für den Synchronisierschaltkreis 10 zu schaffen. Das gepufferte asynchrone Eingangsdatensignal wird dann in den Synchronisierschaltkreis 10 zu der Taktzeit C des empfangenden Digitalschaltkreises getaktet. Dies soll als die Abtastphase des Synchronisierschaltkreises 10 bezeichnet werden. Das durch das Logikgitter 16 eingetaktete Datensignal gelangt zu einem Schmitt-Trigger 18, der in Verbindung mit einem kreuzgekoppelten Inverter 20 eine erste Mutterstufe des Synchronisierschaltkreises C bildet. Der Ausgang der Mutter-Latch-Stufe wird einer zweiten Tochter-Stufe über ein zweites Logikgatter 21 zugeführt, welche Daten überträgt oder mit-/gegenkoppelt bei dem Komplement der Taktzeit C; dies soll als die Auflösungsphase des Sychronisierschaltkreises 10 bezeichnet werden.
Die zweite Tochterstufe des Synchronisierschaltkreises 10 wird gebildet von einem Ausgangsinverter 22 und seinem zugeordneten kreuzgekoppelten Inverter 24. Der Ausgangsinverter 22 dient als ein Puffer für den empfangenden Digitalschaltkreis 26 und konserviert auch das Eingangssteuersignal des kreuzgekoppelten Inverters 24 für die Tochterstufe. Der kreuzgekoppelte Inverter 24 der Tochterstufe wird verwendet als eine Rückkopplung für die Tochterkonfiguration, um die Ausgangsspannung zu dem digitalen Schaltkreis 26 zwischenzuspeichern. Der Inverter 24 stellt auch eine begrenzte Menge an Treiberleistung zur Verfügung zum Auflösen der metastabilen Bedingungen zwischen der Tochterstufe und der Mutterstufe. Das heißt, wie unten beschrieben sind die potentiellen metastabilen Punkte der Mutterstufe nicht gleich dem potentiellen metastabilen Punkt der Tochterstufe, wobei der Auslösepegel jeder Stufe definiert wird als Vin=Vout
Gemäß Fig. 4 erzwingt der Schmitt-Trigger 18, daß der Eingangsauslösepegel der Mutterstufe einen von zwei Werten annimmt, abhängig davon, von welcher Logikrichtung das Eingangsdatensignal herkommt. Diese Auslösepegel fallen auch zusammen mit den potentiellen metastabilen Punkten der Mutterstufe. Wie demgemäß in Fig. 4 dargestellt, hat die Mutterstufenzwischenspeicherung zwei potentiell metastabile Punkte, die sich beidseits der Transferkurve des kreuzgekoppelten Inverters der Tochterstufe befinden.
Wie oben erwähnt, hat die kreuzgekoppelte Inverterstufe der Tochterstufe einen Auslösepunkt, der sich auf halbem Weg befindet, ausgedrückt in Vin, zwischen den Schmitt-Trigger-Auslösepunkten. Demgemäß ist der Bereich, wo die Tochterstufe in metastabilen Betrieb übergeht, genau der nicht metastabile Bereich der Mutterstufe. In ähnlicher Weise ist der Bereich, wo die Mutterstufe in metastabilen Betrieb übergeht, genau der nicht metastabile Bereich der Tochterstufe. Dies bedeutet, daß während der Auflösungsphase der Synchronisierschaltung (1) metastabile Bedingungen in der Mutter- und der Tochterstufe nicht koexistent sind und (2) die Metastabilität in entweder der Mutter- oder der Tochterstufe aufgelöst wird durch die entgegengerichtete Stufe in einer endlichen Zeitdauer. Demgemäß erreicht diese Konfiguration eine endliche metastabile Zeit, was zu einer vorhersagbaren Minimaltaktperiode führt, die asynchron Datentransferanomalien minimiert.
Mit anderen Worten wird während der Metastabilität die Transferfunktion der Mutterstufenzwischenspeicherung im wesentlichen die Charakteristiken des Schmitt-Triggers 18 annehmen für ein gegebenes Vin=Vout, und es existieren zwei potentiell metastabile Punkte. Auf der anderen Seite wird die Tochterstufenzwischenspeicherung nur eine metastabile Lösung für ein gegebenes Vin=Vout bereitstellen. Da die potentiell metastabilen Punkte der Mutterstufenverriegelung nicht gleich sind den potentiell metastabilen Punkten der Tochterstufenverriegelung, sind die Lösungen für die beiden Stufen niemals aneinander angepaßt. Demgemäß werden die beiden Zwischenspeicher einander auflösen in einem aktiven Weg über den Mit-/Rückkopplungspfad zwischen der Mutterstufe und der Tochterstufe.
Wenn entweder die Mutter- oder Tochterzwischenspeicherung sich in dem metastabilen Bereich befindet, ist, wie in Fig. 4 dargestellt, nur wenig notwendig, um sie zu beeinflussen, da sie sich in dem Bereich hoher Verstärkung befindet, d. h. eine kleine Änderung von Vin bewirkt eine relativ starke Änderung bei Vout. Demgemäß kann eine kleine endliche Größe an Treiberleistung, die bereitgestellt wird, die metastabile Bedingung entweder in der Mutter- oder der Tochterstufe auflösen.
Gemäß der vorliegenden Erfindung stellt demgemäß die Synchronisierschaltung 10 eine Mit-/Rückkopplungsstrecke mit beiden zugeordneten Daten, was den metastabilen Zustand zwischen der Mutter- und der Tochter-Flipflopstufe auflöst.
Die Charakteristiken der Komponenten, die eingesetzt werden, um den Schmitt-Trigger 18 und den Rückkopplungsinverter 24 zu realisieren, sollten so sein, daß der Schmitt-Trigger 18 in der Lage ist, den Inverter 24 zu dominieren. Das heißt, das w/L-Verhältnis der Komponenten, verwendet im Schmitt-Trigger 18 und Inverter 22, sollte groß sein im Vergleich mit dem w/L-Verhältnis von Komponenten, verwendet in den Invertern 20 und 24. Je stärker die Charakteristiken des Inverters 24 jedoch sind, desto schneller wird die Tochterstufe 24 in der Lage sein, die Rückkopplungstreiberleistung bereitzustellen, die erforderlich ist, um die metastabile Bedingung der Mutterstufe aufzulösen.
Es versteht sich, daß verschiedene Alternativen an der hier beschriebenen Struktur vorgenommen werden können, wenn die vorliegende Erfindung praktiziert wird.

Claims

1. Ein Mutter-Tochter-Latch-Schaltkreis, verwendbar als ein begrenzt metastabiler Zeitsynchronisierer für das Synchronisieren eines Eingangsdatensignals, das einem digitalen Empfängerschaltkreis (26) zugeführt wird, mit einer Taktfrequenz des empfangenden Schaltkreises, welcher Mutter-Tochter-Latch-Schaltkreis umfaßt:

eine Mutterstufe (12-20), welche das Eingangsdatensignal (Vin) empfängt und in der Lage ist, zwei potentiell metastabile Punkte bereitzustellen, und

eine Tochterstufe (21-24), die in der Lage ist, einen potentiell metastabilen Punkt bereitzustellen und angekoppelt ist zum Empfang eines Mutterstufenausgangs über eine Datenstrecke, die auch als Mitkopplungs-/Rückkopplungsstrecke zwischen der Tochterstufe und der Mutterstufe dient zum Bereitstellen der Auflösung von metastabilen Bedingungen in dem Mutter-Tochter-Latch-Schaltkreis, dadurch gekennzeichnet, daß die Mutterstufe einen Schmitt-Trigger (18) umfaßt, in Serie geschaltet mit einem ersten Inverter (20) derart, daß der Ausgang des Schmitt-Triggers mit dem Eingang des ersten Inverters verbunden ist.

2. Ein Mutter-Tochter-Latch-Schaltkreis nach Anspruch 1, bei dem die Tochterstufe einen Pufferinverter (22) umfaßt, in Serie geschaltet mit einem zweiten Inverter (24) derart, daß der Ausgang des Pufferinverters mit dem Eingang des zweiten Inverters verbunden ist.

3. Ein Mutter-Tochter-Latch-Schaltkreis nach Anspruch 2, bei dem die W/L-Verhältnisse der in dem Schmitt-Trigger (18) verwendeten Transistoren derart sind, daß der Schmitt-Trigger den zweiten Inverter (24) dominiert.