DE19924254A1

DE19924254A1 - Synchronisierschaltung zum Empfangen eines asynchronen Eingangssignals

Info

Publication number: DE19924254A1
Application number: DE19924254A
Authority: DE
Inventors: Shinichi Shionoya
Original assignee: NEC Corp
Current assignee: NEC Electronics Corp
Priority date: 1998-05-28
Filing date: 1999-05-27
Publication date: 2000-01-27
Anticipated expiration: 2019-05-28
Also published as: JPH11340957A; US6208188B1; JP3211952B2; DE19924254C2

Abstract

Synchronisierschaltung der Master-Slave-Bauart, mit einem Master-Haltekreis (22) und einem Slave-Haltekreis (23). Der Master-Haltekreis (22) hält komplementäre Signale (D, Db) an einer ansteigenden Flanke des Taktsignals (CLK). Der Slave-Haltekreis (23) hält die komplementären Signale (Qm, Qmb), die an den Master-Haltekreis (22) ausgegeben werden, an einer abfallenden Flanke des Taktsignals (CLK). Zwischen dem Eingangsknoten und dem Ausgangsknoten des Master-Haltekreises (22) ist ein Kondensator (37, 38) vorgesehen, um den Signalübergang des Ausgangsknotens durch die kapazitive Kopplung zwischen dem Eingangsknoten und dem Ausgangsknoten des ersten Haltekreises (22), die die gleiche Richtung des Signalübergangs haben, zu unterstützen.

Description

HINTERGRUND DER ERFINDUNG (a) Erfindungsgebiet

Die vorliegende Erfindung betrifft eine Synchronisierschal tung und insbesondere eine Synchronisierschaltung, die ein asynchrones Eingangssignal synchron mit einem internen Taktsignal empfängt, um das asynchrone Eingangssignal als ein synchrones Signal an eine interne Schaltung, wie bei spielsweise ein Computersystem, unter Verwendung des inter nen Taktsignals anzulegen.

(b) Beschreibung des Standes der Technik

Synchronisierschaltungen werden in breitem Umfang bei einer integrierten Halbleiterschaltung verwendet, wie beispiels weise einer Schaltung, die ein Computersystem implemen tiert, welches auf einem internen Taktsignal arbeitet. Fig. 1 zeigt eine herkömmliche Synchronisierschaltung mit einem D-Flip-Flop (D-F/F). Das D-F/F 11 hat eine Master-Slave- Bauart, die einen Master-Haltekreis 12 einer ersten Stufe und einen Slave-Haltekreis 13 einer zweiten Stufe hat, und ein asynchrones Eingangsdatum "D" synchron zu einem Taktsi gnal CLK hält, welches in der internen Schaltung, die ein Computersystem implementiert, verwendet wird.

Der Master-Haltekreis 12 hat einen ersten Gateblock 14, der ein NAND-Gate 17 mit zwei Eingängen und ein ODER-Gate 16 mit zwei Eingängen umfaßt, dessen einer Ausgang an den er sten Eingang des NAND-Gates 17 angeschlossen ist, und einen zweiten Gateblock 15, der ein NAND-Gate 19 mit zwei Eingän gen und ein ODER-Gate 18 mit zwei Eingängen, dessen einer Ausgang an den ersten Eingang des NAND-Gates 19 angeschlos sen ist, hat. Der Ausgang des NAND-Gates 17 ist an den zweiten Eingang des NAND-Gates 19 angeschlossen, während der Ausgang des NAND-Gates 19 an den zweiten Eingang des NAND-Gates 17 angeschlossen ist. Das ODER-Gate 16 empfängt das Taktsignal CLK und invertierte Daten Db über einen In verter 26, während das ODER-Gate 18 das Taktsignal CLK und nicht invertierte Daten D empfängt.

Der Slave-Haltekreis 13 hat einen dritten Gateblock 20, der ein NOR-Gate 23 mit zwei Eingängen und ein UND-Gate 22 mit zwei Eingängen, dessen einer Ausgang an den ersten Eingang des NOR-Gates 23 angeschlossen ist, und einen vierten Gate block 21, der ein NOR-Gate 25 mit zwei Eingängen und ein UND-Gate 24 mit zwei Eingängen, dessen einer Ausgang an den ersten Eingang des NOR-Gates 25 angeschlossen ist, hat. Das UND-Gate 22 empfängt das Taktsignal CLK und einen Ausgang Qm vom NAND-Gate 17 des ersten Gateblocks 14, während das UND-Gate 24 das Taktsignal CLK und einen Ausgang Qmb vom NAND-Gate 19 des zweiten Gateblocks 15 empfängt. Das NOR- Gate 23 gibt Daten Qb und das ODER-Gate 21 gibt Daten Q an die nicht dargestellte interne Schaltung.

Es ist bekannt, daß das D-F/F gemäß Fig. 1 einen metastabi len Zustand zeigt. Dies wird anhand der Signalverläufe ge mäß den Fig. 2 und 3 in Verbindung mit Fig. 1 beschrieben. Wie in der Fig. 2 dargestellt, empfängt der zweite Gate block 15 des Master-Haltekreises 12 einen niederen Pegel des nicht invertierten Datums D bei einem niederen Pegel des Taktsignals CLK während der Zeitspanne T2, um ein in vertiertes Datum Qmb, das aus dem nicht invertierten Datum D hergestellt ist, auszugeben. Andererseits empfängt der erste Gateblock 14 ein invertiertes Datum Db mit hohem Pe gel bei niedrigem Pegel des Taktsignals CLK während der Zeitspanne T2, um ein nicht invertiertes Datum Qm auszuge ben, das aus dem invertierten Datum Db hergestellt ist. Die Daten Qm und Qmb werden gehalten, wenn das Taktsignal CLK an der ansteigenden Flanke "a" des Taktsignals von einem niedrigen Pegel auf einen hohen Pegel steigt und während des hohen Pegels des Taktsignals CLK über die Zeitspanne T3 aufrechterhalten.

Der dritte Gateblock 20 des Slave-Haltekreises 13 empfängt vom NAND-Gate 17 bei hohem Pegel des Taktsignals CLK wäh rend einer Zeitspanne T3 einen Ausgang Qm, um invertierte Daten Qb auszugeben, während der vierte Gateblock 21 den Ausgang Qmb während der Zeitspanne T3 bei dem hohen Pegel des Taktsignals CLK empfängt, um ein nicht invertiertes Da tum Q auszugeben. Der Slave-Haltekreis 13 hält die Daten Q und Qb, wenn das Taktsignal von dem hohen Pegel auf einen niedrigen Pegel fällt und hält die Daten Q und Qb bei nied rigem Pegel des Taktsignals CLK während der Zeitspanne T3 aufrecht. Damit werden die eingegebenen Daten D und Db ef fektiv an der Anstiegsflanke "a" am Ende der Zeitspanne T2 durch das D-F/F 11 gehalten, um in der nächsten Periode T3 als Daten Q und Qb ausgegeben zu werden. Dies erfolgt in folge der gewöhnlichen Zeitschaltung der Eingangsdaten D, bezogen auf das Taktsignal CLK.

Wenn andererseits Daten D und Db an einer Anstiegsflanke "b" des Taktsignals CLK abfallen bzw. ansteigen, wie dies in der Fig. 3 gezeigt ist, wird der Master-Haltekreis 12 in einen metastabilen Zustand geschoben und verbleibt in die sem, wobei das Innere des Master-Haltekreises während der ersten Hälfte der nächsten Periode T2 nicht fixiert ist. Der metastabile Zustand erlaubt nicht, daß der Master-Hal tekreis 12 effektive Ausgänge erzeugt, wie dies durch die Schraffuren "e" und "f" der Ausgänge Qm und Qmb gezeigt ist. Somit wird der Slave-Haltekreis 13 der nächsten Stufe während der Periode T2 ebenfalls in einen metastabilen Zu stand geschoben und verbleibt in diesem, wie dies durch die Schraffuren der Ausgänge Q und Qb gezeigt ist. Obwohl si chergestellt ist, daß die Daten D und Db an der nächsten Anstiegsflanke des Taktsignals CLK gehalten sind, erfordert der metastabile Zustand des D-F/F eine komplexe Zeitschalt gestaltung für das Computersystem, welches die Synchroni sierschaltung enthält.

Fig. 4 zeigt ein weiteres herkömmliches D-F/F 11A, wobei der Master-Haltekreis 12A einen ersten Gateblock 20A, ähn lich dem dritten Gateblock 20 der Fig. 1, und einen zweiten Gateblock 21A, ähnlich dem vierten Gateblock 21 der Fig. 1, aufweist und der Slave-Haltekreis 13A einen dritten Gate block 14A, ähnlich dem ersten Gateblock 14 der Fig. 1, und einen vierten Gateblock 15A, ähnlich dem zweiten Gateblock 15 der Fig. 1, aufweist. In dem D-F/F 11A der Fig. 4 emp fängt der Master-Haltekreis 12A die Daten D und Db bei ei nem hohen Pegel des Taktsignals CLK, um die Daten Qm und Qmb aus zugeben, hält dann die Daten an der abfallenden Flanke des Taktsignals CLK und hält die Daten bei einem nächsten niederen Pegel des Taktsignals CLK aufrecht. Der Slave-Haltekreis 13A empfängt die Daten Qm und Qmb bei niedrigem Pegel des Taktsignals CLK, um die Daten Q und Qb aus zugeben, hält dann die Daten an der nächsten ansteigen den Flanke des Taktsignals CLK und hält die Daten bei einem nächsten hohen Pegel des Taktsignals CLK aufrecht.

In dem weiteren herkömmlichen D-F/F 11A zeigt das D-F/F 11A ebenfalls metastabile Zustände, wenn Daten D und Db an der abfallenden Flanke eines Taktimpulses des Taktsignals CLK sich ändern.

Bei jüngsten Computersystemen wird der Taktzyklus des Takt signals weiter und weiter verringert. Der vorstehend be schriebene metastabile Zustand wird im allgemeinen für meh rere zehn Nanosekunden fortgesetzt, wodurch der Stromver brauch des Computersystems erhöht wird. Zusätzlich erfor dert der metastabile Zustand eine komplexe Gestaltung für die Signalzeitschaltung beim Warten des Übergangs auf einen stabilen Zustand und begrenzt somit die Betriebsgeschwin digkeit des Computersystems, obwohl die Frequenz des Auf tretens des metastabilen Zustandes selbst vergleichsweise niedrig ist.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist eine Aufgabe der vorliegenden Erfindung, eine Syn chronisierschaltung zu schaffen, bei der die Zeitdauer des metastabilen Zustandes mit einer relativ einfachen Struktur verringert wird, wodurch der Stromverbrauch der Synchroni sierschaltung verringert wird und die Betriebsgeschwindig keit der integrierten Halbleiterschaltung verbessert wird.

Die vorliegende Erfindung ist gerichtet auf eine Synchroni sierschaltung zum Halten eines asynchronen Eingangsdatums, um ein synchrones Ausgangsdatum synchron mit einem Taktsi gnal auszugeben. Die Synchronisierschaltung hat einen er sten Halteabschnitt mit einem ersten Knoten, einem zweiten Knoten und einem ersten Kondensator, der zwischen den er sten Knoten und den zweiten Knoten zur kapazitiven Kopplung der beiden geschaltet ist, wobei der erste Kondensator zu einem Signalübergang des zweiten Knotens unter Verwendung von elektrischer Energie eines Signalübergangs des ersten Knotens beiträgt.

Gemäß der Synchronisierschaltung gemäß der vorliegenden Er findung verringert der Kondensator, welcher zum Signalüber gang des zweiten Knotens beiträgt, die Zeitdauer des meta stabilen Zustandes der Synchronisierschaltung, wodurch der Stromverbrauch verringert und die Betriebsgeschwindigkeit der Synchronisierschaltung wie sie in einem Computersystem verwendet wird, verbessert wird.

Die vorstehenden und andere Aufgaben, Merkmale und Vorteil der vorliegenden Erfindung gehen aus der folgenden Be schreibung unter Bezugnahme auf die begleitenden Figuren hervor.

KURZE BESCHREIBUNG DER FIGUREN

Es zeigt:

Fig. 1 einen Logikschaltkreis einer herkömmlichen Synchro nisierschaltung;

Fig. 2 einen Signalverlauf der Synchronisierschaltung gemäß Fig. 1;

Fig. 3 einen weiteren Signalverlauf der Synchronisierschal tung gemäß Fig. 1;

Fig. 4 einen Logikschaltkreis einer weiteren herkömmlichen Synchronisierschaltung;

Fig. 5 einen Logikschaltkreis einer Synchronisierschaltung gemäß einer ersten Ausführungsform der vorliegenden Erfindung;

Fig. 6 einen Signalverlauf der Signale in der Synchroni sierschaltung gemäß Fig. 5;

Fig. 7 einen Signalverlauf in einem Übergangszustand der Signale in der herkömmlichen Synchronisierschaltung gemäß Fig. 1;

Fig. 8 einen weiteren Signalverlauf eines Übergangszustan des der Signale in der Synchronisierschaltung gemäß Fig. 5;

Fig. 9 einen Logikschaltkreis einer Synchronisierschaltung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung;

Fig. 10 einen Logikschaltkreis einer Synchronisierschaltung gemäß einer dritten Ausführungsform der vorliegenden Erfindung;

Fig. 11 einen Logikschaltkreis einer Synchronisierschaltung gemäß einer vierten Ausführungsform der vorliegenden Erfindung;

Fig. 12 einen Logikschaltkreis einer Synchronisierschaltung gemäß einer fünften Ausführungsform der vorliegenden Erfindung;

Fig. 13 einen Logikschaltkreis einer Synchronisierschaltung gemäß einer sechsten Ausführungsform der vorliegen den Erfindung;

Fig. 14 einen Logikschaltkreis des in der Fig. 13 gezeigten Verzögerungselementes; und

Fig. 15 einen Logikschaltkreis eines weiteren Verzögerungs elementes zur Verwendung in einer modifizierten Aus führungsform der vorliegenden Erfindung.

BEVORZUGTE AUSFÜHRUNGSFORMEN DER ERFINDUNG

Nun wird die vorliegende Erfindung im einzelnen unter Be zugnahme auf die begleitenden Figuren beschrieben, in wel chen ähnliche Bauelemente mit ähnlichen Bezugsziffern be zeichnet sind. In diesem Text wird das Zusatzzeichen b im allgemeinen dazu verwendet, anzugeben, daß die Bezugszif fer, bestehend aus einem Symbol mit daran angehängtem Zu satz, komplementär zu einer Bezugsziffer ist, die das glei che Symbol jedoch ohne Zusatz b hat.

Bezugnehmend auf Fig. 5 ist eine Synchronisierschaltung ge mäß einer ersten Ausführungsform der vorliegenden Erfindung zur Verwendung als eine Eingangsschaltung für ein Computer system als ein D-F/F 21A implementiert, das einen Master- Haltekreis 22 als erste Stufe und einen Slave-Haltekreis 23 als zweite Stufe aufweist, die kaskadenförmig gekoppelt sind.

Der Master-Haltekreis 22 hat einen ersten Gateblock 24 mit einem NAND-Gate 27 mit zwei Eingängen und ein ODER-Gate 26 mit zwei Eingängen, dessen Ausgang an den ersten Eingang 27a des NAND-Gates 27 angeschlossen ist, und einen zweiten Gateblock 25 mit einem NAND-Gate 29 mit zwei Eingängen und einem ODER-Gate 28 mit zwei Eingängen, dessen Ausgang an den ersten Eingang 29a des NAND-Gates 29 angeschlossen ist. Das ODER-Gate 26 empfängt ein Taktsignal CLK an dem ersten Eingang 26a und invertierte Daten Db an dem zweiten Eingang 26b über einen Inverter 36, während das ODER-Gate 28 das Taktsignal CLK an dem ersten Eingang 28a und die nicht in vertierten Daten D an dem zweiten Eingang 28b empfängt. Der Ausgang 27c des NAND-Gates 27 ist an den zweiten Eingang 29b des NAND-Gates 29 angeschlossen, während der Ausgang 29c des NAND-Gates 29 an den zweiten Eingang 27b des NAND- Gates 27 angeschlossen ist.

Ein erster Kondensator 37 ist vorgesehen, der mit einer er sten Elektrode 37a an den zweiten Eingang 26b des ODER-Ga tes 26 angeschlossen ist und mit einer zweiten Elektrode 37b an den zweiten Eingang 27b des NAND-Gates 27 und den Ausgang 29c des NAND-Gates 29 angeschlossen ist. Der erste Kondensator 37 koppelt den zweiten Eingang 26b des ODER-Ga tes 26 und den Ausgang 29c des NAND-Gates 29 durch kapazi tive Kopplung, wodurch zu dem Signalübergang des Ausgangs 29c des NAND-Gates 29 beigetragen wird, der in dieselbe Richtung wie die Richtung des Signalübergangs des zweiten Eingangs 26b des ODER-Gates 26 schiebt, welcher die inver tierten Daten Db empfängt.

Ein ebenfalls vorgesehener, zweiter Kondensator 38 hat eine erste Elektrode 38a an den zweiten Eingang 28b des ODER-Ga tes 28 angeschlossen und eine zweite Elektrode 38b an den zweiten Eingang 29b des NAND-Gates 29 und den Ausgang 27c des NAND-Gates 27 angeschlossen. Der zweite Kondensator 38 koppelt den zweiten Eingang 28b des ODER-Gates 28 und den Ausgang 27c des NAND-Gates 27 durch kapazitive Kopplung, wodurch zu dem Signalübergang des Ausganges 27c des NAND- Gates 27 beigetragen wird, der in dieselbe Richtung wie die Richtung des Signalübergangs des zweiten Eingangs 28b des ODER-Gates 28 schiebt, der die nicht invertierten Daten D empfängt.

Der Slave-Haltekreis 23 hat einen dritten Gateblock 30, der ein NOR-Gate 33 mit zwei Eingängen und ein UND-Gate 32 mit zwei Eingängen hat, mit einem ersten Eingang zum Empfangen des Taktsignals CLK, einem zweiten Eingang, der an den Aus gang 27c des NAND-Gates angeschlossen ist, und einem Aus gang, der an den ersten Eingang des NOR-Gates 33 ange schlossen ist. Der Slave-Haltekreis 23 hat auch einen vier ten Gateblock 31, mit einem NOR-Gate 35 mit zwei Eingängen und einem UND-Gate 34 mit zwei Eingängen, mit einem ersten Eingang zum Empfangen des Taktsignals CLK, einem zweiten Eingang, der an den Ausgang 29c des NAND-Gates 29 ange schlossen ist, und einem Ausgang, der an den ersten Eingang des NOR-Gates 35 angeschlossen ist. Der Ausgang des NOR-Ga tes 33 ist an den zweiten Eingang des NOR-Gates 35 ange schlossen, während der Ausgang des NOR-Gates 35 an den zweiten Eingang des NOR-Gates 33 angeschlossen ist. Die Ausgänge der NOR-Gates 33 und 35 bilden die Ausgänge Qb bzw. Q des D-F/F 21A.

Bezugnehmend auf Fig. 6 empfängt der zweite Gateblock 25 des Master-Haltekreises 22 im allgemeinen nicht invertierte Daten D bei einem niedrigen Pegel des Taktsignals CLK, um invertierte Ausgangsdaten Qmb am Ausgang 29c des zweiten Gateblocks 25 auszugeben, während der erste Gateblock 24 des Master-Haltekreises 22 bei niedrigem Pegel des Taktsi gnals CLK invertierte Daten Db empfängt, um am Ausgang 27c des ersten Gateblocks 22 nicht invertierte Daten Qm auszu geben. Die Daten D und Db werden an der nächsten ansteigen den Flanke des Taktsignals CLK gehalten und als Daten Qm und Qmb am nächsten hohen Pegel des Taktsignals CLK auf rechterhalten.

Der vierte Gateblock 31 des Slave-Haltekreises 23 empfängt bei dem nächsten hohen Pegel des Taktsignals CLK Daten Qmb, um Daten Q auszugeben, während der dritte Gateblock 30 Da ten Qm bei dem nächsten hohen Pegel des Taktsignals CLK empfängt, um Daten Qb auszugeben. Die Daten Qm und Qmb wer den bei der nächsten abfallenden Flanke des Taktsignals CLK gehalten und bei einem nächsten niederen Pegel des Taktsi gnals CLK aufrechterhalten.

Wenn die Daten D und Db gleichzeitig mit einem Anstieg "i" des Taktimpulses fallen bzw. ansteigen, wird das Innere des Master-Haltekreises in einen metastabilen Zustand geschoben und verbleibt in diesem. Der Kondensator 37 trägt zu dem Anstieg "m" des Ausgangs Qmb am NAND-Gate 29 durch kapazi tive Kopplung zwischen dem Ausgang 29c und dem Eingang 26b des ODER-Gates 26 bei, der durch den Anstieg "k" der Daten Db angehoben wird. Ähnlich trägt der Kondensator 38 zu dem Abfall "l" des Ausganges Qm vom NAND-Gate 27 durch kapazi tive Kopplung zwischen dem Ausgang 27c und dem Eingang 26b des ODER-Gates 26 bei, der durch den Abfall "j" der Daten D abgesenkt wird. Somit tritt der Master-Haltekreis 22 schnell aus dem metastabilen Zustand aus, wodurch es mög lich wird, daß der Ausgang Qb und der Ausgang Q des D-F/F 21A bei "o" bzw. "n" in Fig. 6 mit hoher Geschwindigkeit ansteigen bzw. abfallen. Dadurch wird die Zeitdauer des me tastabilen Zustandes reduziert, wodurch der Stromverbrauch, verursacht durch den metastabilen Zustand, verringert wird, sowie auch die Möglichkeit eines Zeitschaltfehlers verrin gert wird, der durch den metastabilen Zustand verursacht wird, um dadurch eine höhere Geschwindigkeit für das Compu tersystem zuzulassen, welches das D-F/F als eine Synchroni sierschaltung enthält. Die Details der Funktionsweise der Kondensatoren werden im einzelnen im folgenden anhand der Figuren beschrieben.

Die Fig. 7 und 8 illustrieren das Ergebnis einer Simula tion, die die Übergangspotentialänderungen der Signale in dem herkömmlichen D-F/F 11 gemäß Fig. 1 bzw. dem D-F/F 11B gemäß Fig. 5 zeigen. In den Fig. 7 und 8 sind Referenzli nien bei Vdd/2 = 1,5 Volt gezeigt. In diesen Beispielen sind die logischen Schwellwerte für einen hohen Pegel und einen niederen Pegel der Synchronisierschaltungen auf 0,7 Vdd und 0,3 Vdd eingestellt. T_A zeigt die Zeitdauer des me tastabilen Zustandes des herkömmlichen D-F/F 11, während T_B die Zeitdauer des metastabilen Zustandes in dem D-F/F 21A gemäß der vorliegenden Ausführungsform zeigt. T_A ist durch ein Zeitintervall zwischen den Zeitpunkten definiert, an welchem ein Taktimpuls auf ein Potential von 0,5 Vdd an steigt und an welchem der Ausgang Qm ein Potential von 0,3 Vdd einnimmt, während T_B durch ein Zeitintervall bestimmt ist, zwischen den Zeitpunkten, an welchem ein Taktimpuls auf ein Potential 0,5 Vdd ansteigt und bei welchem der Aus gang Qmb ein Potential von 0,7 Vdd einnimmt. Die Differenz in dieser Definition ist hierbei nicht wichtig und die Dif ferenz in der Zeitdauer ist zu bemerken. Die Kapazitanzen der Kondensatoren 37 und 38 betragen bei diesem Beispiel ungefähr 20 fF. Bei dem herkömmlichen D-F/F 11 ist die pa rasitäre Kapazitanz, die zwischen dem zweiten Eingang des ODER-Gates 16 oder 18 und dem Ausgang des NAND-Gates 19 oder 17 beteiligt ist, im allgemeinen um beispielsweise zwei Größenordnungen niedriger als dieser Wert. Die Zeit spanne T_B kann durch Wählen der Kapazitanzen der Kondensa toren 37 und 38 gesteuert werden.

Wenn in der Fig. 7 das herkömmliche D-F/F 11 die nicht in vertierten Daten D am Übergangszustand derselben in Antwort auf den Anstieg des Taktimpulses des Taktsignals CLK hält, neigt das D-F/F 11 dazu, in einem metastabilen Zustand zu verbleiben, wobei der Ausgang des Haltekreises 12 nicht auf einem hohen Pegel oder einem niedrigen Pegel für eine re lativ lange Zeitspanne, wie beispielsweise mit T_A gezeigt, fixiert ist. Wenn der Ausgang Qmb des dritten Gateblocks von dem metastabilen Zustand existiert, indem er 0,3 Vdd annimmt und der Ausgang Qm des vierten Gateblocks aus dem metastabilen Zustand austritt, indem er 0,7 Vdd annimmt, werden die Daten in diesem Zyklus nicht gehalten und werden bei diesem Beispiel in einer nächsten Anstiegskante des Taktsignals gehalten.

Wenn in der Fig. 8 das D-F/F 21A gemäß Fig. 5 die nicht in vertierten Daten am Übergangszustand derselben in Antwort auf den Anstieg des Taktsignals CLK hält, neigt der Master- Haltekreis 22 ebenfalls dazu, in einem metastabilen Zustand zu bleiben. Da jedoch die Daten D und Db die Daten Qmb bzw. Qm darin unterstützen, ihr Potential durch kapazitive Kopp lung zu ändern, hat das Datum Qmb einen größeren Winkel der Anstiegsflanke, um schnell aus dem metastabilen Zustand auszutreten und das Datum Qm hat ein Überschwingen in der Signalform, um schnell aus dem metastabilen Zustand auszu treten.

Bezugnehmend auf Fig. 9 ist eine Synchronisierschaltung ge mäß einer zweiten Ausführungsform der vorliegenden Erfin dung durch ein D-F/F 21B implementiert, das Daten D und Db an einer abfallenden Flanke eines Taktimpulses des Taktsi gnals CLK hält. Das D-F/F 21B hat einen Master-Haltekreis 22A der ersten Stufe und einen Slave-Haltekreis 23A der zweiten Stufe, die in Kaskadenform gekoppelt sind.

Der Master-Haltekreis 22A hat einen ersten Gateblock 30A mit einem NOR-Gate 33 mit zwei Eingängen und einem UND-Gate 32 mit zwei Eingängen, dessen Ausgang an den ersten Eingang 33a des NOR-Gates 33 angeschlossen ist, und einen zweiten Gateblock 31A, der ein NOR-Gate 35 mit zwei Eingängen und ein UND-Gate 34 mit zwei Eingängen hat, dessen Ausgang an den ersten Eingang 35a des NOR-Gates 35 angeschlossen ist. Das UND-Gate 32 empfängt an dem ersten Eingang 32a ein Taktsignal CLK und an dem zweiten Eingang 32b ein inver tiertes Signal Db über einen Inverter 36, während das UND- Gate 34 das Taktsignal CLK an dem ersten Eingang 34a emp fängt und das nicht invertierte Datum D an dem zweiten Ein gang 34b empfängt. Der Ausgang 33c des NOR-Gates 33 ist an den zweiten Eingang 35b des NOR-Gates 35 angeschlossen, während der Ausgang 35c des NOR-Gates 35 an den zweiten Eingang 33b des NOR-Gates 33 angeschlossen ist.

Ein erster Kondensator 37 hat eine erste Elektrode 37a an den zweiten Eingang 32b des UND-Gates 32 angeschlossen und eine zweite Elektrode 37b an den zweiten Eingang 33b des NOR-Gates 33 und den Ausgang 35c des NOR-Gates 35 ange schlossen. Der erste Kondensator 37 koppelt den zweiten Eingang 32b des UND-Gates 32 und den Ausgang 35c des NOR- Gates 35 durch eine kapazitive Kopplung, wodurch der Si gnalübergang des Ausgangs 35c des NOR-Gates 35 unterstützt wird, welcher in die gleiche Richtung wie die Richtung des Signalübergangs des zweiten Eingangs 32b des UND-Gates 32 schiebt, an welchem die invertierten Daten Db empfangen werden.

Ein zweiter Kondensator 38 hat ebenfalls eine erste Elek trode 38a an den zweiten Eingang 34b des UND-Gates 34 ange schlossen und eine zweite Elektrode 38b an den zweiten Ein gang 35b des NOR-Gates 35 und den Ausgang 33c des NOR-Gates 33 angeschlossen. Der zweite Kondensator 38 koppelt den zweiten Eingang 34b des UND-Gates 34 und den Ausgang 33c des NOR-Gates 33 durch eine kapazitive Kopplung zusammen, wodurch der Signalübergang des Ausgangs 33c des NOR-Gates 33 unterstützt wird, der in die gleiche Richtung wie die Richtung des Signalübergangs des zweiten Eingangs 34b des UND-Gates 34, an welchem die nicht invertierten Daten D empfangen werden, schiebt.

Der Slave-Haltekreis 23A hat einen dritten Gateblock 24A mit einem NAND-Gate 27 mit zwei Eingängen und einem ODER- Gate 26 mit zwei Eingängen, mit einem ersten Eingang zum Empfangen des Taktsignals CLK, einem zweiten Eingang, der an den Ausgang 33c des NOR-Gates 33 angeschlossen ist, und einem Ausgang, der an den ersten Eingang 27a des NAND-Gates 27 angeschlossen ist, und einen vierten Gateblock 25A mit einem NAND-Gate 29 mit zwei Eingängen und einem ODER-Gate 28 mit zwei Eingängen mit einem ersten Eingang zum Empfan gen des Taktsignals CLK, einem zweiten Eingang, der an den Ausgang 35c des NOR-Gates 35 angeschlossen ist, und einem Ausgang, der an den ersten Eingang 29a des NAND-Gates 29 angeschlossen ist. Der Ausgang des NAND-Gates 27 ist an den zweiten Eingang des NAND-Gates 29 angeschlossen, während der Ausgang des NAND-Gates 29 an den zweiten Eingang des NAND-Gates 27 angeschlossen ist. Die Ausgänge der NAND-Ga tes 27 und 29 bilden die Ausgänge Qb bzw. Q des D-F/F 21B.

In dem D-F/F 21B gemäß der vorliegenden Erfindung empfängt der erste Gateblock 30A die invertierten Daten Db bei hohem Pegel des Taktsignals CLK, um Daten Qm aus zugeben, während der zweite Gateblock 31A die nicht invertierten Daten D bei dem hohen Pegel des Taktsignals CLK empfängt, um die Daten Qmb auszugeben.

Die Daten Qm und Qmb werden an der abfallenden Flanke des Taktsignals CLK gehalten und während des nächsten niederen Pegels des Taktsignals CLK aufrechterhalten. Der Slave-Hal tekreis 23A empfängt die Daten Qm und Qmb bei dem nächsten niederen Pegel des Taktsignals, um die Daten Q und Qb aus zugeben, hält die Daten Q und Qb an der nächsten ansteigen den Flanke des Taktsignals CLK und hält die Daten Q und Qb während eines nächsten hohen Pegels des Taktsignals CLK aufrecht.

Die Kondensatoren 37 und 38 bei der zweiten Ausführungsform unterstützen ebenfalls den Signalübergang der Daten Qmb bzw. Qm, die an dem Master-Haltekreis 22A ausgegeben wer den, wodurch die Zeitdauer des metastabilen Zustandes in dem Master-Haltekreis 22A verringert wird.

Bezugnehmend auf Fig. 10 ist D-F/F 21C gemäß einer dritten Ausführungsform der vorliegenden Erfindung ähnlich der er sten Ausführungsform, mit Ausnahme eines dritten Kondensa tors 43 und eines vierten Kondensators 44, die zusätzlich in dem Slave-Haltekreis 23B gemäß der vorliegenden Ausfüh rungsform vorgesehen sind. Der dritte Kondensator 43 unter stützt den Signalübergang der Ausgangsdaten Q unter Verwen dung elektrischer Energie der Daten Qm, die einen Signal übergang in der gleichen Richtung wie der Signalübergang der Daten Q haben. Ähnlich unterstützt der vierte Kondensa tor 44 den Signalübergang der Ausgangsdaten Qb unter Ver wendung von elektrischer Energie der Daten Qmb, die einen Signalübergang in der gleichen Richtung wie der Signalüber gang der Daten Qb haben. Somit kann die Zeitdauer des meta stabilen Zustandes des Slave-Haltekreises 23B verringert werden. Ähnlich wie beim D-F/F 21B der Fig. 9 können eben falls zusätzlich dritte und vierte Kondensatoren in dem Slave-Haltekreis 23A vorgesehen sein.

Bezugnehmend auf Fig. 11 hat eine Synchronisierschaltung 41A gemäß einer vierten Ausführungsform der vorliegenden Erfindung einen Master-Haltekreis 51 zum Empfangen eines einzelnen Datums D durch ein Paar kaskadenförmiger Inverter 63 und 65, um ein invertiertes Datum Db auszugeben, und ei nen Slave-Haltekreis 52 zum Empfangen der invertierten Da ten Db von dem Master-Haltekreis 51, um nicht invertierte Daten Q auszugeben. Der Master-Haltekreis 51 hat ein Trans fergate 55, implementiert durch ein Paar p-Kanal- und n-Ka nal-Transistoren, die komplementäre Taktsignale CLK bzw. CLKb empfangen, einen ersten Inverter 56 mit einem Eingang, der an den Ausgangsknoten des Transfergates 55 angeschlos sen ist, und einen zweiten Inverter 57 mit einem Eingang und einem Ausgang, die an den Ausgang bzw. den Eingang des ersten Inverters 56 angeschlossen sind. Der Slave-Halte kreis 52 hat ein Transfergate 60, implementiert durch ein Paar p-Kanal- und n-Kanal-Transistoren, die komplementäre Taktsignale CLKb bzw. CLK empfangen, einen ersten Inverter 61 mit einem Eingang, der an den Ausgangsknoten des Trans fergates 60 angeschlossen ist, und einen zweiten Inverter 62 mit einem Eingang und einem Ausgang, die an den Ausgang bzw. den Eingang des ersten Inverters 61 angeschlossen sind.

Ein Kondensator 59 ist mit einer ersten Elektrode an den Eingangsknoten des Transfergates 55 angeschlossen und einer zweiten Elektrode an den Ausgangsknoten des Transfergates 55 angeschlossen. In dieser Konfiguration unterstützt der erste Kondensator 59 den Signalübergang der Daten Db durch eine kapazitive Kopplung zwischen dem Eingangsknoten und dem Ausgangsknoten der Transfergates 55. Die Synchronisier schaltung gemäß der vorliegenden Erfindung empfängt Daten D bei einem niederen Pegel des Taktsignals, um invertierte Daten Db aus zugeben, hält dann die invertierten Daten Db an einer ansteigenden Flanke des Taktsignals CLK und hält die invertierten Daten Db bei einem nächsten hohen Pegel des Taktsignals CLK aufrecht. Der Slave-Haltekreis 52 empfängt die invertierten Daten Db bei dem nächsten hohen Pegel des Taktsignals CLK, um Daten Q aus zugeben, hält die Daten Q an einer nächsten abfallenden Flanke des Taktsignals CLK und hält die Daten Q bei einem nächsten niederen Pegel des Taktsignals CLK aufrecht. Ein zusätzlicher Kondensator kann vorgesehen sein, dessen erste Elektrode an den Eingangskno ten des Transfergates 60 angeschlossen ist und dessen zweite Elektrode an den Ausgangsknoten des Transfergates 60 angeschlossen ist.

Bezugnehmend auf Fig. 12 ist eine Synchronisierschaltung 41B gemäß einer fünften Ausführungsform der vorliegenden Erfindung ähnlich der vierten Ausführungsform, mit Ausnah me, daß die komplementären Taktsignale CLK und CLKb den n-Kanal- bzw. p-Kanal-Transistoren des Transfergates 55A des Master-Haltekreises 51A zugeführt werden und den p-Kanal- bzw. n-Kanal-Transistoren des Transfergates 60A des Slave- Haltekreises 52A zugeführt werden. Bei dieser Konfiguration der vorliegenden Ausführungsform hält der Master-Haltekreis 51A Daten an einer abfallenden Flanke des Taktsignals CLK und der Slave-Haltekreis 52A hält Daten an einer ansteigen den Flanke des Taktsignals CLK.

Bezugnehmend auf Fig. 13 ist eine Synchronisierschaltung gemäß einer sechsten Ausführungsform der vorliegenden Er findung ähnlich der dritten Ausführungsform, mit Ausnahme der Verzögerungselemente 45, 46, 47 und 48, die jeweils zwischen der ersten Elektrode eines Kondensators 37, 38, 43 bzw. 44 und einem Eingang des ODER-Gates 26 oder 28 oder UND-Gates 32 oder 34 vorgesehen sind. Bezugnehmend auf Fig. 14 hat jedes der Verzögerungselemente 45, 46, 47 und 48 eine gerade Anzahl von (im vorliegenden Fall vier) Inver tern 50. Die Verzögerungselemente 45, 46, 47 und 48 verzö gern die Signalübertragung von den Eingangsknoten 26b, 28b, 32b bzw. 34b auf die Ausgangsknoten 29c, 27c, 35c bzw. 33c über die entsprechenden Kondensatoren 37, 38, 43 und 44 um eine Zeitdauer entsprechend der Zeitdauer der Signalüber tragung zwischen dem entsprechenden Eingangsknoten und ent sprechenden Ausgangsknoten, wodurch effektiver der Signal übergang vom Ausgangsknoten unterstützt wird.

Bei den vorstehenden Ausführungsformen wird der Signalüber gang zwischen den Knoten durchgeführt, die die gleiche Richtung des Signalübergangs haben. Wenn das Verzögerungs element eine ungerade Anzahl von Invertern hat, kann die Unterstützung durch das Kondensatorelement zwischen den Knoten mit unterschiedlichen Richtungen des Signalübergangs durchgeführt werden. Beispielsweise kann eine derartige Reihenschaltung des Verzögerungselementes mit einer ungera den Anzahl von Invertern und dem Kondensator zwischen den zweiten Eingang 26b des ODER-Gates 26 und den Ausgang 27c des NAND-Gates 27, zwischen den zweiten Eingang 28b des ODER-Gates 28 und den Ausgang 29c des NAND-Gates 29, zwi schen den zweiten Eingang 32b des UND-Gates und den Ausgang 33c des NOR-Gates 33 oder zwischen den zweiten Eingang 34b des UND-Gates 34 und den Ausgang 35c des NOR-Gates 35 gemäß Fig. 13 geschaltet werden.

Da die vorstehenden Ausführungsformen lediglich als Bei spiele beschrieben worden sind, ist die vorliegende Erfin dung nicht auf die vorstehenden Ausführungsformen begrenzt und verschiedene Modifikationen oder Änderungen können vom Fachmann leicht durchgeführt werden, ohne daß vom Schutzum fang der vorliegenden Erfindung abgewichen wird. Beispiels weise kann der Kondensator durch eine parasitäre Kapazitanz zwischen der Eingangsleitung und der Ausgangsleitung des Master-Haltekreises oder Slave-Haltekreises implementiert werden, indem eine Konfiguration von parallel verlaufender Eingangsleitung und Ausgangsleitung verwendet wird. Eine bevorzugte Kapazitanz des Kondensators hängt von dem Design des Haltekreises ab und kann vorzugsweise um eine Größen ordnung größer als die Kapazitanz eines typischen Halte kreises sein.

Claims

1. Synchronisierschaltung zum Halten von asynchronen Ein gangsdaten, um synchrone Ausgangsdaten synchron zu einem Taktsignal auszugeben, wobei die Synchronisierschaltung aufweist: einen ersten Halteabschnitt (22) mit einem ersten Knoten, einem zweiten Knoten und einem ersten Kondensator (37, 38), der zwischen den ersten Knoten und den zweiten Knoten zur kapazitiven Kopplung der beiden geschaltet ist, wobei der erste Kondensator (37, 38) einen Signalübergang des zweiten Knotens unter Verwendung von elektrischer Ener gie eines Signalübergangs des ersten Knotens unterstützt.

2. Synchronisierschaltung nach Anspruch 1, wobei der er ste Knoten und der zweiten Knoten einen Eingangsknoten bzw. einen Ausgangsknoten des ersten Haltekreisabschnittes (22) bilden.

3. Synchronisierschaltung nach Anspruch 1, wobei der zweite Knoten einen Signalübergang in der gleichen Richtung wie der Signalübergang des ersten Knotens hat.

4. Synchronisierschaltung nach Anspruch 1, wobei der er ste Kondensator (37, 38) mit einer geraden Anzahl von kas kadenförmig geschalteten Invertern 50 verbunden ist, um die Unterstützung des Signalübergangs durch den ersten Konden sator (37, 38) zu verzögern.

5. Synchronisierschaltung nach Anspruch 1, wobei der zweite Knoten einen Signalübergang in einer Richtung entge gengesetzt zu einem Signalübergang des ersten Knotens hat und der erste Kondensator (37, 38) mit einer ungeraden An zahl von kaskadenförmig geschalteten Invertern (50) verbun den ist, um die Unterstützung des Signalübergangs durch den ersten Kondensator (37, 38) zu verzögern.

6. Synchronisierschaltung nach Anspruch 1, weiterhin mit einem zweiten Haltekreisabschnitt (23) zum Empfangen eines Signals von einem Ausgangsknoten des ersten Haltekreisab schnitts (22)

7. Synchronisierschaltung nach Anspruch 6, wobei der zweite Haltekreisabschnitt (23) einen dritten Knoten, einen vierten Knoten und einen zweiten Kondensator (43, 44) auf weist, der zwischen den dritten Knoten und den vierten Kno ten zur kapazitiven Kopplung zwischen beiden geschaltet ist, wobei der zweite Kondensator (43, 44) einen Signal übergang des vierten Knotens unter Verwendung von elektri scher Energie von einem Signalübergang des dritten Knotens unterstützt.

8. Synchronisierschaltung nach Anspruch 6, wobei jeder der ersten und zweiten Haltekreisabschnitte (51, 52) ein Transfergate (55, 60), einen ersten Inverter (56, 61) zum Empfangen eines Eingangssignals von dem ersten Transfergate (55, 60) und einen zweiten Inverter (57, 62) hat, dessen Eingang und Ausgang an einen Ausgang bzw. Eingang des er sten Inverters (56, 61) angeschlossen sind.

9. Synchronisierschaltung nach Anspruch 1, wobei alle der Eingangsdaten und Ausgangsdaten ein Paar komplementärer Si gnale (D, Db; Q, Qb) aufweist.

10. Synchronisierschaltung nach Anspruch 9, wobei der er ste Haltekreisabschnitt (22) einen ersten Gateabschnitt aufweist mit einem ersten NAND-Gate (27) und einem ersten ODER-Gate (26), dessen Ausgang an den Eingang (27a) des er sten NAND-Gates (27) angeschlossen ist, und einem zweiten Gateabschnitt (25) mit einem zweiten NAND-Gate (29) und ei nem zweiten ODER-Gate (28), dessen Ausgang an den Eingang (29a) des zweiten NAND-Gates (29) angeschlossen ist, und wobei der zweite Haltekreisabschnitt (23) einen dritten Gateabschnitt (30) aufweist mit einem ersten NOR-Gate (33) und einem ersten UND-Gate (32), dessen Ausgang an einen er sten Eingang des ersten NOR-Gates (33) angeschlossen ist, und einem vierten Gateabschnitt (31) mit einem zweiten NOR- Gate (35) und einem zweiten UND-Gate (34), dessen Ausgang an einen ersten Eingang des zweiten NOR-Gates (35) ange schlossen ist.

11. Synchronisierschaltung nach Anspruch 9, wobei der er ste Haltekreisabschnitt (22A) einen ersten Gateabschnitt (30A) mit einem ersten NOR-Gate (33) und einem ersten UND- Gate (32), dessen Ausgang an den Eingang (33a) des ersten NOR-Gates (33) angeschlossen ist, und einen zweiten Gateab schnitt (31A) mit einem zweiten NOR-Gate (35) und einem zweiten UND-Gate (34), dessen Ausgang an einen Eingang (35a) des zweiten NOR-Gates (35) angeschlossen ist, auf weist und wobei der zweite Halteabschnitt (23A) einen drit ten Gateabschnitt (24A) aufweist mit einem ersten NAND-Gate (27) und einem ersten ODER-Gate (26), dessen Ausgang an ei nen ersten Eingang (27a) des ersten NAND-Gates (27) ange schlossen ist, und einen vierten Gateabschnitt (25A) mit einem zweiten NAND-Gate (29) und einem zweiten ODER-Gate (28), dessen Ausgang an den ersten Eingang (29a) des zwei ten NAND-Gates (29) angeschlossen ist, aufweist.

12. Synchronisierschaltung nach Anspruch 6, wobei der er ste Haltekreisabschnitt (22, 51) die Eingangsdaten an einer ansteigenden Flanke des Taktsignals (CLK) hält, und der zweite Haltekreisabschnitt (23, 52) einen Ausgang des er sten Haltekreisabschnittes (22) an einer abfallenden Flanke des Taktsignals (CLK) hält.

13. Synchronisierschaltung nach Anspruch 6, wobei der er ste Haltekreisabschnitt (22A, 51A) die Eingangsdaten an ei ner abfallenden Flanke des Taktsignals (CLK) hält und der zweite Haltekreisabschnitt (23A, 52A) einen Ausgang vom er sten Haltekreisabschnitt (22) an einer ansteigenden Flanke des Taktsignals (CLK) hält.

14. Synchronisierschaltung nach Anspruch 1, wobei der er ste Haltekreisabschnitt (23, 51) die Eingangsdaten an einer ansteigenden Flanke des Taktsignals (CLK) hält.

15. Synchronisierschaltung nach Anspruch 1, wobei der er ste Haltekreisabschnitt (23A, 51A) die Eingangsdaten an ei ner abfallenden Flanke des Taktsignals (CLK) hält.