KR890005745A - 내-준안전성 플립-플롭 및 준안정 상태발생 가능성을 감소시키기 위한 방법 - Google Patents

내-준안전성 플립-플롭 및 준안정 상태발생 가능성을 감소시키기 위한 방법 Download PDF

Info

Publication number
KR890005745A
KR890005745A KR1019880011986A KR880011986A KR890005745A KR 890005745 A KR890005745 A KR 890005745A KR 1019880011986 A KR1019880011986 A KR 1019880011986A KR 880011986 A KR880011986 A KR 880011986A KR 890005745 A KR890005745 A KR 890005745A
Authority
KR
South Korea
Prior art keywords
flip
flop
clock
input
data
Prior art date
Application number
KR1019880011986A
Other languages
English (en)
Other versions
KR970005430B1 (ko
Inventor
케이. 브류닝거 로버트
Original Assignee
엔. 라이스 머레트
텍사스 인스트루먼츠 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엔. 라이스 머레트, 텍사스 인스트루먼츠 인코포레이티드 filed Critical 엔. 라이스 머레트
Publication of KR890005745A publication Critical patent/KR890005745A/ko
Application granted granted Critical
Publication of KR970005430B1 publication Critical patent/KR970005430B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Logic Circuits (AREA)
  • Dc Digital Transmission (AREA)

Abstract

내용 없음

Description

내 - 준안정성 플립-플롭 및 준안정 상태발생 가능성을 감소시키기 위한 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 비동기 데이타열을 동기화시키기 위해 사용된 D플립-플롭을 도시한 도면,
제2a도 및 제2b도는 준안정 출력이 발생할 수 있는 상태의 타이밍도.
제3도는 본 발명의 플립-플롭 회로를 도시한 도면.

Claims (8)

  1. 안정한 하이 및 로우 논리상태를 갖고 있는 회로내에서, 입력,클럭및 출력단자를 갖고 있는 제 1 플립-플롭회로, 입력, 클럭 및 출력부를 갖는 제 2플립-플롭호로, 제 1 플립-플롭의 클럭을 제 2 플립-플롭의 입력에 접속시키기 위한 장치. 제 1 플립-플롭의 클럭을 제 2 플립-플롭의 클럭에 접속시키기 위한 장치, 및 제1플립-플립내에 로드된 데이타가 제2플립-플롭내에 로드된 데이타와 동일하도록선정된 시간 만큼 제 2 클럭으로 제 1 클럭의 전이를 지연시키기 위한 장치로 구성되는 것을 특징으로 하는 준안정 상태로 들어갈 가능성을 감소시키기 위한 회로.
  2. 제 1 항에 있어서, 각각의 플립-플롭이 각각이 클럭펄스전의 셋업기간(TSU) 및 클럭 펄스후의 홀드기간(THOLD)를 갖고, 제 1 플립-플롭이 유효논리 레벨에 도달할때까지의 제 1 플립-플롭의 클럭펄수 사이의 시 더하기 제 2 플립-플롭의 TSU가 제 1 과 제 2 클럭 사이의 선정된 시간 지연보다 짧은 것을 특징으로 하는 회로.
  3. 제 1 항 또는 제 2 항에 있어서, 입력,클럭 및 출력단자를 갖고 있는 제 3 플립-플롭을 포함하고, 제 3 플립-플롭의 입력단자가 제 2 플립-플롭의 출력단자에 접속되며, 제3 플립-플롭의 클럭단자가 제 2 플립-플롭의 클럭단자에 접속되는 것을 특징으로 하는 회로.
  4. 제 1 항에 있어서, 디지탈 데이타신호를 수신하기에 적합한 입력단자를 갖고 있는 것을 특징으로 하는 회로.
  5. 제 1 항에 있어서, 준안정 상태가 플립-플롭의 출력이 안정한 출력레벨들 사이에 있을때의 기간으로서 정해지는 것을 특징으로 하는 회로.
  6. 캐스케이드식으로 된 제 1 및 제 2 플립-플롭 및 공통시스템 클럭을 갖고 있는 회로내에서의 준안정상태발생 가능성을 감소시키기 위한 방법에 있어서, 비동기 데이타열을 제 1 플립-플롭의 데이타 입력에 접속시키고,제 1 플립-플롭의 데이타 출력을 제 2 플립-플롭의 데이타 입력에 접속시키며, 제 2 플립-플롭내에 로드된 데이타가 제 1 플립-플롭내에 로드된 데이타와 동일하도록 선정된 시간만큼 제 2 플립-플롭의 클럭킹을 지연시키는 단계를 포함하는 것을 특징으로 하는 방법.
  7. 제 6 항에 있어서, 유효 논리 레벨의 제 1 플립-플롭의 총 전달 시간 및 제 2 플립-플롭의 셋업 시간을 제 2 플립-플롭의클럭의 최소 전달 지연 시간보다 짧게 유지하는 단계를 포함하는 것을 특징으로 하는 방법.
  8. 제 6 항 또는 제 7항에 있어서, 제 2 플립-플롭의 데이타 출력을 제 3 플립-플롭의 데이타 입력에 접속시키고, 제 3 플립-플롭의 클럭입력을 공통 시스템 클럭에 접속시킴으로써 제 3 플립-플롭을 제 2 플립-플롭에 접속시키는 단계를 포함하는 것을 특징으로 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019880011986A 1987-09-17 1988-09-16 준안전성 방지 플립-플롭 및 준안정 상태 발생 가능성을 감소시키기 위한 방법 KR970005430B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US098,093 1987-09-17
US07/098,093 US4929850A (en) 1987-09-17 1987-09-17 Metastable resistant flip-flop

Publications (2)

Publication Number Publication Date
KR890005745A true KR890005745A (ko) 1989-05-16
KR970005430B1 KR970005430B1 (ko) 1997-04-16

Family

ID=22267004

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019880011986A KR970005430B1 (ko) 1987-09-17 1988-09-16 준안전성 방지 플립-플롭 및 준안정 상태 발생 가능성을 감소시키기 위한 방법

Country Status (3)

Country Link
US (1) US4929850A (ko)
JP (1) JPH01164115A (ko)
KR (1) KR970005430B1 (ko)

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE68925799T2 (de) * 1988-12-21 1996-07-11 Texas Instruments Inc Einen metastabilen Zustand zulassende Kippschaltung
JP2653177B2 (ja) * 1989-06-22 1997-09-10 日産自動車株式会社 雑音除去回路
US5008563A (en) * 1989-09-05 1991-04-16 Eastman Kodak Company Adjustable clock generator circuit
US4999528A (en) * 1989-11-14 1991-03-12 Keech Eugene E Metastable-proof flip-flop
JP2946663B2 (ja) * 1990-07-10 1999-09-06 住友電気工業株式会社 発光素子駆動用半導体装置
US5487163A (en) * 1990-10-05 1996-01-23 Bull Hn Information Systems Inc. Fast synchronization of asynchronous signals with a synchronous system
US5365122A (en) * 1990-11-09 1994-11-15 Vlsi Technology, Inc. Meta stable resistant signal detector
US5128562A (en) * 1990-12-19 1992-07-07 North American Philips Corporation, Signetics Division Memory element with high metastability-immunity
US5303350A (en) * 1990-12-20 1994-04-12 Acer Incorporated Circuit for initializing registers using two input signals for writing default value into D-latch after a reset operation
US5291070A (en) * 1991-01-28 1994-03-01 Advanced Micro Devices, Inc. Microprocessor synchronous timing system
US5289050A (en) * 1991-03-29 1994-02-22 Victor Company Of Japan, Ltd. Clock signal selection circuit
US5229657A (en) * 1991-05-01 1993-07-20 Vlsi Technology, Inc. Method and apparatus for controlling simultaneous switching output noise in boundary scan paths
TW198159B (ko) * 1991-05-31 1993-01-11 Philips Gloeicampenfabrieken Nv
US5229668A (en) * 1992-03-25 1993-07-20 North Carolina State University Of Raleigh Method and apparatus for high speed digital sampling of a data signal
US5387825A (en) * 1992-08-20 1995-02-07 Texas Instruments Incorporated Glitch-eliminator circuit
US5546036A (en) * 1992-08-27 1996-08-13 Siemens Aktiengesellschaft Circuit array for amplifying and holding data with different supply
US5391935A (en) * 1993-07-22 1995-02-21 International Business Machines Corporation Assertive latching flip-flop
US6380775B1 (en) * 1993-11-30 2002-04-30 Analog Devices, Inc. Multiplexed distribution system for CMOS signals
US5453708A (en) * 1995-01-04 1995-09-26 Intel Corporation Clocking scheme for latching of a domino output
US5517136A (en) * 1995-03-03 1996-05-14 Intel Corporation Opportunistic time-borrowing domino logic
US5548622A (en) * 1995-03-24 1996-08-20 Sgs-Thomson Microelectronics, Inc. Method and structure for synchronization of asynchronous signals
US6064232A (en) * 1997-12-18 2000-05-16 Advanced Micro Devices, Inc. Self-clocked logic circuit and methodology
US6265904B1 (en) * 1998-10-02 2001-07-24 Vlsi Technology Inc. Digital phase shift amplification and detection system and method
US6690221B1 (en) * 1999-12-03 2004-02-10 Intel Corporation Method and apparatus to delay signal latching
US6631390B1 (en) * 2000-03-06 2003-10-07 Koninklijke Philips Electronics N.V. Method and apparatus for generating random numbers using flip-flop meta-stability
JP2004501554A (ja) * 2000-05-22 2004-01-15 アクイド　コーポレーション　リミテッド タイミング不確定性を自動補償するためのタイミング制御手段
US6642763B2 (en) * 2001-12-19 2003-11-04 Intel Corporation Long setup flip-flop for improved synchronization capabilities
US6531905B1 (en) 2001-12-19 2003-03-11 Neoaxiom Corporation Flip-flop with metastability reduction
US7356551B2 (en) * 2003-03-14 2008-04-08 Nxp B.V. Method and apparatus of retaining maximum speed of flip-flop metastability based random number generators
US6900665B2 (en) * 2003-06-10 2005-05-31 James Ma Transfer of digital data across asynchronous clock domains
US6906555B2 (en) * 2003-06-10 2005-06-14 James Ma Prevention of metastability in bistable circuits
CN100476448C (zh) 2003-11-20 2009-04-08 爱德万测试株式会社 时序比较器、数据取样装置、以及测试装置
US7671579B1 (en) * 2006-03-09 2010-03-02 Altera Corporation Method and apparatus for quantifying and minimizing skew between signals
EP1936857A1 (en) * 2006-12-22 2008-06-25 Stmicroelectronics Sa System for transmitting data between transmitter and receiver modules on a channel provided with a flow control link
US20090257263A1 (en) * 2008-04-15 2009-10-15 Vns Portfolio Llc Method and Apparatus for Computer Memory
JP5035119B2 (ja) * 2008-05-30 2012-09-26 富士通セミコンダクター株式会社 リタイミング回路及び分周システム
GB2468327A (en) * 2009-03-03 2010-09-08 Icera Inc A CMOS latch with rapid resolution of a metastable state
US9697309B1 (en) * 2009-09-18 2017-07-04 Altera Corporation Metastability-hardened synchronization circuit
US8536919B1 (en) * 2010-10-21 2013-09-17 Altera Corporation Integrated circuits with delay matching circuitry

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2246117B1 (ko) * 1973-09-28 1976-05-14 Labo Cent Telecommunicat
DE3106183A1 (de) * 1981-02-19 1982-09-02 Siemens AG, 1000 Berlin und 8000 München Verfahren und anordnung zur fehlerfreien synchronisation asynchroner impulse
US4575644A (en) * 1983-12-02 1986-03-11 Burroughs Corporation Circuit for prevention of the metastable state in flip-flops
US4745302A (en) * 1985-12-23 1988-05-17 Hitachi, Ltd. Asynchronous signal synchronizing circuit

Also Published As

Publication number Publication date
KR970005430B1 (ko) 1997-04-16
US4929850A (en) 1990-05-29
JPH01164115A (ja) 1989-06-28

Similar Documents

Publication Publication Date Title
KR890005745A (ko) 내-준안전성 플립-플롭 및 준안정 상태발생 가능성을 감소시키기 위한 방법
US5892372A (en) Creating inversions in ripple domino logic
KR900015455A (ko) 클럭 신호와 비동기인 데이타 신호에 관련된 준안정 이벤트를 제거하기 위한 회로
KR900014970A (ko) 동기 회로
KR950034264A (ko) 지연 고정 루프를 사용한 메모리 기록 제어
US4575644A (en) Circuit for prevention of the metastable state in flip-flops
KR890009117A (ko) 한정된 준안정성 타임 동기화기
US4636656A (en) Circuit for selectively extending a cycle of a clock signal
KR910002119A (ko) 신호발생기
JPH0758609A (ja) グリッチ抑制回路及び方法
KR870010688A (ko) 잡음펄스 억제회로
KR930005033A (ko) 불휘발성 메모리회로
ATE28770T1 (de) Einfach getaktete verriegelungsschaltung.
JP2000134070A (ja) ノイズ除去回路
US6255869B1 (en) Method and apparatus for system resource negotiation
US4809302A (en) Clock injector circuit
KR930007789Y1 (ko) 글리치에 따른 시스템 리세트 방지회로
KR0125588Y1 (ko) 카운터의 캐리 출력에 대한 글리치 방지 회로
SU1679667A1 (ru) Устройство для мажоритарного выбора асинхронных сигналов
JPH02203611A (ja) フリップフロップ回路
KR880000912Y1 (ko) 비동기 펄스 신호의 택일회로
JPH0223092B2 (ko)
US6072330A (en) Ring effect improvement for high speed transmission of digital data
JPS61110253A (ja) 同期化回路
KR950010355A (ko) 동기 제어 회로

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100930

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee