KR970005430B1 - 준안전성 방지 플립-플롭 및 준안정 상태 발생 가능성을 감소시키기 위한 방법 - Google Patents

준안전성 방지 플립-플롭 및 준안정 상태 발생 가능성을 감소시키기 위한 방법 Download PDF

Info

Publication number
KR970005430B1
KR970005430B1 KR1019880011986A KR880011986A KR970005430B1 KR 970005430 B1 KR970005430 B1 KR 970005430B1 KR 1019880011986 A KR1019880011986 A KR 1019880011986A KR 880011986 A KR880011986 A KR 880011986A KR 970005430 B1 KR970005430 B1 KR 970005430B1
Authority
KR
South Korea
Prior art keywords
flip
flop
clock
output
input
Prior art date
Application number
KR1019880011986A
Other languages
English (en)
Other versions
KR890005745A (ko
Inventor
케이. 브류닝거 로버트
Original Assignee
텍사스 인스트루먼츠 인코포레이티드
엔. 라이스 머레르
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 텍사스 인스트루먼츠 인코포레이티드, 엔. 라이스 머레르 filed Critical 텍사스 인스트루먼츠 인코포레이티드
Publication of KR890005745A publication Critical patent/KR890005745A/ko
Application granted granted Critical
Publication of KR970005430B1 publication Critical patent/KR970005430B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Logic Circuits (AREA)
  • Dc Digital Transmission (AREA)

Abstract

내용 없음.

Description

준안정성 방지 플립-플롭 및 준안정 상태 발생 가능성을 감소시키기 위한 방법
제1도는 비동기 데이타열을 동기화시키기 위해 사용된 D 플립-플롭을 도시한 도면.
제2a도 및 제2b도는 준안정 출력이 발생할 수 있는 상태의 타이밍도.
제3도는 종래 기술의 플립-플롭을 도시한 도면.
제4도는 본 발명의 플립-플롭 회로를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
10, 102, 103 : D 플립-플롭 11, 111, 121 : 데이타 입력
12 : 비동기 데이타열 14 : 시스템 클럭
15, 115, 125 : 클럭 입력 16 : 동기 데이타 출력
18 : 지터 20 : 셋업 시간
22 : 홀드 시간 26 : 전달 시간
28 : 준안정 시간지연 30 : 플립-플롭
31 : 분기 입력부 32 : 반전 입력
34 : 비-반전 입력 35 : 마스터 부
50 : 비-반전 출력 64 : 반전 출력
70 : 반전 클럭 72 : 슬레이브 출력부
110 : 지연 소자 113 : Q 출력
본 발명은 플립-플롭(flip-flop)에 관한 것으로, 특히 우수한 준안정(metastable) 특성을 갖고 있는 플립-플롭 회로에 관한 것이다.
플립-플롭은 때때로 상이한 주파수에서 동작하는 신호들을 국부 클럭(local clock)에 동기화시키기 위해 시스템 설계자에 의해 사용된다. 그러나, 신호들이 국부클럭과 비동기적이기 때문에, 플립-플롭에 관련된 셋업 및 홀드 시간 규격(setup and hold time specification)이 위배될 가능성이 있다. 셋업 및 홀드 시간이 위배되면, 플립-플롭의 출력 응답은 불확실해진다. 이 출력은 디지탈 논리 디바이스(device)의 출력이 논리 레벨 1 또는 논리 레벨 0에 있지 않고, 그 대신에 논리 레벨 0과 논리 레벨 1 사이의 출력 레벨 사이에 존재하는 기간으로서 정의된 준안정 상태를 취할 수 있다. 상이한 논리 레벨에 대응하는 전원 전압 범위는 디바이스 제조자에 의해 지정된다. 예를 들어, 바이폴라 TTL 기술의 경우에, 준안정 영역은 0.8V와 2.0V 사이에 놓여질 수 있다.
준안정 문제점은 플립-플롭에 입력되고 있는 신호가 국부클럭 펄스의 활성 연부와 동시에 한 논리 레벨에서 다른 레벨로 전이되고 있올때 발생하므로, 플립-플롭의 래치부(latchsection)가 중간 전압 레벨에서 래치하게 한다. 입력 데이타가 클럭되고 있는 동안에 변하기 때문에, 시스템 설계자는 출력이 준안정 영역내에서 행-업(hang-up)되지 않는 한 이 경우에 플립-플롭이 하이(high) 논리 레벨로 되든지 로우(low) 논리 레벨로 되든지 신경쓰지 않는다. 결국, 플립-플롭의 출력은 유효 논리 레벨에서 안정화되지만, 플립-플롭을 따르는 논리 회로는 지연 규격(기술한 클럭 펄스로부터 유효 출력까지의 기간) 충족 여부에 따라 변한다. 준안정 출력은 이 논리회로를 오동작시킬 수 있다. 그러므로, 비동기 데이타 열(data stream)을 동기화시키기 위해 사용된 플립-플롭의 준안정 특성은 전체 시스템 신뢰도에 영향을 미칠 수 있다.
준안정 출력 문제점을 보완하기 위한 한가지 시도는 제1플립-플롭과 직렬로 제2플립-플롭을 제공하는 것이다. 제2플립-플롭으로의 클럭은 제1플립-플롭으로의 클럭에 관련하여 지연되므로, 제1플립-플롭의 출력 신호가 데이타를 제2플립-플롭내에 클럭시키기 전에 유효 논리 레벨에서 안정되게 할 시간적 여유를 갖게 된다. 이중 플립-플롭 시스템을 사용하면, 입력으로부터 유효 출력까지의 지연은 각각의 플립-플롭을 통한 지연과 플립-플롭에 대한 클럭들 사이의 지연을 합산하여 포함한다. 여러 응용시에, 이 지연은 과도하다. 더욱이, 논리는 제1플립-플롭의 출력이 클럭들간의 지연보다 긴 기간동안 준안정 영역내에 유지되는 경우에 여전히 오동작 상태로 될 수 있다.
그러므로, 준안정 출력을 방지하고 단일 회로로 실행될 수 있는 플립-플롭 회로가 요구되어 왔다.
본 명세서내에 기술되고 청구된 본 발명은 플립-플롭 회로, 특히 비동기 데이타 입력을 동기화시키기 위해 사용된 회로내의 준안정 출력 발생 가능성을 방지하거나 최소화시키기 위한 방법 및 장치를 기술한다.
본 발명은 2개의 플립-플롭이 준안정 상태로 될 가능성이 1개의 장치가 이러한 상태로 될 가능성보다 낮다는 회로 개념에 기초를 두고 있다. 플립-플롭이 준안정 상태로 될 가능성은 플립-플롭의 속도에 직접 관련된다. 본 발명의 회로는 2개 이상의 직렬로 된 플립-플롭을 사용한다. 회로는 별개 디바이스를 사용하여 제조될 수 있거나, 단일 디바이스로 집적될 수 있다.
양호한 실시예내에서, 제1플립-플롭은 가능한 신속히 동작하도록 선택된다. 이러한 속도는 플립-플롭이 준안정 상태로 될 가능성을 감소시킨다. 제2플립-플롭은 제1플립-플롭만큼 신속하거나 이 제1플립-플롭보다 느리게 될 수 있다. 2개의 플립-플롭간에는 특수한 타이밍 관계가 있다. 본 발명내에서, 하이 출력 레벨로의 제1플립-플롭의 전달 시간 더하기 제2플립-플롭의 셋업 시간은 제2플립-플롭으로의 입력에서의 클럭의 최소 전달 지연시간 보다 짧아야 한다.
이하, 첨부도면을 참조하여 본 발명에 대해서 상세하게 기술하겠다.
본 발명의 양호한 실시예는 동일한 대응 부분에 동일한 참조 번호를 붙인 제1도 내지 제4도를 참조함으로써 가장 양호하게 이해된다.
제1도는 비동기 데이타 열을 동기화시키기 위한 D 플립-플롭의 사용 상태를 도시한 것이다. D 플립-플롭(10)은 비동기 데이타열(12)를 수신하는 데이타 입력(11)을 갖고 있다. 시스템 클럭(14)의 출력은 D 플립-플롭(10)의 클럭 입력(15)에 의해서도 수신된다. 동기 데이타 출력(16)은 출력(17)로부터 전송된다.
동작시에, D 플립-플롭(10)의 출력(16)은 클럭 펄스 개시부에서의 비동기 데이타열(12)의 값과 동일하다. 다시 말하면, D 플립-플롭(10)은 시스템 클럭 속도로 샘플된 비동기 데이타열(12)와 동일한 동기 데이타 출력(16)을 출력시킨다. D 플립-플롭(10)의 출력은 클럭 펄스의 완성 여부로부터의 지정된 시간 지연후에 유효하다.
제2a도 및 제2b도를 참조하면, 준안정성 문제점이 도시되어 있다. 준안정성 문제점은 비동기 데이타열(12)가 시스템 클럭(14)의 활성 연부와 동시에 2개의 논리 레벨들 사이에서 전이될때 발생한다. 제2a도에 도시한 바와 같이, 데이타열은 논리 로우로부터 논리 하이로 전이된다. 빗금친 영역(18)은 지터(jitter)이고, 비동기 데이타열(12)가 유효 논리 레벨내에 안정되지 않은 기간을 나타낸다. 유효 출력을 보장하기 위해서, 입력 데이타는 셋업 시간(20)과, 홀드 시간(22) 요구량으로 나타낸 기간 동안 유효 논리 레벨에서 안정 상태로 되어야 한다. 셋업 시간 요구량(20)은 입력 데이타가 유효 논리 레벨에서 안정 상태로 되어야 하는 클럭 펄스(24)의 활성 연부에 대한 기간을 나타낸다. 홀드 시간(22)는 입력 데이타가 클럭 펄스의 활성 연부 다음에 안정 상태를 유지해야 하는 기간을 나타낸다. 전달 지연(26)은 클럭 전이와 이 전이에 의해 야기된 출력 변화 사이에서 발생하는 시간이다.
입력 데이타가 셋업 시간(20)과 홀드시간(22) 사이에서 안정 상태가 아니면, 출력(16)의 값은 불확실해진다. 출력(16)은 논리 하이 또는 논리 로우값으로 로크(lock)될 수 있고, 논리 하이 또는 논리 로우도 아닌 준안정 영역내의 전압에서 행 업될 수도 있다. 셋업과 홀드 요구량(20과 22)이 충족되는 상태하에서, 전달시간 지연(26)후에 유효 출력이 나타나게 된다. 그러나, 출력이 준안정 영역내에서 행업되면, 출력(16)이 유효 논리 레벨을 취하기 전에 부수적인 준안정 시간 지연(28)이 필요하게 된다. 비동기 데이타열(12)이 논리레벨들 사이의 지점에서 샘플되기 때문에, 논리 하이 또는 논리 로우 출력이 유효하다. 또한, 준안정 시간지연 특성은 대부분의 준안정 신호들이 대부분의 경우에 하이 또는 로우 논리 레벨로 록크되는 시간을 나타내고, 준안정 시간 지연(28) 보다 긴 기간 동안 출력을 행 업시킬 수 있게 된다.
제2b도는 논리 하이로부터 논리 로우로의 전이 동안에 셋업 및 홀드 요구량을 충족시키지 못하는 신호를 도시한 것이다. 셋업 시간 요구량(20) 및 홀드 시간 요구량(22)가 충족되지 않으면, 출력(16)은 준안정 영역으로 들어갈 수 있다. 대부분의 경우에, 출력(16)은 전달 시간 지연(26) 및 준안정 시간 지연(28)로 표시된 시간내에 논리 하이 또는 논리 로우 레벨내에 록크된다.
제3도는 종래 기술의 플립-플롭 회로(30)을 도시한 것이다. 입력(11)은 마스터부(master section, 35)에 접속되는 반전 입력(32) 및 비-반전 입력(34)를 발생시키는 분기(bifurcating) 입력부(31)에 접속된다. 비-반전 입력(34)는 제1다이오드(36)의 캐소드에 접속된다. 제1다이오드(36)의 애노드는 제1트랜지스터(40)의 베이스(38)과 저항기(42)에 접속된다. 저항기(42)의 다른 리드(lead)는 풀업(Pullup) 저항기(44), 제2트랜지스터(48)의 콜렉터(46), 및 비-반전 출력(50)에 접속된다. 풀업 저항기(44)의 다른 리드는 전원 전압 V∝(52)에 접속된다.
반전 입력(32)은 제2다이오드(54)의 캐소드에 접속된다. 제2다이오드(54)의 애노드는 제2트랜지스터(48)의 베이스(56) 및 저항기(58)에 접속된다. 저항기(58)의 다른 리드는 트랜지스터(40)의 콜렉터(60), 풀업 저항기(62), 및 반전 출력(64)에 접속된다. 풀업 저항기(62)의 다른 리드는 V∝(52)에 접속된다.
트랜지스터(40 및 48)의 에미터(66 및 68)는 시스템 클럭(14)의 반전신호인 반전 클럭(70)에 각각 접속된다. 비-반전 출력(50) 및 반전 출력(64)은 슬레이브(slave) 출력부(72)에 접속된다. 시스템 클럭(14)은 시스템 클럭의 활성 연부에 응답하여 하강 연부를 발생시키기 위해서 반전된다. 하강 연부가 활성 영역이 되도록 플립-플롭이 설계되면, 이러한 반전은 불필요하다.
마스터부(35)는 클럭 펄스시에 반전 및 비-반전 입력(32 및 34)의 값 내에 록크되기 위한 래칭 회로를 포함한다.
슬레이브 출력부(72)는 출력(50 및 64)를 유효 상태로 래치시킴으로써 반전 클럭(70)이 하이 상태내에 있을 때 의사 출력이 발생하는 것을 방지한다. 슬레이브 출력부는 한 입력으로서 다른 게이트의 출력을 각각 갖고 있는 2개의 NAND 게이트를 사용하여 실행될 수 있다. 다른 입력은 마스터부(35)의 출력(50 및 64)에 의해 공급된다.
저항기 결합부(42와 44 및 58과 62)는 전원 전압을 요구된 비율로 분할시키기 위한 소정의 비율을 갖는다. 저항기(42 및 58)은 콜렉터(46 및 60)을 통해 전류가 흐를 정도로 크지 말아야 한다.
셋업과 홀드시간 요구량이 충족되는 정상 동작 상태 하에서, 비동기 데이타 열(12)로부터의 입력은 반전 입력(32)와 비-반전 입력(34)로 분기된다. 설명하기 위해, 입력이 논리 1의 값을 갖는다고 가정하면, 비-반전 입력(34)는 논리 하이 전압을 갖고, 반전 입력(32)는 논리 로우 전압을 갖는다. 그러므로, 제1트랜지스터(40)의 베이스(38)에서의 전압은 제2트랜지스터(48)의 베이스(56)에서의 전압 보다 상당히 높다. 반전클럭 신호(70)이 하이 전압으로부터 로우 전압으로 변할때, 제1트랜지스터(40)는 베이스(38)와 반전 클럭신호(70)간의 전압차가 약 0.7V의 베이스-에미터 임계 전압 Vbe를 초과할때 턴온된다. 그러므로, 베이스(38)의 전압이 3.8V이면, 트랜지스터(40)는 반전 클럭(70)의 전압이 3.1V일때 턴온된다. 트랜지스터(40)는 콜렉터(60)로부터 에미터(66)까지 도통하게 되어, 트랜지스터(48)의 베이스(56)에 전류를 흐르지 못하게 한다. 그러므로, 제2트랜지스터(48)는 제1트랜지스터(40)가 도통되는 동안에 턴온되지 않게 된다.
준안정성 문제점은 비동기 데이타 열이 시스템 클럭 신호(14)의 활성연부 동안에 전이될때 발생한다. 반전 클럭 신호(70)가 감소하고 있을 때 반전 입력(32) 및 비-반전 입력(34)가 동일한 전압을 가지면, 2개의 트랜지스터(40과 48)는 동시에 턴온될 수 있다. 예를 들어, 베이스(38과 46)가 반전 클럭 신호(70)가 1.1V 일때 1.8V의 전압을 갖는다면, 2개의 트랜지스터들은 동시에 도통하게 된다. 어느 트랜지스터도 다른 트랜지스터를 턴 오프시킬 수 없기 때문에, 반전 출력과 비-반전 출력(64와 50)은 동일한 값을 갖게 되므로, 준안정 출력을 발생시키게 되고, 트랜지스터(40 및 48)는 시스템이 라인들 중 한 라인 상의 잡음에 의해 교란될 때까지 온 상태를 유지하게 된다. 이때, 1개의 트랜지스터는 다른 트랜지스터 보다 강하게 도통하기 시작하게 되고, 다른 트랜지스터를 턴오프시키도록 다른 트랜지스터에 충분한 전류를 흐르지 못하게 한다.
준안정성 문제점은 단지 1개의 트랜지스터를 다른 트랜지스터보다 크게 설계하는 것만으로써는 해결될 수 없다. 클럭의 활성 연부 전에 유도된 비대칭은 준안정 출력을 발생시키는 입력 조건을 쉬프트 시키지만 이것을 방지하지는 못한다. 그러므로, 트랜지스터들이 상이한 크기를 가지면, 준안정성 문제점은 반전 및 비-반전 입력(32 및 34)가 트랜지스터(40 및 48)의 크기에 관련하여 특정한 비율을 가질때 발생하게 된다.
준안정성 문제점에 대한 본 발명의 해결 방법은 제4도의 회로(101)내에서 실시된다. 회로(101)는 제1D 플립-플롭(FF1)(102) 및 제2D 플립-플롭(FF2) (103)을 갖는다. 지터(18)를 포함하는 비동기 데이타 열(12)은 FF1(102)의 입력(111)에 접속된다 시스템 클럭(114)은 FF1(102)의 CLK 입력(115)에 접속된다. 또한, 시스템 클럭(114)은 FF2(103)의 CLK 입력(125)에 접속된다. FF1(102)의 Q 출력(113)은 FF2(103)의 데이타 입력(121)에 접속된다.
FF1의 CLK 입력(115)과 FF2의 CLK 입력(125) 사이에 접속부로 도시된 지연 소자(110)가 있다. 이 소자는 회로(101)의 타이밍 요구량을 나타낸다. 회로(101)가 준안정 상태로 들어갈 가능성을 감소시키기 위해서, FF1 및 FF2의 동작 파라메터는 FF1이 하이 논리 레벨로 들어가게 하기 위한 전달시간 tprop더하기 FF2의 셋업 시간 Tsu가 FF2의 CLK(125)의 최소 전달 지연시간 보다 짧도록 선택된다. 그러므로, 후자의 요구량은 FF2가 전이를 개시하기 전에 FF1이 논리 레벨들 사이의 전이를 완료하기에 충분한 시간을 갖게한다. 그 자체만으로, FF1 및 FF2는 절대로 동시에 클럭되지 않게 된다. 그러므로, 이 플립-플롭들중 한 플립-플롭이 준안정 상태로 들어가더라도, 다른 것은 상이한 시간에 전이 상태로 들어가게 되므로, 한 플립-플롭의 준안정 상태를 업셋팅하게 된다.
동작시에, FF2의 입력(121)은 필터로서 작용한다. 입력(121)은 매우 정확한 임계 전압을 갖는다. 그러므로, FF1의 출력(113)이 준안정 상태이더라도, FF2의 입력(121)은 FF1의 준안정 출력(113)을 안정한 하이 또는 로우 논리 레벨로 변형시키게 된다. 그러므로, FF1의 초기 준안정성은 신속히 해결된다. FF2가 FF1과 동일한 시간에 준안정 상태로 될 가능성이 회박해진다. 입력(121)이 지터 또는 불안정 상태내에 있게 되지 않기 때문에 FF1이 안정 상태에 있는 경우에 FF2의 출력이 준안정 상태로 될 가능성은 거의 없다.
본 발명은 TTL, ECL, MOS, CMOS 및 그외의 다른 기술을 포함하는 모든 형태의 플립-플롭에 응용될 수 있고, R-S 플립-플롭과 같은 다른 플립-플롭 형태에 사용될 수 있다.
지금까지 플립-플롭에 관련하여 본 발명을 기술하였지만, 데이타 값을 록크시키기 위해 래치를 사용하는 소정의 회로는 준안정성 문제점을 안고 있다. 메모리 셀, 플립-플롭, 레지스터, 별개 래치, 및 그외의 다른 디바이스들은 모두 본 발명에 의해 해결될 수 있는 준안정성 문제점을 안고 있다.
본 발명의 양호한 실시예가 상세하게 기술되었지만, 첨부한 특허청구의 범위에 의해 정해진 본 발명의 원리 및 범위를 벗어나지 않고서 여러가지 형태의 변화, 대체 및 변형이 가해질 수 있다.

Claims (8)

  1. 안정한 하이 및 로우 논리 상태를 갖고 있는 회로에 있어서, 입력, 클럭 및 출력 단자를 갖고 있는 제1플립-플롭 회로, 입력, 클럭 및 출력부를 갖고 있는 제2플립-플롭 회로, 제1플립-플롭의 출력을 제2플립-플롭의 입력에 접속시키기 위한 수단, 제1플립-플롭의 클럭을 제2플립-플롭의 클럭에 접속시키기 위한 수단, 및 제1플립-플롭내에 로드된 데이타가 제2플립-플롭 내에 로드된 데이타와 동일하도록 선정된 시간만큼 제2클럭으로의 제1클럭의 전이를 지연시키기 위한 수단을 포함하는 것을 특징으로 하는 준안정 상태로 들어갈 가능성을 감소시키기 위한 회로.
  2. 제1항에 있어서, 각각의 플립-플롭이 각각의 클럭 펄스 전의 셋업 기간(Tsu) 및 클럭 펄스후의 홀드기간(Thold)를 갖고, 제1플립-플롭이 유효 논리 레벨에 도달할 때까지의 제1플립-플롭의 클럭 펄스 사이의 시간 더하기 제2플립-플롭의 Tsu가 제1클럭과 제2클럭 사이의 선정된 시간 지연 보다 짧은 것을 특징으로 하는 회로.
  3. 제1항 또는 제2항에 있어서, 입력, 클럭 및 출력 단자를 갖고 있는 제3플립-플롭을 포함하고, 제3플립-플롭의 입력 단자가 제2플립-플롭의 출력 단자에 접속되며, 제3플립-플롭의 클럭 단자가 제2플립-플롭의 클럭 단자에 접속되는 것을 특징으로 하는 회로.
  4. 제1항에 있어서, 디지탈 데이타 신호를 수신할 수 있는 입력 단자를 갖는 것을 특징으로 하는 회로.
  5. 제1항에 있어서, 준안정 상태가 플립-플롭의 출력이 2개의 안정한 출력 레벨들 사이에 있을때의 기간으로서 정해지는 것을 특징으로 하는 회로.
  6. 직렬로 된 제1 및 제2플립-플롭 및 공통 시스템 클럭을 갖고 있는 회로에서 준안정 상태 발생 가능성을 감소시키기 위한 방법에 있어서, 비동기 데이타열을 제1플립-플롭의 데이타 입력에 접속시키는 단계, 제1플립-플롭의 데이타 출력을 제2플립-플롭의 데이타 입력에 접속시키는 단계 및, 제 2플립-플롭내에 로드된 데이타가 제1플립-플롭 내에 로드된 데이타와 동일하도록 선정된 시간만큼 제2플립-플롭의 클럭킹을 지연시키는 단계를 포함하는 것을 특징으로 하는 방법.
  7. 제6항에 있어서, 유효 논리 레벨로의 제1플립-플롭의 총 전달 시간 및 제2플립-플롭의 셋업 시간을 제2플립-플롭의 클럭의 최소 전달 지연 시간보다 짧게 유지하는 단계를 포함하는 것을 특징으로 하는방법.
  8. 제6항 또는 제7항에 있어서, 제2플립-플롭의 데이타 출력을 제3플립-플롭의 데이타 입력에 접속시키고 제3플립-플롭의 클럭 입력을 공통 시스템 클럭에 접속시킴으로써 제3플립-플롭을 제2플립-플롭에 접속시키는 단계를 포함하는 것을 특징으로 하는 방법.
KR1019880011986A 1987-09-17 1988-09-16 준안전성 방지 플립-플롭 및 준안정 상태 발생 가능성을 감소시키기 위한 방법 KR970005430B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US098,093 1987-09-17
US07/098,093 US4929850A (en) 1987-09-17 1987-09-17 Metastable resistant flip-flop

Publications (2)

Publication Number Publication Date
KR890005745A KR890005745A (ko) 1989-05-16
KR970005430B1 true KR970005430B1 (ko) 1997-04-16

Family

ID=22267004

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019880011986A KR970005430B1 (ko) 1987-09-17 1988-09-16 준안전성 방지 플립-플롭 및 준안정 상태 발생 가능성을 감소시키기 위한 방법

Country Status (3)

Country Link
US (1) US4929850A (ko)
JP (1) JPH01164115A (ko)
KR (1) KR970005430B1 (ko)

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE68925799T2 (de) * 1988-12-21 1996-07-11 Texas Instruments Inc Einen metastabilen Zustand zulassende Kippschaltung
JP2653177B2 (ja) * 1989-06-22 1997-09-10 日産自動車株式会社 雑音除去回路
US5008563A (en) * 1989-09-05 1991-04-16 Eastman Kodak Company Adjustable clock generator circuit
US4999528A (en) * 1989-11-14 1991-03-12 Keech Eugene E Metastable-proof flip-flop
JP2946663B2 (ja) * 1990-07-10 1999-09-06 住友電気工業株式会社 発光素子駆動用半導体装置
US5487163A (en) * 1990-10-05 1996-01-23 Bull Hn Information Systems Inc. Fast synchronization of asynchronous signals with a synchronous system
US5365122A (en) * 1990-11-09 1994-11-15 Vlsi Technology, Inc. Meta stable resistant signal detector
US5128562A (en) * 1990-12-19 1992-07-07 North American Philips Corporation, Signetics Division Memory element with high metastability-immunity
US5303350A (en) * 1990-12-20 1994-04-12 Acer Incorporated Circuit for initializing registers using two input signals for writing default value into D-latch after a reset operation
US5291070A (en) * 1991-01-28 1994-03-01 Advanced Micro Devices, Inc. Microprocessor synchronous timing system
US5289050A (en) * 1991-03-29 1994-02-22 Victor Company Of Japan, Ltd. Clock signal selection circuit
US5229657A (en) * 1991-05-01 1993-07-20 Vlsi Technology, Inc. Method and apparatus for controlling simultaneous switching output noise in boundary scan paths
TW198159B (ko) * 1991-05-31 1993-01-11 Philips Gloeicampenfabrieken Nv
US5229668A (en) * 1992-03-25 1993-07-20 North Carolina State University Of Raleigh Method and apparatus for high speed digital sampling of a data signal
US5387825A (en) * 1992-08-20 1995-02-07 Texas Instruments Incorporated Glitch-eliminator circuit
US5546036A (en) * 1992-08-27 1996-08-13 Siemens Aktiengesellschaft Circuit array for amplifying and holding data with different supply
US5391935A (en) * 1993-07-22 1995-02-21 International Business Machines Corporation Assertive latching flip-flop
US6380775B1 (en) * 1993-11-30 2002-04-30 Analog Devices, Inc. Multiplexed distribution system for CMOS signals
US5453708A (en) * 1995-01-04 1995-09-26 Intel Corporation Clocking scheme for latching of a domino output
US5517136A (en) * 1995-03-03 1996-05-14 Intel Corporation Opportunistic time-borrowing domino logic
US5548622A (en) * 1995-03-24 1996-08-20 Sgs-Thomson Microelectronics, Inc. Method and structure for synchronization of asynchronous signals
US6064232A (en) * 1997-12-18 2000-05-16 Advanced Micro Devices, Inc. Self-clocked logic circuit and methodology
US6265904B1 (en) * 1998-10-02 2001-07-24 Vlsi Technology Inc. Digital phase shift amplification and detection system and method
US6690221B1 (en) * 1999-12-03 2004-02-10 Intel Corporation Method and apparatus to delay signal latching
US6631390B1 (en) * 2000-03-06 2003-10-07 Koninklijke Philips Electronics N.V. Method and apparatus for generating random numbers using flip-flop meta-stability
JP2004501554A (ja) * 2000-05-22 2004-01-15 アクイド　コーポレーション　リミテッド タイミング不確定性を自動補償するためのタイミング制御手段
US6642763B2 (en) * 2001-12-19 2003-11-04 Intel Corporation Long setup flip-flop for improved synchronization capabilities
US6531905B1 (en) 2001-12-19 2003-03-11 Neoaxiom Corporation Flip-flop with metastability reduction
US7356551B2 (en) * 2003-03-14 2008-04-08 Nxp B.V. Method and apparatus of retaining maximum speed of flip-flop metastability based random number generators
US6900665B2 (en) * 2003-06-10 2005-05-31 James Ma Transfer of digital data across asynchronous clock domains
US6906555B2 (en) * 2003-06-10 2005-06-14 James Ma Prevention of metastability in bistable circuits
CN100476448C (zh) 2003-11-20 2009-04-08 爱德万测试株式会社 时序比较器、数据取样装置、以及测试装置
US7671579B1 (en) * 2006-03-09 2010-03-02 Altera Corporation Method and apparatus for quantifying and minimizing skew between signals
EP1936857A1 (en) * 2006-12-22 2008-06-25 Stmicroelectronics Sa System for transmitting data between transmitter and receiver modules on a channel provided with a flow control link
US20090257263A1 (en) * 2008-04-15 2009-10-15 Vns Portfolio Llc Method and Apparatus for Computer Memory
JP5035119B2 (ja) * 2008-05-30 2012-09-26 富士通セミコンダクター株式会社 リタイミング回路及び分周システム
GB2468327A (en) * 2009-03-03 2010-09-08 Icera Inc A CMOS latch with rapid resolution of a metastable state
US9697309B1 (en) * 2009-09-18 2017-07-04 Altera Corporation Metastability-hardened synchronization circuit
US8536919B1 (en) * 2010-10-21 2013-09-17 Altera Corporation Integrated circuits with delay matching circuitry

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2246117B1 (ko) * 1973-09-28 1976-05-14 Labo Cent Telecommunicat
DE3106183A1 (de) * 1981-02-19 1982-09-02 Siemens AG, 1000 Berlin und 8000 München Verfahren und anordnung zur fehlerfreien synchronisation asynchroner impulse
US4575644A (en) * 1983-12-02 1986-03-11 Burroughs Corporation Circuit for prevention of the metastable state in flip-flops
US4745302A (en) * 1985-12-23 1988-05-17 Hitachi, Ltd. Asynchronous signal synchronizing circuit

Also Published As

Publication number Publication date
US4929850A (en) 1990-05-29
JPH01164115A (ja) 1989-06-28
KR890005745A (ko) 1989-05-16

Similar Documents

Publication Publication Date Title
KR970005430B1 (ko) 준안전성 방지 플립-플롭 및 준안정 상태 발생 가능성을 감소시키기 위한 방법
US5623223A (en) Glitchless clock switching circuit
US4777388A (en) Fast latching flip-flop
US6429698B1 (en) Clock multiplexer circuit with glitchless switching
KR100562496B1 (ko) 리세트 및 클록 재생성 회로를 갖는 반도체 장치, 그것을포함한 고속 디지털 시스템, 그리고 리세트 및 클록재생성 방법
US6472909B1 (en) Clock routing circuit with fast glitchless switching
US6397374B1 (en) Zero hold time circuit for high speed bus applications
US5138189A (en) Asynchronous state machine synchronization circuit and method
US5248905A (en) High speed, master/slave latch transceiver having a directly-driven slave stage
US5949266A (en) Enhanced flip-flop for dynamic circuits
US5148052A (en) Recirculating transparent latch employing a multiplexing circuit
US20080239831A1 (en) Clock synchronizer
KR0160954B1 (ko) 준안정 상태를 억압 및 보상할 수 있는 플립플롭 회로 및 랫치 회로
US4800296A (en) Metastable defeating fli-flop
US7251740B2 (en) Apparatus coupling two circuits having different supply voltage sources
US5391935A (en) Assertive latching flip-flop
JP2831788B2 (ja) フリップフロップ回路
US20220407504A1 (en) Flip-flop circuit including control signal generation circuit
US6348828B1 (en) Clock enable circuit for use in a high speed reprogrammable delay line incorporating glitchless enable/disable functionality
US6484267B1 (en) Clock gated bus keeper
US4779011A (en) Latch circuit having two hold loops
US7222208B1 (en) Simultaneous bidirectional port with synchronization circuit to synchronize the port with another port
JP2936474B2 (ja) 半導体集積回路装置
US6154046A (en) Preconditioning input signals of logic gates for glitch-free output signal
US6552570B2 (en) Input circuit with non-delayed time blanking

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100930

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee