KR900015455A - 클럭 신호와 비동기인 데이타 신호에 관련된 준안정 이벤트를 제거하기 위한 회로 - Google Patents

클럭 신호와 비동기인 데이타 신호에 관련된 준안정 이벤트를 제거하기 위한 회로 Download PDF

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엔. 기딩스 제임스
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엔. 라이스 머레트
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Abstract

내용 없음.

Description

클럭 신호와 비동기 데이타 신호에 관련된 준안정 이벤트를 제거하기 위한 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 3a도는 본 발명의 블럭도,
제 5도는 본 발명의 양호한 실시예의 회로도.

Claims (26)

  1. 클럭된 회로에서 시스템 클럭 신호 입력과 비동기인 데이타 신호에 의해 발생된 클럭 회로내의 준안정 이벤트를 감소시키기 위한 회로에 있어서, 데이타 신호의 전이의 검출후에 선정된 시간 주기 동안 클럭된 회로로부터 시스템 클럭 회로를 디스에이블하기 위한 시스템 신호에 관련된 디스에이블링회로를 포함하는 것을 특징으로 하는 회로.
  2. 제1항에 있어서, 상기 선정된 시간 주기 후에 클럭된 회로에서 시스템 클럭신호를 리인에이블링하기 위한 시스템 클럭 신호와 관련된 리인에이블링 회로를 포함하는 것을 특징으로 하는 회로.
  3. 제1항에 있어서, 데이타 신호의 전이를 검출하기 위한 디스에이블링 회로에 관련된 연부 검출회로를 포함하는 것을 특징으로 하는 회로.
  4. 제3항에 있어서, 상기 검출 회로가 데이타신호의 정의 전이를 검출하기 위한 제1토글 플립-플롭, 및 데이타 신호의 부의 전이를 검출하기 위한 제2토글 플립-플롭을 포함하는 것을 특징으로 하는 회로.
  5. 제1항에 있어서, 클럭된 회로에서 시스템 클럭의 활성주기를 제한하기 위한 지속회로를 포함하는 것을 특징으로 하는 회로.
  6. 제5항에 있어서, 상기 지속 회로가 단발 회로로 구성되는 것을 특징으로 하는 회로.
  7. 제1항에 있어서, 클럭된 회로가 최소의 설정 시간을 갖고, 상기 선정된 시간 주기가 클럭된 디바이스의 최소의 설정 시간과 동일한 것을 특징으로 하는 회로.
  8. 제7항에 있어서, 클럭된 회로에서 데이타 신호를 전송하기 전에 선정된 지연시간동안 데이타 신호를 지연하기 위한 데이타 신호에 관련된 지연 회로를 포함하는 것을 특징으로 하는 회로.
  9. 제8항에 있어서, 상기 선정된 지연 시간이 상기 디스에이블링 회로에 관련된 전달 보다 큰 것을 특징으로 하는 회로.
  10. 클럭된 회로에서 시스템 클럭 신호 입력과 비동기인 데이타 신호에 의해 발생된 클럭 회로내의 준안정 이벤트를 감소시키기 위한 회로에 있어서, 데이타 신호의 전이를 검출하기 위한 연부 검출기, 및 데이타 신호 전이의 검출 이후의 선정된 시간 주기 동안 클럭된 회로로부터 시스템 클럭을 디스에이블링하고 선정된 시간 주기 이후의 클럭된 회로에서 시스템 클럭을 리인에이블하기 위해, 상기 연부 검출기에 결합된 디스에이블링/리인에이블링회로를 포함하는 것을 특징으로 하는 회로.
  11. 제10항에 있어서, 클럭된 회로가 최소의 설정시간을 갖고, 상기 선정된 시간 주기가 클럭된 디바이스의 최소의 설정시간과 동일한 것을 특징으로 하는 회로.
  12. 제 10항에 있어서, 시스템 클럭의 활성주기를 제한하기 위한 지속회로를 포함하는 것을 특징으로 하는 회로.
  13. 제11항에 있어서, 클럭된 회로에 의해 수신되기 전에 데이타 신호를 지연하기 위한 데이타 신호에 관련된 지연 회로를 포함하는 것을 특징으로 하는 회로.
  14. 최소의 설정 시간을 갖고 있고 클럭된 회로에서 시스템 클럭 신호 입력에 대해 비동기인 데이타 신호에 의해 발생된 클럭 회로내의 준안정 이벤트를 감소시키기 위한 방법에 있어서, 데이타 신호의 전송을 검출하는 스텝, 및 전송을 검출하는 상기 스텝 이후의 선정된 시간 동안 클럭된 회로로부터 시스템 클럭 신호를 디스에이블하는 스텝을 포함하는 것을 특징으로 하는 방법.
  15. 제14항에 있어서, 시스템 클럭의 활성주기를 제한하는 스텝을 포함하는 것을 특징으로 하는 방법.
  16. 제14항에 있어서, 선정된 시간 동안 디스에이블 하는 상기 스텝이 클럭된 회로의 최소의 설정 시간과 동일한 시간 동안 디스에이블링하는 스텝을 포함하는 것을 특징으로 하는 방법.
  17. 제16항에 있어서, 선정된 지연시간 동안 데이타 신호를 지연하기 위한 스텝, 및 데이타 신호를 선정된 지연시간 이후의 클럭된 회로로 전송하기 위한 스텝을 포함하는 것을 특징으로 하는 방법.
  18. 제 14항에 있어서, 선정된 주기의 완료후에 클럭된 회로에서 시스템 클럭 신호를 리인에이블하는 스텝을 포함하는 것을 특징으로 하는 방법.
  19. 클럭된 회로에서 시스템 클럭 신호 입력과 비동기인 데이타 신호에 의해 발생된 클럭 회로내의 준안정 이벤트를 감소시키기 위한 방법에 있어서, 시스템 클럭 신호에 접속하기 위해 데이타 신호의 전송의 검출이후의 선정된 시간 주기동안 클럭된 회로로부터 시스템 클럭 신호를 디스에이블링하기 위한 디스에이블링 회로를 형성하는 스텝을 포함하는 것을 특징으로 하는 방법
  20. 제19항에 있어서, 데이타 신호의 전송을 검출하기 위해 데이타 신호에 접속하기 위한 연부 검출 회로를 형성하는 스텝을 포함하는 것을 특징으로 하는 방법.
  21. 제20항에 있어서, 연부 검출 회로를 형성하는 상기 스텝이 데이타 신호의 정의 전이를 검출하기 위한 제1토클 플립-플롭을 형성하는 스텝, 및 데이타 신호의 부의 전이를 검출하기 위한 제2토클 플립-플롭을 형성하는 스텝을 포함하는 것을 특징으로 하는 방법.
  22. 제19항에 있어서, 클럭된 디바이스에서의 시스템 클럭의 활성 주기를 제한하기 위한 지속 회로를 형성하는 스텝을 포함하는 것을 특징으로 하는 방법.
  23. 제22항에 있어서, 지속 회로를 형성하는 상기 스텝이 단발 회로를 형성하는 스텝을 포함하는 것을 특징으로 하는 방법.
  24. 제19항에 있어서, 상기 데이타가 최소의 설정 시간을 갖고 있는 클럭된 회로에 접속하기 위한 것이고, 디스에이블링 회로를 형성하는 상기 스텝이 클럭된 회로의 최소의 설정 시간과 동일한 시간 주기동안 클럭된 회로로부터 시스템 클럭을 디스에이블링하기 위한 디스에이블링 회로를 형성하는 스텝을 포함하는 것을 특징으로 하는 방법.
  25. 제19항에 있어서, 데이타 신호에 접속하기 위해 클럭된 회로에서 데이타 신호의 전이 전에 선정된 지연시간동안 데이타 신호를 지연하기 위한 지연회로를 형성하기 위한 스텝을 포함하는 것을 특징으로 하는 방법.
  26. 제25항에 있어서, 지연 회로를 형성하는 상기 스텝이 디스에이블링 회로에 관련된 전달 지연보다 큰 시간 동안 데이타 신호를 지연하게 될 회로를 형성하는 스텝을 포함하는 것을 특징으로 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900004287A 1989-03-31 1990-03-30 클럭 신호와 비동기인 데이타 신호에 관련된 준안정 이벤트를 제거하기 위한 회로 KR0169716B1 (ko)

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