KR100452174B1 - 파이프라인데이터처리회로 - Google Patents

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Abstract

파이프라인 회로는 스테이지의 종속 접속을 포함하며 각각은 조합 논리 회로가 뒤따르는 최초 레지스터를 갖는다. 레지스터들은 클록된다. 각각의 클록 기간의 개시 시에 최초 레지스터 내의 데이터는 업데이트된다. 그 이후에, 클록 기간 동안, 데이터는 조합 논리 회로를 통한 경로를 따라 최초 레지스터로부터 다음 사이클의 개시 시에 저장되는 다음 스테이지의 최초 레지스터까지 전파된다. 그 경로에는 몇몇 다른 레지스터들이 있으며 거기서 데이터는 클록 사이클의 중간 위상에서 저장되고 데이터는 최초 레지스터에 유지된다. 따라서, 경로의 다른 브랜치를 따르는 전파 지연차는 파이프라인 회로를 통해 데이터를 통과시키는 데 필요한 클록 사이클 수를 증가시키지 않고 제거된다. 이러한 것은 회로의 기능에 영향을 미치지 않고, 에너지를 소비하는 글리치의 수를 감소시킨다.

Description

파이프라인 데이터 처리 회로
그러한 파이프라인 데이터 처리 회로는 미국 특허 제 4,839,604 호에 공지되어있다.
파이프라이닝(pipelining)은 데이터가 처리될 수 있는 샘플율(sample rate)을 증가시키는 기술이다. 파이프라이닝은 레지스터에 의해 서로 분리된 직렬 연결의 조합 논리 회로부로 조합 논리 회로를 세분하는 것을 수반한다. 레지스터는 서로 같은 위상으로 클록되며, 데이터의 샘플은 클록 신호의 매 사이클마다 한 번씩 레지스터로 래치된다. 그 사이클 동안에 각각의 조합 회로부는 그 입력 데이터의 함수로서 출력 데이터를 계산한다(이것을 데이터의 전파라 칭함). 사이클의 지속 기간은 적어도 가장 느린 조합 회로부가 그 입력 데이터의 함수로서 출력 데이터를 계산하는데 필요한 시간 간격만큼 되어야 한다. 이러한 시간 간격은 전체 조합 회로에 의한 출력 데이터 계산에 필요한 시간 간격 보다 훨씬 적다.
본 발명은
- 제 1 레지스터,
- 적어도 3개의 스테이지들의 종속 접속으로서, 상기 제 1 레지스터가 그 입력에 연결되는, 상기 종속 접속,
- 입력, 출력, 조합 회로부 및 레지스터를 포함하는 각각의 스테이지로서, 상기 입력은 연속적으로 상기 조합 회로부 및 상기 레지스터를 통하여 출력에 연결되고, 최종 스테이지를 제외한 각각의 스테이지의 출력은 종속 접속(cascade)으로 다음 스테이지의 입력에 연결되는, 상기 스테이지,
- 상기 레지스터들에 연결되어 레지스터에 대한 데이터 샘플들의 래칭을 제어하는 클록 수단으로서, 데이터 샘플들은 클록 신호의 매 사이클마다 한번씩 래치되고, 상기 제 1 레지스터 및 상기 종속 접속된 최종 스테이지의 레지스터는 상기 사이클과 실질적으로 동일한 위상에서 데이터 샘플들을 래칭하며, 종속 접속의 다른 스테이지의 레지스터들은 상호 다른 중간 위상들에서 데이터 샘플들을 래칭하는, 상기 클록 수단을 포함하는 파이프라인 데이터 처리 회로에 관한 것이다.
도 1은 본 발명에 따른 파이프라인 데이터 처리 회로를 도시하는 도면.
도 2는 3개의 클록 신호를 도시하는 도면.
도 3은 본 발명에 따른 파이프라인 데이터 처리 회로의 일부를 도시하는 도면.
도 4는 피드백 루프를 포함하는 본 발명에 따른 파이프라인 데이터 처리 회로의 일부를 도시하는 도면.
파이프라이닝은 전력 소비를 감소시킨다는 이점을 갖는다. 이것은 파이프라이닝이 글리치들(glitches)의 수, 즉 조합 회로 내의 논리 게이트의 출력에서의 논리적으로 무의미한 상호 반대 레벨의 천이 쌍들을 줄이기 때문이다. 글리치들은 다음과 같이 초래될 수 있다. 조합 회로는 입력 및 NAND 게이트와 같은 다중 입력 논리 게이트 사이에서 평행하게 접속된 상이한 회로 브랜치들을 가질 수 있다. 만약 상이한 회로 브랜치에 따른 전파 지연 시간이 너무 다르면, 상이한 브랜치들로부터의 데이터는 다중 입력 논리 게이트의 출력에서 서로 별개의 천이를 초래할 수 있다. 이러한 천이는 독립적 의미를 가지지 않는다: 그것들이 글리치들이다. 연속된 레지스터들 사이에 있는 조합 논리 회로 부분이 짧을 때, 전파 지연의 차이들은 너무 작기 때문에, 다중 입력 논리 게이트의 출력은 글리치들을 나타내지 않는다.
파이프라이닝은 레이턴시(latency)를 증가시킨다는 단점이 있다. 회로의 레이턴시는 회로의 입력에서의 데이터 도달과 출력에서의 그 도달 사이의 클록 사이클 수이다. 레이턴시는 회로의 레지스터 수에 비례한다. 레이턴시는 회로가 피드백 루프를 포함할 때 특히 불편하다: 그러한 루프들의 불안정성의 위험은 레이턴시가 증가함에 따라 증가한다.
특히 본 발명의 목적은 레이턴시를 증가시키지 않고 파이프라인 회로의 전력 소비를 감소시키는 것이다.
또한 본 발명의 또 다른 목적은 부가적인 불안정성 문제를 초래하지 않고 피드백 루프를 갖는 파이프라인 회로의 전력 소비를 감소시키는 것이다.
본 발명에 따른 파이프라인 데이터 처리 회로는 클록 수단이 중간 위상들을 제어하도록 배치되어 데이터가 단일 사이클 내에서 제 1 레지스터로부터 종속 접속의 최종 스테이지의 레지스터까지 종속 접속을 통하여 전파된다. 따라서 제 2 및 제 3 레지스터는 레이턴시의 원인이 되지는 않는다. 사이클 시간, 즉 연속한 샘플들간의 시간은 적어도 제 1 에서 제 4 레지스터까지의 조합 회로부를 통해 데이터가 전파되는데 필요한 시간이 될 것이다. 그러므로, 제 2 및 제 3 레지스터는 사이클 시간을 감소시키는데 기여하지 않는다.
파이프라인 데이터 처리 회로의 실시예에서, 종속 접속의 최초 스테이지가 아닌 적어도 하나의 스테이지에서의 조합 회로는 다중 입력 논리 게이트를 포함하며, 종속 접속 내의 적어도 한 스테이지에 선행하는 다른 스테이지들 중 한 스테이지에서의 조합 회로는 적어도 2개의 부속부를 포함하며, 이들 각각은 다른 스테이지의 레지스터에 접속된 출력을 가지며, 레지스터는 출력으로부터의 데이터를 다중 입력 논리 게이트의 개별 입력들에 병렬로 연결하며, 각각의 부속부를 통한 제 1 레지스터로부터 다중 입력 논리 게이트로의 전파 지연들은 다른 스테이지의 레지스터에서 다중 입력 논리 게이트의 출력에서의 글리치들이 회피될 수 있을 정도로 래칭함으로써 상호 동일하게 된다.
파이프라인 데이터 처리 회로의 일 실시예는 최종 스테이지의 출력으로부터 데이터가 제 1 레지스터에 피드백되는 루프를 포함한다. 이와 같이, 제 2 및 제 3 레지스터 중 적어도 하나가 글리치를 방지함으로써 전력 소비를 감소시킨다. 따라서 피드백 루프의 부가 레지스터는 루프를 따라 데이터가 전파하는 데 필요한 사이클의 수에 영향을 미치지 않는다. 결과적으로 글리치에 기인한 전력 소비가 루프의 안정성을 손상시키지 않고 감소된다.
본 발명의 상기 및 다른 이로운 측면들을 도면을 참조하여 설명한다.
도 1은 본 발명에 따른 파이프라인 데이터 처리 회로를 도시한다. 회로는 초기 회로(8)와 최종 회로(9)를 포함한다. 초기 회로(8)는 연속한 레지스터(12a-b, 14, 16)의 각각의 쌍 사이의 조합 회로부(10a-c)를 갖는 4개의 레지스터(12a-b, 14, 16)의 종속 접속을 통해 최종회로(9)에 연결된다. 각각의 조합 회로부(10a-c)는 하나 이상의 논리 게이트를 포함하며 논리 게이트 사이의 상호 접속부와 조합 회로부(10a-c)의 입력 및 출력으로의 접속부를 포함한다.
회로는 3개의 출력(18a-c)을 갖는 클록 회로(18)를 포함한다. 제 1 출력(18a)은 종속 접속으로 제 1 및 제 4 레지스터(12a-b)에 연결된다. 제 2 및 제 3 출력(18b-c)은 종속 접속으로 제 2 및 제 3 레지스터에 각각 연결된다. 각각의 세 출력(18a-c)은 또한 초기 회로(8)와 최종회로(9) 양쪽 모두에 연결된다.
동작 시에 클록 회로(18)는 그 출력(18a-c)에서 서로 다른 제 1, 제 2, 제 3 클록 신호를 생성한다.
도 2는 클록 신호(19a-c)를 도시한다. 신호(19a-c)는 모두 주기적이고 동일한 기간(period)을 가지지만 위상은 다르다. 제 2 클록 신호(19b)는 종속 접속으로 제 2 레지스터(14)에 공급되고, 제 1 및 제 4 레지스터(12a-b) 종속 접속으로 공급되는 제 1 클록 신호(19a)에 대해 제 3 기간만큼 지연된다. 제 3 클록 신호(19c)는 종속 접속으로 제 3 레지스터(16)에 공급되고 제 2 클록 신호(19b)에 대해 제 3 기간만큼 지연된다.
동작 시에 파이프라인 회로는 데이터의 조합 기능인 데이터를 수신하고 출력한다. 이러한 조합 기능은 연속 부분들로 세분된다. 조합 기능의 부분들은 개별적으로 계산되고 그 결과는 레지스터들에 저장된다.
데이터 샘플은 초기 회로(8)에 입력된다. 이러한 데이터 샘플은 초기 회로에서 처리되며 그 결과는 특정 전파 시간 이후에 제 1 레지스터(12a)에 도달한다. 제 1 클록 신호(19a)의 상승 에지에서, 이러한 결과는 제 1 레지스터(12a)로 래치되며, 그 후에 데이터 샘플로서 그 레지스터(12a)로부터 출력된다. 제 1 조합 회로부(10a)는 제 1 레지스터(12a)의 이러한 데이터 샘플을 수신하고 그 논리 기능으로서 출력 데이터를 계산한다. 제 1 조합 회로부(10a)에 의한 계산 결과는 제 2 레지스터(14)에 도달하고 제 2 클록 신호(19b)의 상승 에지에서 그 레지스터(14) 내에 래치된다. 그 후에, 이러한 결과는 제 2 조합 회로부(10b)에 의해 처리되고 그 결과는 제 3 클록 신호의 상승 에지에서 제 3 레지스터(16)로 래치된다. 최종적으로 제 3 조합 회로부(10c)는 제 3 레지스터(16)로부터의 데이터를 처리하고 그 결과는 제 1 클록 신호의 상승 에지에서 제 4 레지스터(12b)로 래치된다.
제 4 레지스터로부터의 결과가 그 최종회로(9)에 공급된다. 초기 및 최종회로(8, 9) 그 자체는 제 1 및 제 4 레지스터(12a-b)와 동일한 위상으로 클록된 다른 레지스터를 포함할 수 있으며, 또한, 종속 접속(12a-b, 14, 16, 10a-c)과 유사한 구조를 가지고, 레지스터가 제 2 및 제 3 레지스터(14, 16)와 동일한 위상으로 클록된다.
따라서, 제 1 클록 신호(19a)의 한 기간에서, 데이터는 제 1 레지스터(12a)로부터 제 4 레지스터(12b)로 전파한다. 데이터는 매 기간마다 한 번씩 이러한 레지스터(12a-b)로 래치된다. 각각의 새로운 기간에서, 새로운 데이터 샘플에 대해 처리가 반복된다. 그러므로, 제 1 클록 신호(19a)의 기간은 파이프라인 회로의 동작 사이클을 구성한다. 상기 사이클에 걸쳐 데이터 샘플은 제 1 레지스터(12a)에 유지된다. 상기 사이클 동안 제 1 레지스터(12a) 내의 데이터 샘플로부터 생성된 데이터는 제 2 레지스터(14)로 래치되고 그 데이터 샘플로부터 생성된 데이터는 제 3 레지스터(16)로 래치된다. 관통 접속(through connect)에 의한 제 2 및 제 3 레지스터의 대체는 회로의 논리 기능이나 그 샘플율에 영향을 미치지 않는다. 그러나, 관통 접속(through-connect) 대신 레지스터(14, 16)를 사용하면 도 3에 도시된 바와 같이 더 낮은 전력 분산을 나타낸다.
도 3은 본 발명에 따른 파이프라인 데이터 처리 회로의 일부를 도시한다. 도 3은 제 1 조합 회로부(30a)에 연결된 제 1 레지스터(32a)를 도시한다. 조합 회로부(30a)는 제 2 레지스터(34)에 연결된다. 제 1 조합 회로부(30a) 및 제 2 레지스터(34)는 제 2 조합 회로부(30b)에 연결되고 차례로 제 3 레지스터(36)에 연결된다. 제 3 레지스터(36)는 제 3 조합 회로부를 통해 제 4 레지스터(32b)에 연결된다.
도 3은 또한 클록 회로(18)를 도시하며 제 1 출력은 제 1 및 제 4 레지스터(32a-b)에 연결되고 제 2 및 제 3 출력은 제 2 및 제 3 레지스터(34, 36)에 각각 연결된다.
제 2 조합 회로부(30b)는 제 1 및 제 2 부속부(305, 306), 다중 입력 논리 게이트(307) 및 제 3 부속부(308)를 포함한다. 제 1 및 제 2 부속부(305, 306)는제 2 레지스터(34)에 연결된 입력을 갖는다. 제 1 및 제 2 부속부는 각각 다중 입력 논리 게이트(307)에 연결된 출력을 갖는다. 다중 입력 논리 게이트(307)의 출력은 제 3 부속부(308)의 입력에 연결된다. 제 3 부속부(308)의 출력은 제 3 레지스터(36)에 연결된다.
제 1 조합 회로부(30a)는 3개의 부속부(301, 302, 303)를 포함하며 각각은 제 1 레지스터에 연결된 입력을 갖는다. 이러한 부속부(301)의 제 1 출력은 제 2 조합 논리 회로부(30b)의 제 3 부속부(308)의 입력에 연결된다. 이러한 부속부(302, 303)의 제 2 및 제 3 출력들은 제 2 레지스터(34)에 연결된다.
동작 시에, 데이터는 제 1 조합 논리 회로부(30a)의 제 2 및 제 3 부속부(302, 303)에 의해 처리되며, 각각의 결과들은 제 2 클록 신호(19b)의 포지티브 에지에서 제 2 레지스터로 래치된다. 연속하여, 이러한 결과들은 제 1 및 제 2 부속부(305, 306) 각각을 통해 다중 입력 논리 게이트(307)에 공급된다.
회로의 기능에 영향을 미치지 않고, 제 2 레지스터(34)는 관통 접속에 의해 대체될 수 있고, 즉, 제 1 조합 논리 회로부(30a)의 부속부(302, 303)는 제 2 조합 논리 회로부(30b)의 제 1 및 제 2 부속부(205, 206)에 직접 접속될 수 있다. 이것은 제 1 레지스터로부터 출력된 데이터 샘플이 전체 사이클 동안 출력되기 때문이고, 제 3 사이클 이후에 제 2 레지스터(34)가 데이터를 래치하고 제 2 레지스터가 관통 접속에 의해 대체되면 이러한 사이클 동안 데이터는 제 1 레지스터(32a)에서 제 4 레지스터(32b)로 전파한다. 이것을 설명하기 위해, 제 1 조합 회로부(30a)의 한 부속부(301)의 출력은 제 2 레지스터(34)를 바이패스(bypassing)하여 제 2 조합회로부(30b)에 직접 접속되었다.
그러나, 관통 접속 대신에 제 2 레지스터(34)를 사용하는 것은 데이터가 2개의 부속부(302, 303) 각각을 통해 제 1 레지스터(32a)로부터 전파하는 데 필요한 각각의 시간 간격 사이에 실질적인 차이가 있을 때, 전력 소비를 감소시킨다. 관통 접속의 경우, 이러한 차이는 결과로서 제 1 레지스터(32a)에서 다중 입력 논리 게이트(307)의 각각의 입력까지 데이터가 이동하는 데 필요한 시간 간격 사이의 차이를 갖는다.
결과적으로 다중 입력 논리 게이트(307)의 하나의 입력에 대한 데이터 값의 변화는 다른 입력에 대한 데이터 값의 변화가 있기 전에 도달할 수 있다. 도달 시간의 차이는 매우 중요하여 제 1 데이터 값의 도달 이후 및 다른 데이터 값의 도달 전에, 다중 입력 논리 게이트(307)의 출력이 중간 값을 취하게 할 수 있다. 그러한 경우 다중 입력 논리 게이트(307)의 출력은 두 개의 상호 취소 천이(글리치)를 나타낼 수 있다. 각각의 천이는 회로가 에너지를 소비하게 하지만 사이클의 종료 시에 제 4 레지스터(32b)에 래치된, 결과 데이터에 대한 효과는 글리치가 발생하지 않은 것과 동일하다.
제 2 레지스터(34)가 관통 접속에 의해 대체되지 않을 때, 두 개의 부속부(302, 303)를 통해 제 1 레지스터로부터 데이터를 전파하는 데 필요한 각각의 시간 간격 차이의 다중 입력 논리 게이트(307)에 대한 효과를 제거한다. 따라서, 이러한 차이는 글리치를 생기게 하지 않으며 전력 소비를 감소시킨다(제 2 조합 회로부(30b)의 제 1 및 제 2 부속부(305, 306)에 의해 생긴 시간 간격의 차이는앞서 정의된 견지에서 중요하지 않다고 가정함).
따라서, 전력 소비는 다중 입력 논리 게이트 입력 앞에 종속 접속으로 레지스터들을 삽입하고 데이터가 이동시간차에 영향을 미치도록 그러한 다중 입력 논리 게이트를 통해 데이터 경로를 따라 이동할 수 있는 사이클 동안 데이터를 이러한 레지스터에 래칭함으로써 감소될 수 있다.
물론 다중 입력 논리 게이트들은 각각의 조합 논리 회로부(40a-c)에서 발생할 수 있으며 전력 소비는 각각의 회로부(40a-c)에 저장될 수 있다. 더욱이 도 1 내지 도 3은 그 사이에 레지스터가 있는 3개의 조합 논리 회로부를 도시하지만 본 발명은 이러한 수에 제한되지 않으며; 그 사이에 다른 레지스터가 삽입된 조합 논리 회로부의 임의의 수의 부가적 세분이 사용될 수 있다. 이러한 레지스터들은 중간 위상들을 갖는 클록으로부터의 다른 신호들로 클록된다. 이러한 클록 신호의 정확한 위상은 중요하지 않으며 종속 접속을 따라 더 멀리 있을수록 그리고 다른 레지스터가 클록 되기 전 사이클 동안 한 레지스터에서 다른 레지스터로 데이터가 전파되는 데 충분한 시간이 있는 한 연속한 레지스터는 늦게 클록된다.
도 4는 피드백 루프를 포함하는 파이프라인 데이터 처리 회로의 일부를 도시한다. 그 회로는 앞의 도면과 일치하도록 제 4 레지스터로 불리는 레지스터(42b)에 연결된 입력을 갖는다. 제 4 레지스터(42b)의 출력은 제 1 조합 논리 회로(43)를 통해 제 1 레지스터(42a)에 연결된다. 제 1 레지스터(42a)의 출력은 제 1 조합 논리 회로(40a)를 통해 제 2 레지스터(44)의 출력에 연결된다. 제 2 레지스터(44)의 출력은 제 2 조합 논리 회로부(40b)를 통해 제 3 레지스터(46)에 연결된다. 제 3레지스터의 출력은 제 3 조합 논리 회로부(40c)를 통해 제 4 레지스터(42b)의 입력에 연결된다.
레지스터(42a-b, 44, 46)는 각각 클록 입력을 갖는다. 제 1 및 제 4 레지스터는 클록(18)의 제 1 출력(18a)에 연결된다. 제 2 및 제 3 레지스터(44, 46)는 클록(18)의 제 2 및 제 3 출력(18b, 18c)에 각각 연결된다.
동작 시에 제 1 레지스터(42a)로부터 제 4 레지스터(42b)로의 피드백 루프는 도 1의 설명에 기재된 종속 접속과 같이 동작하고; 각각의 사이클에서 데이터 샘플은 제 1 레지스터(42a)에서 제 4 레지스터(42b)까지 전파되고 매 사이클마다 한 번씩 데이터가 제 4 레지스터(42b)에 래치된다. 그러한 사이클 동안, 데이터는 제 2 및 제 3 레지스터(44, 46)에 래치된다. 이것은 데이터가 단일 사이클 동안 제 4 레지스터에 도달한다는 사실에 영향을 미치지 않고 전력 소비를 감소시킨다.
안정된 루프를 설계하는 문제점은 루프를 이동하는 데 더 많은 사이클들이 필요할수록 더욱 어려워진다. 데이터는 제 4 레지스터(42b)에서 제 1 레지스터(42b) 까지 조합 논리 회로(43)를 통해 단일 사이클로 전파할 수 있다. 따라서, 데이터가 도 4의 루프를 이동하기 위해서는 2개의 사이클이 소요된다. 도 4에서와 같이, 몇몇의 사이클만을 필요로 하는 루프는 더욱 쉽게 안정될 수 있다.

Claims (3)

  1. 파이프라인 데이터 처리 회로에 있어서,
    제 1 레지스터,
    적어도 3개의 스테이지들의 종속 접속(cascade)으로서, 상기 제 1 레지스터가 그 입력에 연결되는, 상기 종속 접속,
    입력, 출력, 조합 회로부 및 레지스터를 포함하는 각각의 스테이지로서, 상기 입력은 연속적으로 상기 조합 회로부 및 상기 레지스터를 통하여 출력에 연결되고, 최종 스테이지를 제외한 각각의 스테이지의 출력은 종속 접속으로 다음 스테이지의 입력에 연결되는, 상기 스테이지,
    상기 레지스터들에 연결되어 상기 레지스터들에 대한 데이터 샘플들의 래칭을 제어하는 클록 수단으로서, 상기 데이터 샘플들은 클록 신호의 매 사이클마다 한번씩 래치되고, 상기 제 1 레지스터 및 상기 종속 접속된 최종 스테이지의 레지스터는 상기 사이클과 실질적으로 동일한 위상에서 데이터 샘들들을 래칭하며, 종속 접속의 다른 스테이지들의 레지스터들은 상호 다른 중간 위상들에서 데이터 샘플들을 래칭하는, 상기 클록 수단을 포함하고,
    클록 수단이 상기 중간 위상들을 제어하도록 배치되어 상기 데이터가 단일 사이클내에서 상기 제 1 레지스터로부터 상기 종속 접속의 최종 스테이지의 레지스터까지 상기 종속 접속을 통해 전파되는 것을 특징으로 하는 파이프라인 데이터 처리 회로.
  2. 제 1 항에 있어서,
    상기 종속 접속의 최초 스테이지가 아닌 적어도 한 스테이지에서의 상기 조합 회로는 다중 입력 논리 게이트를 포함하며, 상기 종속 접속 내의 상기 적어도 한 스테이지에 선행하는, 상기 스테이지들 중 다른 한 스테이지에서의 상기 조합 회로는 적어도 2 개의 부속부들(sub-parts)을 포함하며, 이들 각각은 상기 다른 스테이지의 레지스터에 접속된 출력을 가지며, 상기 레지스터는 상기 출력으로부터의 데이터를 상기 다중 입력 논리 게이트의 개별 입력들에 병렬로 연결하며, 상기 각각의 부속부들을 통한 상기 제 1 레지스터로부터 상기 다중 입력 논리 게이트로의 전파 지연들은 상기 다른 스테이지의 상기 레지스터에서 상기 다중 입력 논리 게이트의 출력에서의 글리치들이 회피될 수 있는 정도로 래칭함으로써 상호 동일하게 되는, 파이프라인 데이터 처리 회로.
  3. 제 1 항에 있어서,
    상기 최종 스테이지의 출력으로부터의 데이터가 상기 제 1 레지스터에 피드백되는 루프를 포함하는, 파이프라인 데이터 처리 회로.
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