KR970705785A - 파이프라인된 데이터 처리 회로(Pipelined data processing circuit) - Google Patents

Abstract

파이프라인된 회로는 스테이지의 캐스케이드를 포함하며 각각은 조합 논리 회로가 뒤따르는 최초의 레지스터를 갖는다. 레지스터는 클록된다. 각각의 클록 사이클의 개시 때에 최초 레지스터 내의 데이터는 업데이트된다. 그 이후에 클록 사이클 동안 데이터는 최초의 레지스터에서 조합 논리 회로를 통한 경로를 따라 다음 사이클의 개시 때에 저장되는 다음 스테이지의 최초 레지스터까지 전파된다. 그 경로에는 몇몇 다른 레지스터들이 있으며 거기서 데이터는 클록 사이클의 중간 위상으로 저장되고 다른 한편 데이터는 최초 레지스터에 유지된다. 그러므로 경로의 다른 브랜치를 따르는 전파 지연의 차이는 파이프라인된 회로를 통해 데이터를 통과시키는 데 필요한 클록 사이클 수를 증가시키지 않고 제거될 수 있다. 이것은 회로의 기능에 영향을 끼치지 않고, 에너지를 소비하는 글리치의 수를 감소시킨다.

Description

파이프라인된 데이터 처리 회로(Pipelined data processing circuit)

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명에 따른 파이프라인된 데이터 처리 회로를 도시하는 도면, 제3도는 본 발명에 따른 파이프라인된 데이터 처리 회로의 일부를 도시하는 도면, 제4도는 피드백 루프를 포함하는 본 발명에 따른 파이프라인된 데이터 처리 회로의 일부를 도시하는 도면.

Claims (3)

1. 파이프라인된 데이터 처리 회로에 있어서, -제1레지스터와, -캐스케이드의 입력 단자에 상기 제1레지스터가 연결된 적어도 세 스테이지의 상기 캐스케이드와, - 상기 레지스터로의 데이터 샘플 래칭을 제어하는, 상기 레지스터에 연결된 클록 수단을 포함하며, 각각의 스테이지는 입력 단자, 출력 단자, 조합 회로부, 레지스터를 포함하고, 상기 입력 단자는 상기 조합 회로부에 의해 상기 출력 단자 및 상기 레지스터에 연속적으로 연결되며 최종 스테이지를 제외한 각각의 스테이지의 상기 출력 단자는 상기 캐스케이드 내의 다음 스테이지의 상기 입력 단자에 연결되며, 상기 데이터 샘플은 클록 신호의 매 사이클마다 한 번씩 래치되며, 상기 캐스케이드의 상기 제1레지스터 및 최종 스테이지의 상기 레지스터는 상기 사이클과 대체로 동일한 위상으로 데이터 샘플을 래칭하며, 상기 캐스케이드의 다른 스테이지 내의 상기 레지스터는 서로 다른 중간 위상에서 데이터 샘플을 래칭하며, 상기 클록 수단은 상기 데이터가 상기 제1레지스터에서 상기 캐스케이드 내의 상기 최종 스테이지의 상기 레지스터까지 한 사이클 동안 상기 캐스케이드를 통해 전파되도록 상기 중간 위상을 제어하게 배열되는 것을 특징으로 하는 파이프라인된 데이터 처리 회로.
2. 제1항에 있어서, 상기 캐스케이드의 최초 스테이지가 아닌 적어도 한 스테이지에서 상기 조합 회로는 다중 입력 논리 게이트를 포함하며, 상기 캐스케이드 내의 적어도 한 스테이지를 앞서는 상기 다른 스테이지에서 상기 조합 회로는 적어도 두 개의 부속부를 포함하며, 각각은 상기 다른 스테이지의 상기 레지스터에 접속된 출력 단자를 가지며, 상기 레지스터는 상기 출력 단자로부터의 데이터를 병렬로 상기 다중 입력 논리 게이트의 개별 입력 단자에 연결하며, 상기 제1레지스터로부터 상기 다중 입력 논리 게이트로의 전파 지연은 상기 각각의 부속부에 의해 상기 다른 스테이지에서 상기 레지스터 내에 래칭함으로써 상기 다중 입력 논리 게이트의 출력 단자에서의 글리치를 피할 수 있을 정도로 상호 동일하게 되는 것을 특징으로 하는 파이프라인된 데이터 처리 회로.
3. 제1항에 있어서, 상기 최종 데이터의 출력 단자로부터의 데이터가 상기 제1레지스터에 피드백되는 루프를 포함하는 것을 특징으로 하는 파이프라인된 데이터 처리 회로.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.