CN112929023A - 一种宽范围环形振荡器 - Google Patents
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Abstract
本发明公开一种宽范围环形振荡器，包括至少一个延迟选择电路、环形振荡器、延迟选择寄存器和时钟分支。本发明宽范围环形振荡器的延迟选择电路消除了模拟电路中数字量到频率的任何方式的转换，采用延迟选择电路来控制环形振荡器的频率，并尽可能地扩大频率范围，同时在变频过程中保持电路的稳定性；延迟选择寄存器的时钟源是环形振荡器本身，无须外部的时钟信号；使用静态定时分析方法，以保证无故障，能够在无故障方案中产生宽范围的环形振荡器频率，适用于先进芯片制造工艺。
Description
技术领域
本发明涉及芯片的信号处理技术领域，更具体地，涉及一种宽范围环形振荡器。
背景技术
目前，现有技术US7332978B2公开了无故障控制环形振荡器及相关方法，采用延时匹配机制来避免多路复用器延时选择中的故障，在数字电路设计中需要具备延时匹配技能。具体的，无故障控制的环形振荡器包括连接到门控和反向器或装置的可编程延迟链。在延迟链和门控和反向器之间可以提供一个锁存器或锁存装置，或者用于在禁用振荡器时登记时钟状态并将振荡器的输出设置为所登记的时钟状态的装置。
如图1-2所示，现有技术通过无故障变长环形振荡器合成全数字简单时钟(科学文摘数据库文章编号：14115673，作者：Jordi Pérez-Puigdemont,Francesc Moll andAntonio Calomarde.名称：All-Digital Simple Clock Synthesis Through a Glitch-Free Variable-Length Ring Oscillator,来源：IEEE电路与系统学报Ⅱ：简明摘要，inIEEE Transactions on Circuits and Systems II:Express Briefs,vol.61,no.2,pp.90-94,Feb.2014,doi:10.1109/TCSII.2014.2299096,网址：https://ieeexplore.ieee.org/document/6725696)，其中，图1的有缺陷的可变长环形振荡器(variablelengthring oscillator,VLRO)，当有效长度增加时，产生杂散振荡的输出信号；当有效时间长度改变(虚线)时，延迟线网保留产生杂散振荡的未知值。图2提出了抑制VLRO输出信号杂散振荡的解决方案，通过信号(P)用于只启用所需的延迟阶段，这样，当有效长度改变时(虚线)，所有的延迟线网保持一个零值，允许在不引入任何虚假振荡的情况下改变有效长度。无故障信号是由“通过(Pass)”和“选择(Select)”信号实现的，但实现无故障方案较复杂，本发明的目的是设计一种无故障、宽范围频率的片上时钟源，用于先进芯片制造工艺。
发明内容
本发明要解决的技术问题在于，针对现有技术的上述缺陷，提供一种宽范围环形振荡器。
本发明解决其技术问题所采用的技术方案是：根据本发明的第一方面，提供一种宽范围环形振荡器，包括至少一个延迟选择电路、环形振荡器、延迟选择寄存器和时钟分支；
所述延迟选择电路的输出端与时钟分支的输入端连接，所述时钟分支的第一输出端与所述环形振荡器的输入端连接、所述时钟分支的第二输出端与所述延迟选择寄存器的第一输入端D1连接，所述环形振荡器的输出端与所述延迟选择电路的第一输入端连接；所述延迟选择寄存器的输出端与所述延迟选择电路的第二输入端、第三输入端连接；
从所述时钟分支产生的第一时钟信号通过所述延迟选择寄存器输出到所述延迟选择电路而产生第一延时d1，从所述时钟分支产生的第二时钟信号通过所述环形振荡器输出到所述延迟选择电路而产生第二延时d2，当所述第一延时d1＜第二延时d2-建立时间，即为无故障；所述建立时间，是指所述延迟选择寄存器产生的控制选择信号比所述第一时钟信号、第二时钟信号提早进入稳态而提前的时间。
优选地，所述第一延时，具体是所述时钟分支产生的第一时钟信号通过所述延迟选择寄存器延迟选择输入而产生的延时；所述第二延时，具体是所述时钟分支产生的第二时钟信号通过所述环形振荡器延迟选择输入而产生的延时。
优选地，所述环形振荡器的频率为：
环形振荡器的频率＝1/(2*受控可变回路延迟)
所述受控可变回路延迟为：所述延迟选择电路产生的延迟+所述环形振荡器产生的延迟。
优选地，所述延迟选择电路包括与门、具有一输入反向的与门、至少一个延迟单元和多工器；
所述环形振荡器的输出端均与所述与门的第一输入端A1、具有一输入反向的与门的第一输入端B1连接；
所述延迟选择寄存器的输出端均与所述与门的第二输入端A2、具有一输入反向的与门的第二输入端B2及所述多工器的第三输入端C3连接；
所述与门的输出端与所述延迟单元的输入端连接，所述延迟单元的输出端与所述多工器的第一输入端C1连接；
所述具有一输入反向的与门的输出端与所述多工器的第二输入端C2连接；
所述多工器的第一输出端与所述时钟分支的输入端连接。
优选地，所述环形振荡器包括奇数个依次串联的非门；所述延迟单元包括偶数个依次串联的非门。
优选地，至少一个所述延迟选择电路为层叠并行排列设置或层叠串行排列设置。
优选地，包括8级所述延迟选择电路，8级所述延迟选择电路串接层叠排列来创建0～255个可选择的单元延迟。
优选地，将8个所述延迟选择电路串接8级，第一级所述延迟选择电路选择的单位延迟为(0:1)，第二级所述延迟选择电路选择的单位延迟为(0:2)，第三级所述延迟选择电路选择的单位延迟为(0:4)，第四级所述延迟选择电路选择的单位延迟为(0:8)，第五级所述延迟选择电路选择的单位延迟为(0:16)，第六级所述延迟选择电路选择的单位延迟为(0:32)，第七级所述延迟选择电路选择的单位延迟为(0:64)，第八级所述延迟选择电路选择的单位延迟为(0:128)，所述延迟选择寄存器有八位元。
优选的，所述延迟选择寄存器还包括用于接收外部选择信号的第二输入端D2。
实施本发明宽范围环形振荡器的技术方案，具有如下优点或有益效果：本发明宽范围环形振荡器的延迟选择电路消除了模拟电路中数字量到频率的任何方式的转换，采用延迟选择电路来控制环形振荡器的频率，并尽可能地扩大频率范围，同时在变频过程中保持电路的稳定性；延迟选择寄存器的时钟源是环形振荡器本身，无须外部的时钟信号；使用静态定时分析方法，以保证无故障，能够在无故障方案中产生宽范围的环形振荡器频率，适用于先进芯片制造工艺。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单的介绍，显而易见，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，附图中：
图1是现有技术环形振荡器的第一示意图；
图2是现有技术环形振荡器的第二示意图；
图3是本发明实施例宽范围环形振荡器的示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，下文将要描述的各种示例性实施例将要参考相应的附图，这些附图构成了示例性实施例的一部分，其中描述了实现本发明可能采用的各种示例性实施例，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本公开相一致的所有实施方式。应明白，它们仅是与如所附权利要求书中所详述的、本发明公开的一些方面相一致的装置和方法的例子，还可使用其他的实施例，或者对本文列举的实施例进行结构和功能上的修改，而不会脱离本发明的范围和实质。在其他情况中，省略对众所周知的系统、装置、电路以及方法的详细说明，以免不必要的细节妨碍本发明的描述。
为了说明本发明所述的技术方案，下面通过具体实施例来进行说明。
如图3所示，本发明提供一种宽范围环形振荡器实施例，包括至少一个延迟选择电路100、环形振荡器200、延迟选择寄存器300和时钟分支400；其中，所述延迟选择电路100的输出端与时钟分支400的输入端连接，所述时钟分支400的第一输出端与环形振荡器200的输入端连接、所述时钟分支400的第二输出端与所述延迟选择寄存器300的第一输入端D1连接，所述环形振荡器200的输出端与延迟选择电路100的第一输入端连接；所述延迟选择寄存器300的输出端与延迟选择电路100的第二输入端、第三输入端连接。更为具体的，所述环形振荡器200包括奇数个依次串联的非门(即为3个以上的奇数个非门，如3、5、7……等)，所述延迟单元130包括偶数个依次串联的非门(即为2个以上的偶数个非门，如2、4、6……等)。
具体的，从所述时钟分支400产生的第一时钟信号通过所述延迟选择寄存器300输出到所述延迟选择电路100而产生第一延时d1，从所述时钟分支400产生的第二时钟信号通过所述环形振荡器200输出到所述延迟选择电路100而产生第二延时d2，当所述第一延时d1＜第二延时d2-建立时间，即为无故障；所述建立时间，是指所述延迟选择寄存器300产生的控制选择信号比所述第二时钟信号提早进入稳态而提前的时间，即所述延迟选择寄存器300的控制选择信号必须比其他各路进来的信号提早进入稳态而提前的时间。
在本实施例中，所述延迟选择电路(Delay Selection(0:1))为无故障数字电路，所述延迟选择电路100包括与门110、具有一输入反向的与门120、至少一个延迟单元(delayunit)130和多工器(Mux)140。具体的，所述环形振荡器200的输出端均与所述与门110的第一输入端A1、具有一输入反向的与门120的第一输入端B1连接；所述延迟选择寄存器300的输出端均与所述与门110的第二输入端A2、具有一输入反向的与门120的第二输入端B2及多工器140的第三输入端C3连接；所述与门110的输出端与延迟单元130的输入端连接，所述延迟单元130的输出端与多工器的第一输入端C1连接；所述具有一输入反向的与门120的输出端与多工器的输入C2端连接，所述多工器140的输出端与时钟分支400的输入端连接。具体的，所述与门110、具有输入反向的与门120用于控制延迟选择寄存器300的控制选择信号是否通过延迟单元130。具体的，Mux就是多工器，这里使用的是基本的二路多工器，C3＝0即是选择Mux的第一路C1，C3＝1即是选择Mux的第二路C2。
在本实施例中，具体的，时钟分支400产生的第一时钟信号通过延迟选择寄存器300输出到延迟选择电路100而产生第一延时d1，时钟分支400产生的第二时钟信号通过环形振荡器200输出到延迟选择电路100而产生第二延时d2，当所述第一延时d1＜第二延时d2-建立时间，即为无故障，即保证无故障。更为具体的，所述第一延时，具体是时钟分支400产生的第一时钟信号通过延迟选择寄存器300来延迟选择输入而产生的延时；所述第二延时，具体是时钟分支400产生的第二时钟信号通过环形振荡器200来延迟选择输入而产生的延时。从图3可以看出，时钟分支400的两个箭头代表两路时钟信号同时产生且看谁先到达，下方左边箭头的信号如比上方右边箭头的信号先到达，即表明电路是稳定的，是无故障的。
从时钟分支400起算时间，时钟分支400产生的第一时钟信号经过延迟选择寄存器300来控制延迟选择电路100，必须比时钟分支400产生的第二时钟信号经过环形振荡器200进入延迟选择电路100提早进入稳态，才可以保证无故障。所述建立时间，是指所述延迟选择寄存器300产生的控制选择信号比所述第一时钟信号、第二时钟信号提早进入稳态而提前的时间，具体的，建立时间，是指控制与门110、具有输入反向的与门120、多工器140的控制选择信号必须比第二时钟信号提早进入稳态而提前的时间，即所述延迟选择寄存器300的控制选择信号必须比其他各路进来的信号提早进入稳态而提前的时间。具体的，所述延迟选择寄存器(300)还包括用于接收外部选择信号的第二输入端D2。该外部选择信号用来控制延迟选择电路100，最后达成让外部可以来调整振荡器的频率的目的。但该外部选择信号必须先经延迟选择寄存器300来同步当地时钟，这是延迟选择寄存器300存在的目的，有了延迟选择寄存器300，才可以时钟分支400为基准，起算时间，并得出时间关系：第一延时d1＜第二延时d2-建立时间。
在本实施例中，所述环形振荡器的频率(Ring oscillator frequency)为：
环形振荡器的频率＝1/(2*受控可变回路延迟)
其中，所述受控可变回路延迟(controlled variable loop delay)为：延迟选择电路100产生的延迟+环形振荡器200产生的延迟。
在本实施例中，至少一个延迟选择电路100为层叠并行排列设置或层叠串行排列设置；通过增加可选择的延迟单元130的范围，来实现较宽的环形振荡器的频率范围。更为具体的，包括8级延迟选择电路100，8个延迟选择电路100层叠排列来创建0～255个可选择的单元延迟，即：(0:1)(0:2)(0:4)(0:8)(0:16)(0:32)(0:64)(0:128)。具体的，就是把延迟选择电路100串接8级，第一级延迟选择电路100选择的单位延迟为(0:1)，即选择0或1单位延迟；第二级延迟选择电路100选择的单位延迟为(0:2)，即选择0或2单位延迟；第三级延迟选择电路100选择的单位延迟为(0:4)，即为0或4单位延迟；第四级所述延迟选择电路(100)选择的单位延迟为(0:8)，即为0或8单位延迟；第五级所述延迟选择电路(100)选择的单位延迟为(0:16)，即为0或16单位延迟；第六级所述延迟选择电路(100)选择的单位延迟为(0:32)，即为0或32单位延迟；第七级所述延迟选择电路(100)选择的单位延迟为(0:64)，即为0或64单位延迟；第八级所述延迟选择电路(100)选择的单位延迟为(0:128)，即为0或128单位延迟。延迟选择寄存器300要有八位元(简称为位)，这样可以有0～255单位延迟的选择。
随着先进芯片工艺的不断缩小尺寸，电压供应也随之缩小，从而降低了电压净空；在全数字锁相环的应用中，宽范围(量程)无故障环形振荡器可以替代现有的数字控制振荡器(DCO)设计。
本发明宽范围环形振荡器的延迟选择电路消除了模拟电路中数字量到频率的任何方式的转换，采用延迟选择电路来控制环形振荡器的频率，并尽可能地扩大频率范围，同时在变频过程中保持电路的稳定性；延迟选择寄存器的时钟源是环形振荡器本身，无须外部的时钟信号；使用静态定时分析概念，以保证无故障，能够在无故障方案中产生宽范围的环形振荡器频率，适用于先进芯片制造工艺。静态定时分析方法是高阶数字设计流程中验证时序的方法之一，本专利利是首先应用静态定时分析于设计环形环形振荡器上。
以上仅为本发明的较佳实施例而已，本领域技术人员知悉，在不脱离本发明的精神和范围的情况下，可以对这些特征和实施例进行各种改变或等同替换。另外，在本发明的教导下，可以对这些特征和实施例进行修改以适应具体的情况及材料而不会脱离本发明的精神和范围。因此，本发明不受此处所公开的具体实施例的限制，所有落入本申请的权利要求范围内的实施例都属于本发明的保护范围。
Claims (10)
1.一种宽范围环形振荡器，其特征在于，包括至少一个延迟选择电路(100)、环形振荡器(200)、延迟选择寄存器(300)和时钟分支(400)；
所述延迟选择电路(100)的输出端与所述时钟分支(400)的输入端连接，所述时钟分支(400)的第一输出端与所述环形振荡器(200)的输入端连接、所述时钟分支(400)的第二输出端与所述延迟选择寄存器(300)的第一输入端D1连接，所述环形振荡器(200)的输出端与所述延迟选择电路(100)的第一输入端连接；所述延迟选择寄存器(300)的输出端与所述延迟选择电路(100)的第二输入端、第三输入端连接；
所述时钟分支(400)产生的第一时钟信号通过所述延迟选择寄存器(300)输出到所述延迟选择电路(100)而产生第一延时d1，所述时钟分支(400)产生的第二时钟信号通过所述环形振荡器(200)输出到所述延迟选择电路(100)而产生第二延时d2，当所述第一延时d1＜第二延时d2-建立时间，即为无故障；所述建立时间，是指所述延迟选择寄存器(300)产生的控制选择信号比所述第二时钟信号提早进入稳态而提前的时间。
2.根据权利要求1所述的宽范围环形振荡器，其特征在于，所述第一延时，具体是所述时钟分支(400)产生的第一时钟信号通过所述延迟选择寄存器(300)延迟选择输入而产生的延时；所述第二延时，具体是所述时钟分支(400)产生的第二时钟信号通过所述环形振荡器(200)延迟选择输入而产生的延时。
3.根据权利要求2所述的宽范围环形振荡器，其特征在于，所述环形振荡器的频率为：
环形振荡器的频率＝1/(2*受控可变回路延迟)
所述受控可变回路延迟为：所述延迟选择电路(100)产生的延迟+所述环形振荡器(200)产生的延迟。
4.根据权利要求1所述的宽范围环形振荡器，其特征在于，所述延迟选择电路(100)包括与门(110)、具有一输入反向的与门(120)、至少一个延迟单元(130)和多工器(140)；
所述环形振荡器(200)的输出端均与所述与门(110)的第一输入端A1、具有一输入反向的与门(120)的第一输入端B1连接；
所述延迟选择寄存器(300)的输出端均与所述与门(110)的第二输入端A2、具有一输入反向的与门(120)的第二输入端B2及所述多工器(140)的第三输入端C3连接；
所述与门(110)的输出端与所述延迟单元(130)的输入端连接，所述延迟单元(130)的输出端与所述多工器(140)的第一输入端C1连接；
所述具有一输入反向的与门(120)的输出端与所述多工器(140)的第二输入端C2连接；
所述多工器(140)的输出端与所述时钟分支(400)的输入端连接。
5.根据权利要求4所述的宽范围环形振荡器，其特征在于，所述环形振荡器(200)包括奇数个依次串联的非门。
6.根据权利要求4所述的宽范围环形振荡器，其特征在于，所述延迟单元(130)包括偶数个依次串联的非门。
7.根据权利要求4所述的宽范围环形振荡器，其特征在于，至少一个所述延迟选择电路(100)为层叠并行排列设置或层叠串行排列设置。
8.根据权利要求7所述的宽范围环形振荡器，其特征在于，包括8级所述延迟选择电路(100)，8级所述延迟选择电路(100)串接层叠排列来创建0～255个可选择的单元延迟。
9.根据权利要求8所述的宽范围环形振荡器，其特征在于，将8个所述延迟选择电路(100)串接8级，第一级所述延迟选择电路(100)选择的单位延迟为(0:1)，第二级所述延迟选择电路(100)选择的单位延迟为(0:2)，第三级所述延迟选择电路(100)选择的单位延迟为(0:4)，第四级所述延迟选择电路(100)选择的单位延迟为(0:8)，第五级所述延迟选择电路(100)选择的单位延迟为(0:16)，第六级所述延迟选择电路(100)选择的单位延迟为(0:32)，第七级所述延迟选择电路(100)选择的单位延迟为(0:64)，第八级所述延迟选择电路(100)选择的单位延迟为(0:128)，所述延迟选择寄存器(300)有八位元。
10.根据权利要求1所述的宽范围环形振荡器，其特征在于，所述延迟选择寄存器(300)还包括用于接收外部选择信号的第二输入端D2。
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| CN116633325A (zh) * | 2023-05-11 | 2023-08-22 | 北京伽略电子股份有限公司 | 一种可编程长延迟电路 |
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