CN111812619B - 一种皮秒级分辨率电信号边沿到达时间测量的装置与方法 - Google Patents

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Abstract

本发明公开了一种皮秒级分辨率电信号边沿到达时间测量的装置与方法，该装置包括：被测信号/校准选择器MUX1、可调节延迟单元DLY_CELL组成的被测信号链、时钟信号/校准选择器MUX2、可调节延迟单元DLY_CELL组成的时钟信号链、多个数据寄存器DREG、多个同步寄存器组REGs以及校准电路CAL。本发明采用CMOS工艺，利用数据和时钟双延迟链，采用双链关联锁定方式，具有低成本、细粒度，误差与输入具有较小的统计相关性的特征。

Description

一种皮秒级分辨率电信号边沿到达时间测量的装置与方法
技术领域
本发明涉及激光雷达,激光测距,精准授时等领域，具体涉及一种皮秒级分辨率电信号边沿到达时间测量的装置与方法。
背景技术
当前用于事件时间测量的技术，多为单数据链固定延迟单元测量，或者采用差分方法，但并不锁定参考时钟。这就产生了如下问题：
现有方法一，最简单的采用固定CMOS延迟单元，统一用低skew全局时钟进行测量处理。由于延迟单元能做到的最小延迟不能太小，导致测量的粒度不能很细，一般是20到50ps。
现有方法二，原理类似现有方法一,其区别在于需采用特殊工艺，使得粒度可以做的更小，但是这些特殊工艺，成本昂贵，不利于集成。
现有方法三，采用固定延迟单元测量不锁定，有最大一个周期的附加异步舍入误差，导致其测量误差与单位参考时钟内输入事件的到来相位有关系，输入对误差形成了一种非线性的调制，误差不再具有与输入无关的随机特性，不利于统计处理。
针对以上问题，本发明提出了一种全新的方法克服以上缺陷。
发明内容
本发明公开了一种皮秒级分辨率电信号边沿到达时间测量的装置与方法，采用CMOS工艺，利用数据和时钟双延迟链，采用双链关联锁定方式，一举实现了一种支持皮秒级分辨率电信号边沿到达时间测量的方法与装置，它具有低成本、细粒度，误差与输入具有较小的统计相关性的特征。
一种皮秒级分辨率电信号边沿到达时间测量的装置，该装置包括：被测信号/校准选择器MUX1、可调节延迟单元DLY_CELL组成的被测信号链、时钟信号/校准选择器MUX2、可调节延迟单元DLY_CELL组成的时钟信号链、多个数据寄存器DREG、多个同步寄存器组REGs以及校准电路CAL；
被测信号/校准选择器MUX1的输入分别为来自外部信号sig、CAL的校准信号sig_cal和外部输入的校准使能cal_en；
被测信号链由若干DLY_CELL级联而成，它们拥有CAL单元共同的控制输入C，第一级的入口信号输入来自MUX1的输出，每级有一个抽头输出；
时钟信号/校准选择器MUX2的输入分别为来自于外部时钟输入ck、CAL输出的校准时钟ck_cal和外部输入的校准使能cal_en；
时钟信号链由若干DLY_CELL级联而成，它们拥有来自CAL单元的共同的控制输入C，第一级的入口信号输入来自MUX2的输出，每级都有抽头输出；
数据寄存器DREG的时钟输入来自时钟信号链的抽头输出，数据输入来自被测信号链的抽头输出，多个DREG的输出形成总线d，送给同步寄存器组REGS；
作为优选，所述DLY_CELL电路结构采用两级级联反向器，其输入端为I和C，输出为O，第一级反相器的输出级并联一个可调的等效电容系统，等效电容系统由一个电容与一个变容二极管串联而成，变容二极管的偏执电压由输入端C通过一个电阻供给。
作为优选，包括主备切换电路，所述主备切换电路有端口sig、端口ck、端口ck_o和端口dp_o,所述端口sig是输入信号，所述端口ck是输入参考时钟；所述端口ck_o是输出时钟，所述dp_o是输出并行数据；所述主备切换电路还包括测量装置SYS_A、SYS_B和主从调度单元SCH_CTL和测量结构选择仲裁单元SEL_ARB，测量装置SYS_A、SYS_B和主从调度单元SCH_CTL并联，端口sig、端口ck均向测量装置SYS_A、SYS_B输入信号，端口ck也向主从调度单元SCH_CTL输入信号，测量装置SYS_A、SYS_B和主从调度单元SCH_CTL的输出端均向测量结构选择仲裁单元SEL_ARB输入，测量结构选择仲裁单元SEL_ARB的输出端分别连接端口ck_o和端口dp_o，测量装置SYS_A、SYS_B与主从调度单元SCH_CTL的连接均通过cal_en方式连接。
作为优选，所述装置采用CMOS工艺集成于一块硅片上，相同的单元拥有一致的运行环境温度以及电源电压，制作成本反而降低。
一种皮秒级分辨率电信号边沿到达时间测量的装置所对应的测量方法，该装置按不同时间段可通过cal_en指定的方式工作在两种模式：校准模式和测量模式；
在校准模式下，CAL单元输出校准信号sig_cal和校准时钟ck_cal，其中校准信号经MUX1进入由若干级DLY_CELL组成的数据延迟链；数据延迟链最后一级输出反馈到校准单元CAL，校准单元将根据时钟技术和边沿时刻比较的方法来调整信号延迟链的延迟，使得延迟链延迟等于M倍的时钟周期；校准时钟经MUX2进入由若干级DLY_CELL组成的时钟延迟链，数据延迟链最后一级输出反馈到校准单元，校准单元将根据时钟技术和边沿时刻比较的方法来调整信号延迟链的延迟，使得延迟链延迟等于N倍的时钟周期，其中，N必须大于等M，N、M都是整数；
在测量模式下，输入端sig信号经MUX1进入由若干级DLY_CELL组成的数据延迟链，数据延迟链的各级抽头输出给相应的DREG的数据端进行寄存；时钟输入端ck经MUX2进入由若干级DLY_CELL组成的时钟延迟链，时钟延迟链的各级抽头输出给相应的DREG的时钟端；
各级DREG的输出形成具有线性延迟差的并行数据总线，经后级REGs单元进行重同步并消亚稳态，得到的数据即可精确反映输入事件的发生和时间，理论上其所能获得的时间测量粒度G＝T/LCM(M,N)；其中T为输入时钟的周期，LCM为最小公倍数函数。
以上所述的方法与装置为基础，采用主备切换实现校准与测量的不间断连续进行。测量装置SYS_A，和SYS_B，附加一个主动的主从调度单元SCH_CTL，以实时的在可接受的间隔时间交替启动测量和校准，测量时间要预留一定的保护重叠，以防漏检。在出口增加一个测量结构选择仲裁单元SEL_ARB，以便能无遗漏的输出测量结果。
综上所述，本发明的有益效果在于：
1)做在同一硅片上的电路(DIE)，在工艺一致性范围内，相同的单元拥有一致的运行环境温度以及电源电压，因此，拥有较好输出隔离特性的单元级联后，通过控制布局摆放和布线长度，可得到等延迟差的延迟单元链。通过微调电路的等效节点电容，即可精细调节延迟单元的延迟。
2)对于异步的变化电平信号，被时钟采样时，如果恰巧采到变化边沿(建立或保持时间不足)会由于输入能量不足而导致输出长时间徘徊在线性区即中间电平而无法作为正确的逻辑信号使用，我们称这种状态为亚稳态。因此电路需要通过同步器取消亚稳态输出的发生。
3)延迟链锁定：通过精细的反馈系统控制延迟链中延迟单元的延迟，可以使得延迟单元的整数倍延迟正好等于测量时钟的周期，这样就使得用测量时钟的周期为单位的一个实数来表达延迟变得没有附加异步舍入误差。
4)过主备切换，可实现连续实时校准和测量。
附图说明
图1为本发明总体框图。
图2为发明中延迟单元DLY_CELL电路结构。
图3为主备切换实现实时测量校准。
图4为具体实施例1。
图5为具体实施例2。
图6为具体实施例3。
具体实施方式
下面给出3组不同参数，带入到前述发明中，得到3组具有不同特点的具体实施例。
一种皮秒级分辨率电信号边沿到达时间测量的装置，该装置包括：被测信号/校准选择器MUX1、可调节延迟单元DLY_CELL组成的被测信号链、时钟信号/校准选择器MUX2、可调节延迟单元DLY_CELL组成的时钟信号链、多个数据寄存器DREG、多个同步寄存器组REGs以及校准电路CAL；
被测信号/校准选择器MUX1的输入分别为来自外部信号sig、CAL的校准信号sig_cal和外部输入的校准使能cal_en；
被测信号链由若干DLY_CELL级联而成，它们拥有CAL单元共同的控制输入C，第一级的入口信号输入来自MUX1的输出，每级有一个抽头输出；
时钟信号/校准选择器MUX2的输入分别为来自于外部时钟输入ck、CAL输出的校准时钟ck_cal和外部输入的校准使能cal_en；
时钟信号链由若干DLY_CELL级联而成，它们拥有来自CAL单元的共同的控制输入C，第一级的入口信号输入来自MUX2的输出，每级都有抽头输出；
数据寄存器DREG的时钟输入来自时钟信号链的抽头输出，数据输入来自被测信号链的抽头输出，多个DREG的输出形成总线d，送给同步寄存器组REGS；
作为优选，所述DLY_CELL电路结构采用两级级联反向器，其输入端为I和C，输出为O，第一级反相器的输出级并联一个可调的等效电容系统，等效电容系统由一个电容与一个变容二极管串联而成，变容二极管的偏执电压由输入端C通过一个电阻供给。
作为优选，包括主备切换电路，所述主备切换电路有端口sig、端口ck、端口ck_o和端口dp_o,所述端口sig是输入信号，所述端口ck是输入参考时钟；所述端口ck_o是输出时钟，所述dp_o是输出并行数据；所述主备切换电路还包括测量装置SYS_A、SYS_B和主从调度单元SCH_CTL和测量结构选择仲裁单元SEL_ARB，测量装置SYS_A、SYS_B和主从调度单元SCH_CTL并联，端口sig、端口ck均向测量装置SYS_A、SYS_B输入信号，端口ck也向主从调度单元SCH_CTL输入信号，测量装置SYS_A、SYS_B和主从调度单元SCH_CTL的输出端均向测量结构选择仲裁单元SEL_ARB输入，测量结构选择仲裁单元SEL_ARB的输出端分别连接端口ck_o和端口dp_o，测量装置SYS_A、SYS_B与主从调度单元SCH_CTL的连接均通过cal_en方式连接。
一种皮秒级分辨率电信号边沿到达时间测量的方法，该装置按不同时间段可通过cal_en指定的方式工作在两种模式：校准模式和测量模式；
在校准模式下，CAL单元输出校准信号sig_cal和校准时钟ck_cal，其中校准信号经MUX1进入由若干级DLY_CELL组成的数据延迟链；数据延迟链最后一级输出反馈到校准单元CAL，校准单元将根据时钟技术和边沿时刻比较的方法来调整信号延迟链的延迟，使得延迟链延迟等于M倍的时钟周期；校准时钟经MUX2进入由若干级DLY_CELL组成的时钟延迟链，数据延迟链最后一级输出反馈到校准单元，校准单元将根据时钟技术和边沿时刻比较的方法来调整信号延迟链的延迟，使得延迟链延迟等于N倍的时钟周期，其中，N必须大于等M，N、M都是整数；
在测量模式下，输入端sig信号经MUX1进入由若干级DLY_CELL组成的数据延迟链，数据延迟链的各级抽头输出给相应的DREG的数据端进行寄存；时钟输入端ck经MUX2进入由若干级DLY_CELL组成的时钟延迟链，时钟延迟链的各级抽头输出给相应的DREG的时钟端；
各级DREG的输出形成具有线性延迟差的并行数据总线，经后级REGs单元进行重同步并消亚稳态，得到的数据即可精确反映输入事件的发生和时间，理论上其所能获得的时间测量粒度G＝T/LCM(M,N)；其中T为输入时钟的周期，LCM为最小公倍数函数。
所述装置采用CMOS工艺集成于一块硅片上，相同的单元拥有一致的运行环境温度以及电源电压，制作成本反而降低。
实施例1：如图4所示：
1)采用1GHz的时钟作为测量时钟。
2)使得数据链路锁定在一个周期等于10级延迟。而时钟链路锁定在一个周期等于11级延迟。
3)整个链长为LCM(10,11)＝110级,那末就可以实现(1/110)*1ns粒度的皮秒级别粒度测量。
其特点是参考时钟频率适中，但却得到很细的测量粒度(9ps)。
实施例2：如图5所示：
1)采用2GHz的时钟作为测量时钟。
2)使得数据链路锁定在一个周期等于8级延迟。而时钟链路锁定在一个周期等于9级延迟。
3)整个链长为LCM(8,9)＝72级,那末就可以实现(1/72)*0.5ns粒度的皮秒级别粒度测量。
相对于实施例1，其特点是通过较高的时钟频率，节省了延迟资源的面积，同时使得延迟粒度达到7ps。
实施例3：如图6所示：
1)采用2GHz的时钟作为测量时钟。
2)使得数据链路锁定在一个周期等于10级延迟。而时钟链路锁定在一个周期等于12级延迟。
3)整个链长为LCM(10,12)＝60级,那末就可以实现(1/60)*0.5ns粒度的皮秒级别粒度测量。
相对于实施例2，其特点是通过引入分频公因数2，使得锁定设计可以级联2分频，解决了高频分频器设计困难的问题，同时延迟分辨率能达到8.3ps。

Claims (3)

1.一种皮秒级分辨率电信号边沿到达时间测量的装置，其特征在于，该装置包括：被测信号/校准选择器MUX1、可调节延迟单元DLY_CELL组成的被测信号链、时钟信号/校准选择器MUX2、可调节延迟单元DLY_CELL组成的时钟信号链、多个数据寄存器DREG、多个同步寄存器组REGs以及校准电路CAL；
被测信号/校准选择器MUX1的输入分别为来自外部信号sig、CAL的校准信号sig_cal和外部输入的校准使能cal_en；
被测信号链由若干DLY_CELL级联而成，它们拥有CAL单元共同的控制输入C，第一级的入口信号输入来自MUX1的输出，每级有一个抽头输出；
时钟信号/校准选择器MUX2的输入分别为来自于外部时钟输入ck、CAL输出的校准时钟ck_cal和外部输入的校准使能cal_en；
时钟信号链由若干DLY_CELL级联而成，它们拥有来自CAL单元的共同的控制输入C，第一级的入口信号输入来自MUX2的输出，每级都有抽头输出；
数据寄存器DREG的时钟输入来自时钟信号链的抽头输出，数据输入来自被测信号链的抽头输出，多个DREG的输出形成总线d，送给同步寄存器组REGS；所述DLY_CELL电路结构采用两级级联反相器，其输入端为I和C，输出为O，第一级反相器的输出级并联一个可调的等效电容系统，等效电容系统由一个电容与一个变容二极管串联而成，变容二极管的偏执电压由输入端C通过一个电阻供给；所述装置还包括主备切换电路，所述主备切换电路有端口sig、端口ck、端口ck_o和端口dp_o,所述端口sig是输入信号，所述端口ck是输入参考时钟；所述端口ck_o是输出时钟，所述dp_o是输出并行数据；所述主备切换电路还包括测量装置SYS_A、SYS_B和主从调度单元SCH_CTL和测量结构选择仲裁单元SEL_ARB，测量装置SYS_A、SYS_B和主从调度单元SCH_CTL并联，端口sig、端口ck均向测量装置SYS_A、SYS_B输入信号，端口ck也向主从调度单元SCH_CTL输入信号，测量装置SYS_A、SYS_B和主从调度单元SCH_CTL的输出端均向测量结构选择仲裁单元SEL_ARB输入，测量结构选择仲裁单元SEL_ARB的输出端分别连接端口ck_o和端口dp_o，测量装置SYS_A、SYS_B与主从调度单元SCH_CTL的连接均通过cal_en方式连接。
2.根据权利要求1所述的一种皮秒级分辨率电信号边沿到达时间测量的装置，其特征在于，所述装置采用CMOS工艺集成于一块硅片上。
3.根据权利要求2所述的一种皮秒级分辨率电信号边沿到达时间测量的装置的方法，其特征在于，该装置按不同时间段可通过cal_en指定的方式工作在两种模式：
在校准模式下，CAL单元输出校准信号sig_cal和校准时钟ck_cal，其中校准信号经MUX1进入由若干级DLY_CELL组成的数据延迟链；数据延迟链最后一级输出反馈到校准单元CAL，校准单元将根据时钟技术和边沿时刻比较的方法来调整信号延迟链的延迟，使得延迟链延迟等于M倍的时钟周期；校准时钟经MUX2进入由若干级DLY_CELL组成的时钟延迟链，数据延迟链最后一级输出反馈到校准单元，校准单元将根据时钟技术和边沿时刻比较的方法来调整信号延迟链的延迟，使得延迟链延迟等于N倍的时钟周期，其中，N必须大于等于M，N、M都是整数；
在测量模式下，输入端sig信号经MUX1进入由若干级DLY_CELL组成的数据延迟链，数据延迟链的各级抽头输出给相应的DREG的数据端进行寄存；时钟输入端ck经MUX2进入由若干级DLY_CELL组成的时钟延迟链，时钟延迟链的各级抽头输出给相应的DREG的时钟端；各级DREG的输出形成具有线性延迟差的并行数据总线，经后级REGs单元进行重同步并消亚稳态，得到的数据即可精确反映输入事件的发生和时间，理论上其所能获得的时间测量粒度G＝T/LCM(M,N)；其中T为输入时钟的周期，LCM为最小公倍数函数。
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