KR950013707B1 - 펄스폭 신장회로 - Google Patents

Abstract

내용 없음.

Description

펄스폭 신장회로

제 1 도는 종래의 펄스폭 신장회로를 나타내는 것이다.

제 2a 도는 제 1 도에 나타낸 회로의 지연수단의 지연이 작은 경우의 동작 타이밍도를 나타내는 것이다.

제 2b 도는 제 1 도에 나타낸 회로의 지연수단의 지연이 과다한 경우의 동작 타이밍도를 나타내는 것이다.

제 3 도는 본 발명의 일실시예의 펄스폭 신장회르를 나타내는 것이다.

제 4 도는 제 3 도에 나타낸 회로의 동작 타이밍도를 나타내는 것이다.

제 5 도 는 본 발명의 다른 실시예의 펄스폭 신장회로를 나타내는 것이다.

제 6 도는 제 5 도에 나타낸 회로의 동작 타이밍도를 나타내는 것이다.

제 7 도는 본 발명의 또 다른 실시예의 펄스폭 신장회로를 나타내는 것이다.

제 8 도는 제 7 도에 나타낸 회로의 동작 타이밍도를 나타내는 것이다.

본 발명은 펄스폭 신장회로에 관한 것이다.

종래의 펄스폭 신장회로는 펄스폭을 충분하게 신장하기 위하여 사용되는 소자의 수가 많아 레이아웃 면적을 많이 차지하게 되고, 만일 소자의 수를 줄이면서 하나의 지연소자당 지연시간을 너무 많이 주는 경우에는 원치않는 펄스가 발생되는 문제점이 있었다.

제 1 도는 종래의 펄스폭 신장회로를 나타내는 것이다.

제 1 도에 있어서, 펄스(P1)를 입력하여 지연된 펄스(P2)를 출력하는 제 1 지연수단(1), 상기 펄스(P1)와 펄스(P2)를 입력하여 비논리합하고 펄스(P3)를 출력하는 NOR게이트(2). 상기 펄스(P3)를 입력하여 지연된 펄스(P4)를 출력하는 제 2 지연수단(3), 상기 펄스(P3)와 펄스(P4)를 입력하여 비논리곱하는 NAND게이트(4)로 구성된 펄스폭 신장수단과 상기 펄스폭 신장수단과 동일한 구성을 가지는 펄스폭 신장수단들이 종속적으로 연결되어 구성되어 있다.

제 2a 도는 제 1 도에 나타낸 회로의 동작 타이밍도를 나타내는 것이다.

펄스(P1)은 상기 제 1 지연수단(1)을 통하여 펄스(P2)로 변환되고, 상기 펄스(P2)는 NOR게이트(2)를 통하여 펄스(P3)로 변환되고, 상기 펄스(P3)는 상기 제 2 지연수단(3)을 통하여 펄스(P4)로 변환되고, 상기 펄스(P4)는 상기 NAND게이트(4)를 통하여 펄스(P5)로 변환된다. 이와 같은 동작을 반복 수행함에 의해서 펄스폭을 원하는 만큼 넓힐 수가 있다.

그런데 상기와 같은 구성을 사용하여 펄스폭을 많이 넓히고자 하면 상기 펄스폭 신장수단이 다수개 필요하고 소자의 수가 많아져 집적화시에 레이아웃 면적을 많이 차지하게 된다. 또한 소자의 수가 많아져 속도가 떨어지게 되는 문제점이 있었다.

제 2B도는 만일 소자의 수를 줄이기 위해서 하나의 지연수단의 지연을 과다하게 주었을 경우의 동작 타이밍도를 나타내는 것이다.

제 2B 도에 있어서, 펄스(P1)이 상기 제 1 지연수단(1)을 통하여 펄스(P2)로 변환되고, 상기 펄스(P2)는 상기 NOR게이트(2)를 통하여 펄스(P3)로 변환된다. 그런데 제 1 지연수단(1)의 지연이 너무 길어져서 펄스(P3)에 나타낸 바와 같은 원하지 않은 신호가 발생할 수가 있었다.

본 발명의 목적은 소자의 수를 줄일 수 있는 펄스폭 신장회로를 제공하는데 있다.

이와 같음 목적을 달성하기 위하여 본 발명의 펄스폭 신장회로는 소정펄스폭을 가진 펄스신호를 입력하여 적어도 이 소정펄스폭보다는 짧은 소정기간동안 지연시켜 출력하는 상호 종속연결된 복수개의 지연기로 구성된 제 1 지연수단 ; 펄스신호와 상기 제 1 지연수단의 각 지연기들로부터 출력되는 신호들을 입력하여 비논리곱을 수행하는 제 1 논리소자 ; 상기 제 1 논리소자로부터 출력되는 신호를 입력하여 적어도 이 출력신호의 펄스폭보다는 짧은 소정기간동안 지연시켜 출력하는 상호 종속연결된 복수개의 지연기로 구성된 제2지연수단 ; 및 상기 제 1 논리소자로부터 출력되는 신호와 상기 제 2 지연수단의 각 지연기들로부터 출력되는 신호들을 입력하여 비논리합을 수행하는 제 2 논리소자를 포함하는 것을 특징으로 한다.

첨부된 도면을 참고로 하여 본 발명의 펄스폭 신장회로를 설명하면 다음과 같다.

제 3 도는 본 발명의 일실시예의 펄스폭 신장회로를 나타내는 것이다.

제 3 도에 있어서, 펄스(P1)를 입력하여 지연된 펄스(P2)를 출력하는 제 1 지연수단(10), 상기 펄스(P2)를 입력하여 지연된 펄스(P3)를 출력하는 제 2 지연수단(20), 상기 펄스들(P1, P2, P3)를 입력하여 비논리합하여 펄스(P4)를 출력하는 NOR게이트(30), 상기 펄스(P4)를 입력하여 지연된 펄스(P5)를 출력하는 제 3 지연수단(40), 펄스(P5)를 입력하여 지연된 펄스(P6)를 출력하는 제 4 지연수단(50), 상기 펄스들(P4, P5, P6)를 입력하여 비논리곱하여 펄스(P7)를 출력하는 NAND게이트(60)으로 구성된 펄스폭 신장수단을 소정수 구비하여 구성되어 있다.

제 4 도는 제 3 도에 나타낸 회로의 동작 타이밍도를 나타내는 것이다.

제 4 도에 있어서, 펄스(P1)은 제 1 지연수단(10)을 통하여 펄스(P2)로 변환되고, 펄스(P2)는 제 2 지연수단(20)을 통하여 펄스(P3)로 변환되고, 펄스(P3)는 NOR게이트(30)을 통하여 펄스(P4)로 변환되고, 펄스(P4)는 상기 제 3 지연수단(40)을 통하여 펄스(P5)로 변환되고, 펄스(P5)는 상기 제 4 지연수단(50)을 통하여 펄스(P6)로 변환되고, 상기 펄스들(P4, P5, P6)는 상기 NAND게이트(60)을 통하여 펄스(P7)으로 변환된다.

따라서, 본 발명의 펄스폭 신장회로는 소정의 입력펄스, 이 펄스가 한 번 지연된 펄스, 두번 지연된 펄스를 입력하여 NOR게이트를 사용하여 충분하게 지연시키고, 또한, 상기 NOR게이트의 출력신호, 상기 NOR게이트의 출력신호가 한번 지연된 출력신호, 상기 NOR게이트의 출력신호가 두번 지연된 출력신호를 입력한는 NAND게이트를 사용하여 다시 한 번 충분하게 지연시킴으로써 펄스폭을 진장할 수가 있다는 것이다. 즉, NOR게이트의 앞단에서 두번 지연시키고 NAND게이트의 앞단에서 두번 지연시킴으로써 지연을 충분하게 하여 펄스폭을 신장할 수가 있다는 것이다.

제 5 도는 본 발명의 다른 실시예의 펄스폭 신장회로를 나타내는 것이다.

제 5 도의 회로는 제 4 도의 회로의 구성에서 제 2 지연수단(20)의 출력펄스(P3)를 지연하여 상기 NOR게이트(30)에 입력하기 위한 제 5 지연수단(25)과 상기 제 4 지연수단(50)의 출력펄스(P7)를 지연하여 상기 NAND게이트(60)에 입력하기 위한 제 6 지연수단(55)를 더 구비하여 구성되어 있다.

제 6 도는 제 5 도에 나타낸 회로의 동작 타이밍도를 나타낸 것이다.

제 6 도에 있어서, 펄스(P1)은 제 1 지연수단(10)을 통하여 펄스(P2)로 변환되고, 상기 펄스(P2)는 상기 제 2 지연수단(20)을 통하여 펄스(P3)로 변환되고, 상기 펄스(P3)는 상기 제 3 지연수단(25)을 통하여 펄스(P4)로 변환되고, 상기 펄스들(P1, P2, P3, P4)는 상기 NOR게이트(30)을 통하여 펄스(P5)로 변환되고, 상기 펄스(P5)는 상기 제 4 지연수단(40)을 통하여 펄스(P6)로 변환되고, 상기 펄스(P6)는 상기 제 5 지연수단을 통하여 펄스(P7)으로 변환되고, 상기 펼스(P7)은 상기 제 6 지연수단(55)을 통하여 펄스(P8)로 변환되고, 상기 펄스폭(P5, P6, P7, P8)은 상기 NAND게이트(60)을 통하여 펄스(P9)로 변환된다.

제 5 도에 나타낸 회로는 제 3 도에 나타낸 회로보다 좀더 좋은 지연효과를 볼 수가 있다.

제 7 도는 본 발명의 또 다른 실시예의 펄스폭 신장회로를 나타내는 것이다.

제 7 도의 회로는 제 3 도에 나타낸 회로와 달리 NOR게이트(600)을 뒷단에 NAND게이트(300)의 위치가 바뀌어져 구성되어 있다. 그외에 제 1, 제 2, 제 3, 제 4 지연수단(100, 200, 400, 500)의 구성은 동일하다. 즉, 펄스(P1)을 지연시켜 지연된 펄스들(P2, P3)를 발생하기 위한 제 1, 제 2 지연수단(100, 200)을 NOR게이트(300)의 앞단에 구성하고 상기 NOR게이트(300)의 출력펄스(P4)를 지연시켜 지연된 펄스(P5, P6)를 발생하기 위한 제 3, 제 4 지연수단(300, 400)을 NAND게이트(600)의 앞단에 구성하여 있다.

제 8 도는 제 7 도에 나타낸 회로의 동작 타이밍도를 나타낸 것이다.

제 8 도에 있어서, 네거티브 펄스(P1)은 상기 제 1 지연수단(100)을 통하여 펄스(P2)가 되고, 상기 펄스(P2)는 상기 제 2 지연수단(200)을 통하여 펄스(P3)가 되고, 상기 펄스(P3)는 상기 NAND게이트(300)를 통하여 포지티브 펄스(P4)가 되고, 상기 펄스(P4)는 상기 제 3 지연수단(400)을 통하여 펄스(P5)가 되고, 상기 펄스(P5)는 상기 제 4 지연수단(500)을 통하여 펄스(P6)가 되고, 상기 펄스(P6)는 NOR게이트(600)를 통하여 펄스(P7)이 된다. 즉, 제 7 도에 나타낸 회로는 네거티브 펄스를 입력하여 네가티브로 펄스폭이 신장된 신호를 얻을 수 있다는 것이다.

또한, 제 3 도, 제 5 도, 제 7 도의 구성에서 입력신호가 포지티브 펄스신호인 경우에는 앞단에 소정수의 지연수단을 구비하고 상기 포지티브 펄스신호와 상기 소정수의 지연수단의 각각의 출력신호를 입력하여 논리합하는 논리합수단으로 구성된 펄스폭 신장수단을 소정수 종속연결하여 펄스폭을 신장할 수도 있고, 입력신호가 네거티브인 경우에는 앞단에 소정수의 지연수단을 구비하고 상기 네거티브 펄스신호와 상기 소정수의 지연수단의 각각의 출력신호를 입력하여 비논리합하는 비논리합수단으로 구성된 펄스폭 신장수단을 소정수종속 연결하여 펄스폭을 신장할 수도 있다.

그리고 본 발명의 지연수단의 지연시간은 입력되는 펄스폭의 시간보다 길지 않아야 한다는 조건이 전제되어야 한다.

따라서, 본 발명의 펄스폭 신장회로는

첫째, 작은 소자의 수로써 충분하게 펄스폭을 신장할 수가 있다.

둘째, 네거티브 펄스를 입력하여 포지티브를 신장된 펄스를 얻을 수 있다.

셋째, 소자의 수가 줄어듬으로 해서 집적화시에 레이아웃 면적을 작게 차지할 수 있다.

Claims (6)

1. 소정펄스폭을 가진 펄스신호를 입력하여 적어도 이 소정펄스폭보다는 짧은 소정기간동안 지연시켜 출력하는 상호 종속 연결된 복수개의 지연기로 구성된 제 1 지연수단 ; 펄스신호와 상기 제 1 지연수단의 각 지연기들로부터 출력되는 신호들을 입력하여 비논리곱을 수행하는 비논리곱소자 ; 상기 비논리곱소자로부터 출력되는 신호를 입력하여 적어도 이 출력신호의 펄스폭보다는 짧은 소정기간동안 지연시켜 출력하는 상호 종속연결된 복수개의 지연기로 구성된 제 2 지연수단 ; 및 상기 비논리곱소자로부터 출력되는 신호와 상기 제 2 지연수단의 각 지연기들로부터 출력되는 신호들을 입력하여 비논리합을 수행하는 비논리합소자를 포함하는 것을 특징으로 하는 펄스폭 신장회로.
2. 소정펄스폭을 가진 펄스신호를 입력하여 적어도 이 소정펄스폭보다는 짧은 소정기간동안 지연시켜 출력하는 제 1 지연기 ; 상기 제 1 지연기로부터 출력되는 신호를 입력하여 상기 소정펄스폭보다는 짧은 소정기간동안 지연시켜 출력하는 제 2 지연기 ; 및 상기 제 1 지연기로부터 출력되는 신호와 상기 제 2 지연기로부터 출력되는 신호를 입력하여 논리합을 수행하는 논리합소자가 적어도 1단 이상 종속연결된 것을 특징으로 하는 펄스폭 신장회로.
3. 소정펄스폭을 가진 펄스신호를 입력하여 적어도 이 소정펄스폭보다는 짧은 소정기간동안 지연시켜 출력하는 상호 종속연결된 복수개의 지연기로 구성된 제 1 지연수단 ; 펄스신호와 상기 제 1 지연수단의 각 지연기들로부터 출력되는 신호들을 입력하여 비논리합을 수행하는 비논리합소자 ; 상기 비논리합소자로부터 출력되는 신호를 입력하여 적어도 이 출력신호의 펄스폭보다는 짧은 소정기간동안 지연시켜 출력하는 상호 종속연결된 복수개의 지연기로 구성된 데 2 지연수단 ; 및 상기 비논리합소자로부터 출력되는 신호와 상기 제 2 지연수단의 각 지연기들로부터 출력되는 신호들을 입력하여 비논리곱을 수행하는 비논리곱소자를 포함하는 것을 특징으로 하는 펄스폭 신장회로.
4. 제 1 항에 있어서, 상기 제 1 지연수단과 상기 비논리곱소자와 상기 제 2 지연수단 및 상기 비논리합소자를 적어도 1단 이상 종속 결합한 것을 특징으로 하는 펄스폭 신장회로.
5. 제 2 항에 있어서, 상기 지연기의 개수는 복수개인 것을 특징으로 하는 펄스폭 신장회로.
6. 제 3 항에 있어서, 상기 제 1 지연수단과 상기 비논리합소자와 상기 제 2 지연수단 및 상기 비논리곱소자를 적어도 1단 이상 종속 결합한 것을 특징으로 하는 펄스폭 신장회로.