KR20010027051A - 고속 파이프 라인장치 및 그 제어신호 발생방법 - Google Patents
고속 파이프 라인장치 및 그 제어신호 발생방법 Download PDFInfo
- Publication number
- KR20010027051A KR20010027051A KR1019990038613A KR19990038613A KR20010027051A KR 20010027051 A KR20010027051 A KR 20010027051A KR 1019990038613 A KR1019990038613 A KR 1019990038613A KR 19990038613 A KR19990038613 A KR 19990038613A KR 20010027051 A KR20010027051 A KR 20010027051A
- Authority
- KR
- South Korea
- Prior art keywords
- control signal
- pipeline control
- pipeline
- generating means
- reference clock
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 13
- 230000004044 response Effects 0.000 claims abstract description 19
- 230000003111 delayed effect Effects 0.000 claims description 32
- 230000001419 dependent effect Effects 0.000 claims description 2
- 230000005540 biological transmission Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 13
- 230000000630 rising effect Effects 0.000 description 10
- 230000001360 synchronised effect Effects 0.000 description 3
- 101150110971 CIN7 gene Proteins 0.000 description 2
- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 2
- 101150110298 INV1 gene Proteins 0.000 description 2
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 101150070189 CIN3 gene Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines
- G06F9/3869—Implementation aspects, e.g. pipeline latches; pipeline synchronisation and clocking
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Advance Control (AREA)
Abstract
본 발명은 고속 파이프 라인 장치 및 그 제어신호 발생방법에 관한 것으로서, 특히 본 발명의 장치는 적어도 하나 이상은 서로 다른 전달시간(T1, T2, ... Tn ≤P : P는 기준클럭신호의 1주기)을 가지며, 입력단과 출력단 사이에 종속 연결된 n(n은 자연수) 데이터 패스수단들과, 상기 각 데이터 패스수단의 입력단에 배치되어 전단으로부터 패스된 데이터를 래치하기 위한 n 파이프 레지스터들과, 입력단으로부터 출력단까지 데이터의 총 전달시간(Ttotal)이 Ttotal =
Description
본 발명은 고속 파이프 라인장치 및 그 제어신호 발생방법에 관한 것으로서, 특히 n단 파이프 라인장치에서 n개의 파이프 라인 제어신호들을 서로 종속적으로 발생함으로써 제어신호간의 마진폭을 최소화할 수 있어서, 최초 데이터의 출력을 최단 시간에 할 수 있는 고속 파이프 라인장치 및 그 제어신호 발생방법에 관한 것이다.
SDRAM(SYNCHRONOUS DYNAMIC RANDOM ACCESS MEMORY)은 클록에 동기되어 동작하는 복수의 레지스터로 데이터 패스를 분할하여 파이프라인 패스를 형성하고 있다. 이에 종래에는 전체 데이터 패스를 진행하는 데 소요되었던 딜레이 타임이 억세스 타임 또는 클록 사이클 타임으로 된 것에 반하여 파이프 패스에서는 분할된 작은 서브 패스만의 지연시간으로 억세스 타임, 즉 클럭 사이클 타임이 결정되므로 그만큼 고속 동작이 가능하다.
종래의 다단 파이프라인 구조에서는 외부 클럭신호를 받아서 내부의 다상클럭신호로 변환한 뒤 이를 이용하여 내부 회로를 제어한다. 데이터의 패스를 등간격으로 구분하기가 힘들므로 가장 긴 시간을 갖는 패스의 딜레이 보다 큰 주기를 가진 복수의 다상클럭신호들을 사용한다.
따라서, 각 상 마다 기준클럭신호로부터 지연시간이 다르므로, 서로 다른 지연시간을 가진 지연수단들을 거쳐서 발생되게 된다. 이 때, 각 지연수단의 지연시간은 전후단의 클럭신호와의 타이밍이 온도 및 전원의 변동에 따른 변화를 고려하여 충분한 마진을 가지도록 설계된다. 따라서, 다단 파이프라인 구조에서 각 단의마진 폭이 누적되게 된다.
그러므로, 종래 방식에서는 충분한 마진폭을 확보하기 때문에 확보된 마진폭만큼 최초 데이터가 출력되는 시점이 지연되게 된다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 종속적으로 다상클럭신호를 발생함으로써, 이들 간의 마진폭을 최소화함으로써 최초 데이터의 출력시점을 최단 시간으로 고속화할 수 있는 고속 파이프라인장치 및 그 제어신호 발생방법을 제공하는 데 있다.
도 1은 입출력 래치를 갖는 파이프 레지스터로 구성된 3단 파이프라인장치의 구성도.
도 2는 도 1에서 각 데이터 패스가 동일한 전달시간을 갖는 경우의 각부 타이밍도.
도 3은 도 1에서 각 데이터 패스가 서로 다른 전달시간을 갖는 경우의 각부 타이밍도.
도 4는 종래의 파이프 라인 제어신호를 발생하는 제어신호 발생수단의 회로도.
도 5는 도 4의 각부 타이밍도.
도 6은 본 발명에 의한 제어신호 발생수단의 회로도
도 7은 도 6의 각부 타이밍도.
도 8은 입력 래치를 갖는 파이프 레지스터로 구성된 3단 파이프라인장치의 구성도.
도 9는 도 8에서 각 데이터 패스가 서로 다른 전달시간을 갖는 경우의 각 부 타이밍도.
도 10은 도 8의 제어신호 발생수단의 종래 회로도.
도 11은 도 10의 각부 타이밍도.
도 12는 도 8의 제어신호 발생수단의 본 발명에 의한 회로도,
도 13은 도 12의 각부 타이밍도.
＜도면의 주요부분에 대한 부호의 설명＞
10, 110 : 입력단
20, 30, 40, 120, 130, 140 : 데이터 패스
22, 32, 42, 122, 132, 142 : 파이프 레지스터
22a, 32a, 42a : 입력래치 22b, 32b, 42b : 출력래치
50, 150 : 출력단 60, 160 : 제어신호 발생수단
72 : 제 1 오토펄스 발생수단 74 : 제 2 오토펄스 발생수단
74a : 지연기 74b : 오토펄스 발생기
172, 174, 176 : 오토펄스 발생수단
상기한 본 발명의 목적을 달성하기 위하여 본 발명의 장치는 적어도 하나 이상은 서로 다른 전달시간(T1, T2, ... Tn ≤P : P는 기준클럭신호의 1주기)을 가지며, 입력단과 출력단 사이에 종속 연결된 n(n은 자연수) 데이터 패스수단들과, 상기 각 데이터 패스수단의 입력단에 배치되어 전단으로부터 패스된 데이터를 래치하기 위한 n 파이프 레지스터들과, 입력단으로부터 출력단까지 데이터의 총 전달시간(Ttotal)이되도록 하기 위하여, 상기 n 파이프 레지스터들 중 제 n 파이프라인 제어신호를 기준클럭신호에 응답하여 발생하고, 상기 제 n 파이프라인 제어신호에 응답하여 제 n-1 파이프 레지스터의 파이프라인 제어신호를 발생하는 방식으로 n-1개의 파이프라인 제어신호들을 종속적으로 발생하고, 발생된 n 파이프라인 제어신호들을 상기 n 파이프 레지스터들에 각각 제공하는 제어신호 발생수단을 구비한 것을 특징으로 한다.
본 발명의 제 1 제어신호 발생수단은 상기 기준클럭신호를 입력하여 제 n 지연시간(dn)만큼 지연된 제 n 파이프라인 제어신호를 발생하는 제 1 오토펄스 발생수단을 포함하는 제 n 단 제어신호 발생수단과, 제 i 파이프라인 제어신호를 입력하여 제 i-1 지연시간(di)만큼 지연된 제 i-1(1 ＜ i ≤n) 파이프라인 제어신호를 발생하는 제 2 오토펄스 발생수단을 포함하고, 내림차순으로 종속 연결된 n-1개의 제 i-1 단 제어신호 발생수단들을 포함한다.
본 발명의 제 2 제어신호 발생수단은 상기 기준클럭신호를 입력하여 펄스폭이 w1인 제 n 파이프라인 제어신호를 발생하는 제 1 오토펄스 발생수단을 포함하는 n단 제어신호 발생수단과, 제 i(1 ≤i ＜ n) 파이프라인 제어신호의 액티브 구간 종단에 응답하여 펄스폭이 w(i- 1)인 제 i-1 파이프라인 제어신호를 발생하는 제 2 오토펄스 발생수단을 포함하고, 내림차순으로 종속 연결된 n-1개의 i-1단 제어신호 발생수단들을 포함한다.
본 발명의 방법은 기준클럭신호에 응답하여 제 n 파이프라인 제어신호를 발생하는 단계와, 제 n 파이프라인 제어신호에 응답하여 제 n-1 파이프 레지스터의 파이프라인 제어신호를 발생하는 방식으로 n-1개의 파이프라인 제어신호들을 종속적으로 발생하는 단계와, 발생된 n개의 파이프라인 제어신호들을 상기 n개의 파이프 레지스터들에 각각 제공하는 단계를 구비하는 것을 특징으로 한다.
본 발명의 다른 방법은 기준클럭신호에 응답하여 펄스폭이 wn인 제 n 파이프라인 제어신호를 발생하는 단계와, 상기 제 n 파이프라인 제어신호의 액티브 구간의 종단에 응답하여 펄스폭이 w(n-1)인 제 n-1 파이프라인 제어신호를 발생하는 방식으로 n-1개의 파이프라인 제어신호들을 종속적으로 발생하는 단계와, 발생된 n개의 파이프라인 제어신호들을 상기 n개의 파이프 레지스터들에 각각 제공하는 단계를 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여, 본 발명의 일 실시예를 통해 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 입력 래치와 출력 래치를 각각 갖는 파이프 레지스터로 구성된 3단 파이프라인장치의 구성을 나타낸다. 도 1에서, 입력단, 즉 메모리 셀(10)과 출력단, 즉 데이터 출력단자(50) 사이의 데이터 패스는 3단으로 구분되고 각 단 데이터 패스들(20, 30, 40)은 전달시간 T1, T2, T3을 갖는다. 각 단 데이터 패스(20, 30, 40)의 입력측에는 각각 파이프 레지스터(22, 32, 42)를 포함한다.
각 파이프 레지스터(22, 32, 42)는 입력래치(22a, 32a, 42a)와 출력래치(22b, 32b, 42b)를 포함한다. 각 입력래치(22a, 32a, 42a)는 인버터(INV1~INV3)와 전달 게이트(TG1)를 포함한다. 각 출력래치(22b, 32b, 42b)는 인버터(INV4, INV5)와 전달 게이트(TG2)를 포함한다.
각 파이프 레지스터(22, 32, 42)에는 제어신호 발생수단(60)으로부터 각각 발생된 파이프라인 제어신호, 즉 클럭신호(PCLK1, PCLK2, PCLK3)가 각각 입력된다. 따라서, 각 클럭신호의 하강엣지에서 제 1 전달 게이트(TG1)가 턴온되어 전단의 데이터가 입력래치에 래치된다. 그리고, 각 클럭신호의 상승엣지에서 제 2 전달 게이트(TG2)가 턴온되어 입력래치에 래치된 데이터가 출력 래치에 래치된다.
도 2는 도 1에서 각 데이터 패스가 동일한 전달시간을 갖는 경우의 각부 타이밍 관계를 나타낸다. 즉, T = T1 = T2 = T3인 경우에는 최초 데이터가 출력단자(50)에 출력되는 데 걸리는 총 전달시간(Ttotal)이 3T로 된다.
도 3은 도 1에서 각 데이터 패스가 서로 다른 전달시간을 갖는 경우의 각부 타이밍 관계를 나타낸다. 즉, T1 ＞ T2 = T3인 경우에는 동일 위상을 갖는 클럭신호 PCLK1, PCLK2, PCLK3'를 사용하면 총 전달시간(Ttotal)이 2T1 + T3으로 된다.
그러나, 데이터 패스(30)의 전달시간이 T2이므로, 데이터는 세 번째 클록펄스의 상승엣지가 도달하기 전에 이미 제 3 파이프 레지스터(42)의 입력래치에 래치된 상태이다. 따라서, 제 3 파이프 레지스터(42)에 제공되는 PCLK3'는 T2의 시점에서 출력래치를 인에이블시키기 위하여 위상이 x만큼 진상된 PCLK3으로 제어되는 것이 바람직하다.
즉, 진상된 PCLK3으로 제 3 파이프 레지스터(42)를 제어함으로써, 총 전달시간(Ttotal)이 총 T1 + T2 + T3으로 되어 최단 시간으로 출력할 수 있다.
도 4는 도 1의 파이프라인장치의 제어신호를 발생하는 종래의 제어신호 발생수단의 회로구성을 나타낸다. 도 4에서 제어신호 발생수단(60)은 지연수단(62), 제 1 오토펄스 발생수단(64), 제 2 오토펄스 발생수단(66)을 포함한다.
지연수단(62)은 전원전압(VCC)에 풀업저항(RPU)을 통하여 전원단자(VCC)가 연결되고, 접지전압(VSS)에 풀다운저항(RPD)을 통하여 접지단자가 각각 연결된 4단 종속 연결된 인버터(INV)들로 구성된다. 지연수단(64)은 x-da(da는 오토펄스 발생수단의 지연특성)의 지연특성을 갖는다.
오토펄스 발생수단(64, 66)은 3단 종속 연결된 인버터(INV)들과 낸드게이트(NAND1), 인버터(INV)를 포함한다. 따라서, 입력신호의 상승엣지에 응답하여 3단 종속 연결된 인버터들에 의해 형성된 지연시간을 액티브 구간의 펄스폭으로 가지는 펄스를 발생한다.
도 5는 도 4의 각부 타이밍 관계를 나타낸다. 도 5에서 지연수단(62)에 입력된 외부 클럭신호, 즉 기준클럭신호(EXTCLK)는 지연되어 오토펄스 발생수단(64)에 입력된다. 오토펄스 발생수단(64)에서는 지연된 신호의 선단에 동기하여 오토펄스, 즉 파이프라인 제어신호 PCLK1, PCLK2를 발생되게 된다.
또한, 외부 클럭신호, 즉 기준클럭신호(EXTCLK)는 오토펄스 발생수단(66)에 입력되어 파이프라인 제어신호 PCLK3으로 발생된다. 따라서, PCLK3는 PCLK1 및 PCLK2에 비하여 지연수단(62)을 통과하지 않으므로 지연시간인 x-da만큼 위상이 진상되게 된다. 따라서, PCLK3과 PCLK1 및 PCLK2 사이의 마진은 지연수단(62)과 오토펄스 발생수단(66)의 지연시간의 합으로 결정되는 바, 지연수단(62)의 지연특성이 온도와 전원에 따라 변동되므로 이를 감안하여 x값을 회로적으로 세팅하지 않으면 오동작될 우려가 있다. 그러므로, x값을 최소로 하지 못하고 온도 및 전원 변동분을 고려하여 약간 크게 설계하게 되므로, 결국 최초 데이터의 총 전달시간이 고려된 변동폭만큼 지연되게 된다.
도 6은 도 1에 도시된 파이프라인장치의 제어신호를 발생하기 위한 본 발명에 의한 제어신호 발생수단의 회로 구성을 나타낸다. 도 6에서 제어신호 발생수단(60)은 제 1 오토펄스 발생수단(72), 제 2 오토펄스 발생수단(74)을 포함한다.
제 1 오토펄스 발생수단(72)은 외부클럭신호(EXTCLK)를 입력하여 외부클럭신호의 선단에 동기하여 소정의 펄스폭을 가지며 da, 즉 dn 만큼 지연된 도 7의 PCLK3을 발생한다.
제 2 오토펄스 발생수단(74)은 지연기(74a)와 오토펄스 발생기(74b)를 포함한다. 지연기(74a)는 PCLK3을 입력하여 x-da만큼 지연시킨다. 오토펄스 발생기(74b)는 지연된 PCLK3의 선단에 동기하여 도 7의 PCLK1, PCLK2를 발생한다. 오토펄스 발생기(74b)는 da 지연특성을 가진다. 따라서, PCLK1, PCLK2는 외부클럭신호(EXTCLK)의 상승엣지로부터 da + x만큼 지연되게 되고, PCLK3의 위상과 비교하여 x만큼 지상된 위상을 갖게 된다.
따라서, 본 발명에서는 PCLK1 및 PCLK2가 PCLK3으로부터 종속적으로 생성되기 때문에 온도 및 전원 변동의 영향에 관계없게 된다. 그러므로, 진상각 x를 최대한 앞으로 당길 수 있게 된다. 그러므로, 총 전달시간을 최단 시간으로 할 수 있다.
상술한 예에서는 3단 파이프라인장치에 대해 설명하였으나 이를 n단 파이프라인장치에 대해 일반화시키면 다음과 같다.
즉, n단 제어신호 발생수단은 기준클럭신호를 입력하여 제 n 지연시간(dn)만큼 지연된 제 n 파이프 라인 제어신호를 발생하는 제 1 오토펄스 발생수단을 포함한다. 제 I-1단 제어신호 발생수단은 제 i 파이프라인 제어신호를 입력하여 제 i-1 지연시간(di)만큼 지연된 제 i-1(1 ＜ i ≤n) 파이프라인 제어신호를 발생하는 제 2 오토펄스 발생수단을 포함하고, n-1개가 내림차순으로 종속 연결된다.
각 단에서 지연시간 dn는 다음 일반식으로 결정된다.
여기서, d1은 제 1 파이프라인 제어신호의 기준클럭신호로부터 지연시간, P는 기준클럭신호의 주기이다.
도 8은 입력 래치를 갖는 파이프 레지스터로 구성된 3단 파이프라인장치의 구성을 나타낸다. 도 8에서, 입력단, 즉 메모리 셀(110)과 출력단, 즉 데이터 출력단자(150) 사이의 데이터 패스는 3단으로 구분되고 각 단 데이터 패스들(120, 130, 140)은 서로 다른 전달시간 T1, T2, T3을 갖는다. 각 단 데이터 패스(120, 130, 140)의 입력측에는 각각 파이프 레지스터(122, 132, 142)를 포함한다.
각 파이프 레지스터(122, 132, 142)는 입력래치(122a, 132a, 142a)를 포함한다. 각 입력래치(122a, 132a, 142a)는 인버터(INV1~INV3)와 전달 게이트(TG1)를 포함한다.
각 파이프 레지스터(122, 132, 142)에는 제어신호 발생수단(80)으로부터 각각 발생된 파이프라인 제어신호, 즉 클럭신호(PCLK1, PCLK2, PCLK3)가 각각 입력된다.
따라서, 도 9에 도시한 바와 같이, 제 1 파이프 레지스터(122)에서는 PCLK1의 상승엣지에서 전달 게이트가 턴온되므로, D1을 입력하여 래치하고 데이터 패스(120)를 통하여 다음 단에 D1을 전달한다. 제 2 파이프 레지스터(132)에서는 전단으로부터 D1이 도달되기 전에 클럭신호 PCLK2의 상승엣지에서 전달 게이트(TG1)가 턴온되고, T1이 지난 다음에 D1이 전달되어 래치된 다음에 클럭신호의 하강엣지에 응답하여 전달 게이트(TG1)가 턴오프된다. 그리고, 제 3 파이프 레지스터(142)에서는 T2가 지난 다음에 PCLK3의 상승엣지에서 전달 게이트(TG1)가 턴온되므로 D1 데이터가 래치되고 PLCK3의 하강엣지에서 전달 게이트가 턴오프된다.
즉, 서로 다른 위상을 가진 PCLK1, PCLK2, PCLK3으로 제 1 내지 3 파이프 레지스터(122, 132, 142)를 제어함으로써, 총 전달시간(Ttotal)이 총 T1 + T2 + T3으로 되어 최단시간으로 출력할 수 있다.
도 10은 도 8의 파이프라인장치를 제어하기 위한 제어신호 발생수단의 종래의 회로구성을 나타낸다. 도 10에서 제어신호 발생수단(160)은 지연수단(162), 제 1 오토펄스 발생수단(164), 지연수단(166), 제 2 오토펄스 발생수단(168), 제 3 오토펄스 발생수단(170)을 포함한다.
지연수단(162)은 전원전압(VCC)에 풀업저항(RPU)을 통하여 전원단자(VCC)가 연결되고, 접지전압(VSS)에 풀다운저항(RPD)을 통하여 접지단자가 각각 연결된 4단 종속 연결된 인버터(INV)들로 구성된다. 지연수단(162)은 da + x + y의 지연특성을 가진다. 지연수단(166)은 지연수단(162)을 구성하는 인버터들과 동일한 구성의 인버터들의 2단 종속 연결로 구성된다. 지연수단(166)은 da + x의 지연특성을 갖는다.
오토펄스 발생수단(164, 168, 170)은 3단 종속 연결된 인버터(INV)들과 낸드게이트(NAND), 인버터(INV)를 포함한다. 각 오토펄스 발생수단들(164, 168, 170)은 동일하게 da의 지연특성을 가진다.
따라서, 입력신호의 상승엣지에 응답하여 3단 종속 연결된 인버터들에 의해 형성된 지연시간을 액티브 구간의 펄스폭으로 가지는 오토펄스 PLCK1, PLCK2, PLCK3을 각각 발생한다.
PLCK2는 PLCK1에 비하여 y만큼 진상되고, PLCK3은 PLCK2에 비하여 x만큼 진상된다.
도 11은 도 10의 각부 타이밍 관계를 나타낸다. 도 11에서 지연수단(162)에 입력된 외부 클럭신호, 즉 기준클럭신호(EXTCLK)는 x + y 만큼 지연되어 오토펄스 발생수단(164)에 제공하고, 오토 펄스 발생수단(164)에서는 입력된 펄스신호의 선단에 동기하여 da 만큼 지연된 오토펄스 PCLK1를 발생하게 된다. 그러므로, PCLK1은 전체적으로 기준클럭신호의 상승엣지로부터 x + y + da 만큼 지연된다.
지연수단(166)에 입력된 외부 클럭신호, 즉 기준클럭신호(EXTCLK)는 x만큼 지연되어 오토펄스 발생수단(164)에 제공하고, 오토 펄스 발생수단(164)에서는 입력된 펄스신호의 선단에 동기하여 da만큼 지연된 오토펄스 PCLK2를 발생하게 된다. 그러므로, PCLK2는 전체적으로 기준클럭신호의 상승엣지로부터 x + da 만큼 지연된다.
오토 펄스 발생수단(170)에서는 입력된 외부 클럭신호(EXTCLK)의 선단에 동기하여 da만큼 지연된 오토펄스 PCLK3을 발생하게 된다.
즉, 종래의 제어신호 발생수단(160)에서는 각 제어신호, 즉 오토펄스 PCLK1, PCLK2, PCLK3을 외부클럭신호(EXTCLK)로부터 각각 직접 발생하기 때문에 오토펄스들 상호간에 타이밍 관계는 서로 독립적이다. 따라서, 이와 같은 독립적인 타이밍 관계는 온도 및 전원 변동을 고려하여 마진폭을 크게 가져갈 수밖에 없으므로 전체적인 총 전달시간이 길어지게 된다. 이는 최초 데이터가 출력되는 시간을 지연시키는 원인이 된다.
도 12는 도 8의 파이프라인장치의 제어신호 발생수단의 본 발명에 의한 회로 구성을 나타낸다. 도 12에서 제어신호 발생수단(160)은 오토펄스 발생수단(172, 174, 176)을 포함한다.
오토펄스 발생수단(172, 174, 176)은 3단 종속 연결된 인버터(INV)들과 낸드게이트(NAND), 인버터(INV)를 포함한다. 각 오토펄스 발생수단들은 동일하게 da의 지연특성을 가진다. 오토펄스 발생수단(172)은 펄스폭 w1, 오토펄스 발생수단(174)은 펄스폭 w2를 갖는다.
오토펄스 발생수단(172)은 외부클럭신호(EXTCLK)를 입력하여 da만큼 지연되고 펄스폭 w1을 가진 오토펄스 PCLK3을 발생한다. PCLK3은 EXTCLK로부터 d3, 즉 da만큼 지연된다.
오토펄스 발생수단(174)은 오토펄스 발생수단(172)의 PCLK3을 인버터(INV)에 의해 반전된 펄스신호를 입력하여 da만큼 지연된 PCLK2를 발생한다. 즉, PCLK3의 하강엣지에 동기된다. 그러므로, PCLK2는 PCLK3에 비하여 x = w1 + da 만큼 지연된다. 그리고, PCLK2는 EXTCLK로부터 d2, 즉 2da + w1만큼 지연된다.
오토펄스 발생수단(176)은 오토펄스 발생수단(174)의 PCLK2를 인버터(INV)에 의해 반전된 펄스신호를 입력하여 da만큼 지연된 PCLK1를 발생한다. 즉, PCLK2의 하강엣지에 동기된다. 그러므로, PCLK3은 PCLK2에 비하여 y = w2 + da 만큼 지연된다. 그리고, PCLK1은 EXTCLK로부터 d1, 즉 3da + w1 + w2만큼 지연된다.
그러므로, 본 발명의 다른 예에서는 종속적으로 각 파이프라인 제어신호를 발생함으로써, 진상각 x, y를 최대로 설정할 수 있고, 오토펄스 발생수단의 내부 지연회로의 지연특성을 이용하여 진상각을 설정함으로서 회로구성을 간략하게 할 수 있다.
이상, 설명한 바와 같이 본 발명에서는 다단 파이프라인 구조에서 각 단 파이프라인 제어신호를 기준클럭신호로부터 내림차순으로 종속적으로 발생함으로써 각 단의 진상각을 최대로 할 수 있으므로 최초 데이터의 출력을 최단 시간에 할 수 있다. 따라서, 메모리 장치 고속 동작을 가능하게 한다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (8)
- 적어도 하나 이상은 서로 다른 전달시간(T1, T2, ... Tn ≤P : P는 기준클럭신호의 1주기)을 가지며, 입력단과 출력단 사이에 종속 연결된 n(n은 자연수) 데이터 패스수단들;상기 각 데이터 패스수단의 입력단에 배치되어 전단으로부터 패스된 데이터를 래치하기 위한 n 파이프 레지스터들; 및상기 입력단으로부터 상기 출력단까지 데이터의 총 전달시간(Ttotal)이되도록 하기 위하여, 상기 n 파이프 레지스터들 중 제 n 파이프라인 제어신호를 기준클럭신호에 응답하여 발생하고, 상기 제 n 파이프라인 제어신호에 응답하여 제 n-1 파이프 레지스터의 파이프라인 제어신호를 발생하는 방식으로 n-1개의 파이프라인 제어신호들을 종속적으로 발생하고, 발생된 n 파이프라인 제어신호들을 상기 n 파이프 레지스터들에 각각 제공하는 제어신호 발생수단을 구비한 것을 특징으로 하는 고속 파이프라인장치.
- 제 1 항에 있어서, 상기 제어신호 발생수단은상기 기준클럭신호를 입력하여 제 n 지연시간(dn)만큼 지연된 제 n 파이프 라인 제어신호를 발생하는 제 1 오토펄스 발생수단을 포함하는 제 n 단 제어신호 발생수단; 및상기 제 i 파이프라인 제어신호를 입력하여 제 i-1 지연시간(di)만큼 지연된 제 i-1(1 < i ≤n) 파이프라인 제어신호를 발생하는 제 2 오토펄스 발생수단을 포함하고, 내림차순으로 종속 연결된 n-1개의 제 i-1 단 제어신호 발생수단들을 구비하는 것을 특징으로 하는 고속 파이프라인장치.
- 제 2 항에 있어서, 상기 지연시간 dn는(여기서, d1은 제 1 파이프라인 제어신호의 기준클럭신호로부터 지연시간, P는 기준클럭신호의 주기)의 식으로 표시되는 지연시간을 가지는 것을 특징으로 하는 고속 파이프라인장치.
- 제 2 항에 있어서, 상기 제 1 오토펄스 발생수단은상기 기준클럭신호를 소정 시간 지연시키는 지연기;상기 기준클럭신호와 상기 지연기를 통하여 지연된 신호를 입력하여 조합하는 낸드 게이트; 및상기 낸드 게이트의 출력을 반전시켜서 제 n 파이프라인 제어신호를 출력하는 인버터를 구비한 것을 특징으로 하는 고속 파이프라인장치.
- 제 2 항에 있어서, 상기 제 2 오토펄스 발생수단은제 i 파이프라인 제어신호를 입력하여 지연시키는 제 1 지연기;상기 제 1 지연기를 통해 지연된 제 i 파이프라인 제어신호를 지연시키는 제 2 지연기;상기 제 1 지연기를 통해 지연된 제 i 파이프 라인 제어신호와 상기 제 2 지연기를 통하여 지연된 신호를 입력하여 조합하는 낸드 게이트; 및상기 낸드 게이트의 출력을 반전시켜서 제 i-1 파이프라인 제어신호를 출력하는 인버터를 구비한 것을 특징으로 하는 고속 파이프라인장치.
- 제 1 항에 있어서, 상기 제어신호 발생수단은상기 기준클럭신호를 입력하여 펄스폭이 w1인 제 n 파이프 라인 제어신호를 발생하는 제 1 오토펄스 발생수단을 포함하는 n단 제어신호 발생수단; 및제 i(1 ≤i < n) 파이프라인 제어신호의 액티브 구간 종단에 응답하여 펄스폭이 w(i- 1)인 제 i-1 파이프라인 제어신호를 발생하는 제 2 오토펄스 발생수단을 포함하고, 내림차순으로 종속 연결된 n-1개의 i-1단 제어신호 발생수단들을 구비하는 것을 특징으로 하는 고속 파이프라인장치.
- 기준클럭신호에 응답하여 제 n 파이프 라인 제어신호를 발생하는 단계;상기 제 n 파이프 라인 제어신호에 응답하여 제 n-1 파이프 레지스터의 파이프 라인 제어신호를 발생하는 방식으로 n-1개의 파이프 라인 제어신호들을 종속적으로 발생하는 단계; 및상기 발생된 n개의 파이프 라인 제어신호들을 상기 n개의 파이프 레지스터들에 각각 제공하는 단계를 구비하는 것을 특징으로 하는 파이프 라인장치 의 제어신호 발생방법.
- 기준클럭신호에 응답하여 펄스폭이 wn인 제 n 파이프라인 제어신호를 발생하는 단계;상기 제 n 파이프라인 제어신호의 액티브 구간의 종단에 응답하여 펄스폭이 w(n-1)인 제 n-1 파이프라인 제어신호를 발생하는 방식으로 n-1개의 파이프라인 제어신호들을 종속적으로 발생하는 단계; 및발생된 n개의 파이프라인 제어신호들을 상기 n개의 파이프 레지스터들에 각각 제공하는 단계를 구비하는 것을 특징으로 하는 파이프 라인장치의 제어신호 발생방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990038613A KR100299183B1 (ko) | 1999-09-10 | 1999-09-10 | 고속 파이프 라인장치 및 그 제어신호 발생방법 |
| US09/522,310 US6633995B1 (en) | 1999-09-10 | 2000-03-09 | System for generating N pipeline control signals by delaying at least one control signal corresponding to a subsequent data path circuit |
| DE10018988A DE10018988B4 (de) | 1999-09-10 | 2000-04-17 | Hochgeschwindigkeits-Pipelinevorrichtung und Verfahren zum Erzeugen von Steuersignalen dafür |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990038613A KR100299183B1 (ko) | 1999-09-10 | 1999-09-10 | 고속 파이프 라인장치 및 그 제어신호 발생방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010027051A true KR20010027051A (ko) | 2001-04-06 |
| KR100299183B1 KR100299183B1 (ko) | 2001-11-07 |
Family
ID=19610939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990038613A KR100299183B1 (ko) | 1999-09-10 | 1999-09-10 | 고속 파이프 라인장치 및 그 제어신호 발생방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6633995B1 (ko) |
| KR (1) | KR100299183B1 (ko) |
| DE (1) | DE10018988B4 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100902104B1 (ko) * | 2007-06-08 | 2009-06-09 | 주식회사 하이닉스반도체 | 반도체 메모리장치 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3406790B2 (ja) * | 1996-11-25 | 2003-05-12 | 株式会社東芝 | データ転送システム及びデータ転送方法 |
| US7017064B2 (en) * | 2001-05-09 | 2006-03-21 | Mosaid Technologies, Inc. | Calculating apparatus having a plurality of stages |
| KR100564568B1 (ko) * | 2003-06-05 | 2006-03-28 | 삼성전자주식회사 | 데이터 패치 제어 회로를 갖는 파이프라인 메모리 장치 및데이터 패치 방법 |
| US6856270B1 (en) | 2004-01-29 | 2005-02-15 | International Business Machines Corporation | Pipeline array |
| KR100887238B1 (ko) * | 2007-08-10 | 2009-03-06 | 삼성전자주식회사 | 파이프라인 시스템의 동적 클럭 제어 장치 및 방법 |
| TWI525615B (zh) | 2011-04-29 | 2016-03-11 | 半導體能源研究所股份有限公司 | 半導體儲存裝置 |
| US10340898B1 (en) * | 2017-06-23 | 2019-07-02 | Xilinx, Inc. | Configurable latch circuit |
| US20230282252A1 (en) * | 2022-01-31 | 2023-09-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Circuits and methods of mitigating hold time failure of pipeline for memory device |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3959781A (en) * | 1974-11-04 | 1976-05-25 | Intel Corporation | Semiconductor random access memory |
| JP2590741Y2 (ja) * | 1993-10-18 | 1999-02-17 | 株式会社アドバンテスト | 半導体試験装置用タイミング発生器 |
| JPH1011966A (ja) * | 1996-06-27 | 1998-01-16 | Mitsubishi Electric Corp | 同期型半導体記憶装置および同期型メモリモジュール |
| JP3406790B2 (ja) * | 1996-11-25 | 2003-05-12 | 株式会社東芝 | データ転送システム及びデータ転送方法 |
| US6243797B1 (en) * | 1997-02-18 | 2001-06-05 | Micron Technlogy, Inc. | Multiplexed semiconductor data transfer arrangement with timing signal generator |
| JP4212159B2 (ja) * | 1998-09-28 | 2009-01-21 | 株式会社ルネサステクノロジ | 同期型半導体記憶装置 |
-
1999
- 1999-09-10 KR KR1019990038613A patent/KR100299183B1/ko not_active IP Right Cessation
-
2000
- 2000-03-09 US US09/522,310 patent/US6633995B1/en not_active Expired - Fee Related
- 2000-04-17 DE DE10018988A patent/DE10018988B4/de not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100902104B1 (ko) * | 2007-06-08 | 2009-06-09 | 주식회사 하이닉스반도체 | 반도체 메모리장치 |
| US7853842B2 (en) | 2007-06-08 | 2010-12-14 | Hynix Semiconductor Inc. | Semiconductor memory device with ZQ calibration |
Also Published As
| Publication number | Publication date |
|---|---|
| DE10018988B4 (de) | 2006-07-06 |
| KR100299183B1 (ko) | 2001-11-07 |
| DE10018988A1 (de) | 2001-03-22 |
| US6633995B1 (en) | 2003-10-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3993717B2 (ja) | 半導体集積回路装置 | |
| KR100283597B1 (ko) | 내부클럭신호발생회로 | |
| JP3013714B2 (ja) | 半導体記憶装置 | |
| KR19980042247A (ko) | 반도체집적회로장치 | |
| JP2002025259A (ja) | リング遅延とカウンタを利用したレジスタ制御遅延固定ループ | |
| US6111447A (en) | Timing circuit that selectively triggers on a rising or falling input signal edge | |
| JP3335537B2 (ja) | 半導体集積回路 | |
| JPH11316706A (ja) | データ高速転送同期システム及びデータ高速転送同期方法 | |
| JP4824274B2 (ja) | 同期式半導体メモリ装置の出力制御信号の発生方法及び同期式半導体メモリ装置 | |
| JPH10171774A (ja) | 半導体集積回路 | |
| US5511181A (en) | Polycyclic timing system and apparatus for pipelined computer operation | |
| JP3252678B2 (ja) | 同期式半導体メモリ | |
| KR100299357B1 (ko) | 위상비교회로,dll회로및반도체집적회로 | |
| KR100299183B1 (ko) | 고속 파이프 라인장치 및 그 제어신호 발생방법 | |
| JP3111936B2 (ja) | 同期回路 | |
| US5920222A (en) | Tunable pulse generator based on a wave pipeline | |
| US4882704A (en) | Hand-shake type data transfer control circuit | |
| JP2000235791A (ja) | クロック同期遅延制御回路 | |
| JP4071873B2 (ja) | 半導体集積回路装置 | |
| US20050132313A1 (en) | Optimization of the design of a synchronous digital circuit | |
| EP0766402B1 (en) | Counter circuit | |
| US5742550A (en) | Semiconductor integrated circuit device | |
| US20040213369A1 (en) | Non-integer frequency divider circuit | |
| KR100321732B1 (ko) | 디지털 링 동기식 미러 딜레이를 이용한 지연고정루프 | |
| US6194938B1 (en) | Synchronous integrated clock circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120531 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20130531 Year of fee payment: 13 |
|
| LAPS | Lapse due to unpaid annual fee |