JPH01255036A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、命令をパイプライン方式にＪ、って処理す
るマイクロプロセッサに関し、特に高性能化を達成しＪ
：うとＪるマイクロプロセッサに使用される。

（従来の技術） 近年、マイクロプログラム制御方式により命令を実行処
理するマイクロプロセッサでは、命令をパイプライン処
理方式により実行処理して性能の向上を図っている。パ
イプライン処理力式において、例えばパイプラインの構
成としては、［命令フェッチ→命令デコード→実効アド
レス削算→アドレス変換→Ａペランドリード→命令実行
→オペランドライ１−」で示−りようなステージに分割
されたものがある。

このようなパイプライン方式のマイクロプロセッサの構
成を第４図に示づ。

第４図にＪ３いて、マイクロプロセッサ１は命令が命令
）１ツチ部（ＩＦＵ）３によってフェッチされる。フェ
ッチされた命令は、命令バッファ部（ＩＢＵ）５に与え
られて保持され、保持された命令は、命令デニ】−ド部
（ＩＤＵ）７によってデ］−ドされる。

命令がデコードされると、デコード結果にしたがってオ
ペランドデータをアクセスするための実効アドレスが、
アドレス生成部（ＡＧＬＪ＞９で算出される。算出され
た実効アドレスは、メモリ管理部（ＭＭＵ）１１でオペ
ランドデータを実際に読み出す際の物理アドレスとなる
実アドレスにアドレス変換される。

このようにして求められた実アドレスは、命令のフェッ
チ及びオペランドデータの読出し、占込み動作時に外部
メモリ（図示せず）や周辺装首（図示せず）どのデータ
転送を制御づ−るバス制御部（ＢＣＵ）１３を介して外
部メモリに与えられ、オペランドデータが読み出される
。読み出されたＡペラン・ドデータは、バス制御部１３
を介して実行部（ＥＸＬＪ）１Ｅｉに与えられ、デコー
ド結果にしたがって実行される。実行結果は、オペラン
ドデータどしで、バス制御部１３を介しで例えは外部メ
モリに書込まれ、命令の実効処理が終了覆る。

（発明がＭ決しようどする課題） 複着な命令レッ１〜を処理するＣＩ　Ｓ　Ｃ（Ｃｏｍｐ
ｌｅｘ　　Ｉｎ５ｔｒｕｃｔｉｏｎ　３ｅｔ　　Ｃｏｍ
ｐｕｔｃｒ　）型のマイクロブＥルッ」ノは、命令のデ
コードに要Ｊ゛るデコード時Ｕ月が命令の種類によつ−
Ｃ巽なっている。

第５図は、このように命令のデコード時間が眉なる場合
のパイプラインの流れを示しｌＪ図である。

第５図にｉ１５いて、命令■１ど命令■３はデコード時
間に１サイクルを要し、命令Ｉ２ど命令Ｉ４はデコード
１１４間に２リイクルを要している。このような場合に
は、バイブラインにおする実効アドレス計算、アドレス
変換、Ａベランド読出し、実行、オペランド前述みのぞ
れぞれのステージにおいて、命令１１ど命令Ｉ２どの間
及び命令Ｉ３ど命令Ｉ４どの間に、第５図中のＸ印で承
りス−７−ジの休止状態が発生する。これにより、各ス
テージでの稼働ヰ′及びスルーブツトが低下するととも
に、パイプライン処理の流れに乱れが生じ、性能が低下
するという問題があった。

そこで、上記した不具合の解決策として、命令のデコー
ド処理のパイプライン化が考えられる。

例えば、命令のデコード処理を２つのステージにｊ：っ
て行い、デコード処理を２段階に分割°４−ることが考
えられる１、このように、命令のデコード処理を２段階
に分割した場合のパイプライン処理の流れを第６図に示
す。

第６図において、デコード処理に２ザイクルを要した命
令Ｉ２と命令Ｉ４のデコード処理を、命令デコード１及
び命令デーコード２で示すス□デージにｄ３いで、それ
ぞれ１ザイクルで行うＪ、うにしている。これにＪ、す
、第５図に示したバイブラインの乱れを防止することか
できるＪ、うになる。

しかしながら、デコード処理に要する時間が３リイクル
以上の命令がある場合には、デコード処理を２段階に分
割Ｊる方法では、デ゛＝１−ド時間のバラツキを吸収す
ることはでさない。このため、第２図に示したと同様な
バイブラインの乱れが生じることになる。

したがって、デコード処理を行うバイブラインのステー
ジの段数をさらに増加さぜるにうにずればにいが、１ザ
イクルや２サイクルでデコード処理が終了覆る命令に対
しては、無駄なバイブラインのステージとなる。さらに
、これは構成の大型化を招くとともに、バイブラインの
段数の増加により、分岐が発生した場合には実行効率が
悪化するという不具合が生じる。

そこで、この発明は、上記に鑑みてなされたしのであり
、その目的とするところは、パイプライン処理にａ３４
プる乱れを防止しで、各ステージでの稼働率及びスルー
ブッ１〜の向−１を達成し、高性能化を図ったマイクロ
プロセツサを提供することにある。

［発明の構成１ （課題を解決Ｊるための手段） 上記目的を達成Ｊるために、この発明は、命令をパイプ
ライン方式にｊ、って実行処理Ｊ−るマイクロプロセツ
サであって、フェッチされた命令を所定の時間でデコー
ド処理が完了する中間命令に変換するデコード前処理手
段と、前記デコード前処理手段にＪ、って生成された中
間命令を格納保持する格納保持手段と、前記格納保持手
段に格納保持された中間命令を入力して、この中間命令
を所定の時間で実行可能な形」（にデー」−ド処即する
ア゛コード処理手段とから構成される。

（作用） 上記構成において、この発明は命令をパイプライン方式
によって実行処理覆る過程にあって、フェッチされた命
令を所定の１．１間でデ」−ド処理が完了して実行可能
な形式となる中間命令に変換し、この中間命令をデコー
ド処理り−ることで、命令のデコード処理を２段階に分
割するにうにし−Ｃいる。

（実施例） 以下図面を用いてこの発明の詳細な説明りる。

第１図はこの発明の一実施例に係るマイク１」１０レツ
ザの構成を示Ｊ図である。同図に示覆マイク［二１ブ°
ロレッ曇すは、パイプライン方式にＪ、り命令を処理す
るものであり、命令のデ」−ド処理を２段階に分割して
、第２段階［］の］デ］−ド処がＪべての命令に対して
所定の時間内に終了できるように、第１段階目のデコー
ド処理を行うにうにしたものである。なお、第１図にお
いて、第４図と同符号のものは同一機能を右するもので
あり、その説明は省略づ−る１、 第１図にｃ１３いて、マイクロブ１コセツサ２１は、デ
コート１）ｎ処理部（ＰＤＵ）２３、テ１．：Ｉ　−ト
２Ｎ　Ｑ令バッファ部（１）ＩＢ）２５及びデコード処
理部（ＩＤＵ）２７を備えている。

デコード前処理部２３は、命令フェッチ部３によってツ
ー１ツヂされて命令バッファ部５に格納保持された命令
のデコード前処理を行うものである。

すなわち、デコード前処理部２７は、デコード処理部２
７がマイクロプロセッサ２１で実行されるＪ゛べての命
令を所定の時間内でデコード処理することが可能とるに
うに、フェッチされた命令を中間命令形式の中間命令に
変換Ｊるものである。

このような中間命令形式の中間命令の一例を第２図に示
Ｊ０中間命令は第２図に示ずように、例えば命令の処理
内容を指定するＡぺ（Ａベレーション）コード領域と、
Δペランドデータの情報を示す第１オペランド情報領域
及び第２Ａベランド情報領域で構成される。すなわち、
中間命令形式とは、構成が比較的に簡単で、短時間例え
ば１リ−イクルでデコード処理が可能となる命令形式で
ある。このような中間命令形式に変換された中間命令は
、デコード済命令バッファ部２５に〜えられる。

デコード演命令バッファ部２５は、デコード前処理部２
３から与えられる中間命令を複数格納保持するバッファ
である。格納保持された命令は、デコード処理部２７に
与えられる。

デコード処理部２７は、デー１−ド前処理部２３の前処
理ににって得られ、デコード湾命令バッファ２５に格納
保持された中間命令を、所定の時間で実行可能な形式に
デコードするものである。デコードされた命令は、実行
部１５が実行可能な状態になると、デコード処理部２７
から発行される。

このデコード処理部２７でのデコード処理以降は、従来
と同様にしてそれぞれのステージを経てパイプライン処
理がなされる。

ここで、中間命令は、中間命令が常にデコード処理部２
７に入ツノされるように、デコード済命令バッファ部２
５に格納保持される。これは、デ」−ド処理された命令
が、アドレス変換以降の処理で発生するハリ゛−ドにＪ
、る実行待ちや実行に長い時間を要覆る命令の実行等に
より、デコード処理部２７からの発行を持っている間に
、中間命令がデコード済バッファ部２５に格納されるこ
とによって可能となる。

このＪ：うな構成にｄ３いて、マイクロプロセッサ２１
におけるパイプライン処理は、デコード済命令バッファ
部２５によって、［命令フェッチ→命令デコード前処理
」と、［命令デ］−ド→実効アドレス計専→アドレス変
換→オペランド読出し→命令実行→オペランド書込み」
との２つの流れに大ぎく分りられる。

このようなパイプライン処理にお（プる命令デコード以
降の後半の処理の流れを第３図に示す。

第３図において、中間命令は、Ｊべて１ザイクルでデー
】−ド処理部２７によってデコード処理されるものとす
る。したがって、第５図に示した命令１１〜命令Ｉ４は
、第３図に示づように、デコード処理以降のパイプライ
ンのそれぞれのステージにおいて１サイクルで処理され
ることになる。

これにより、ハプードがアドレス変換以降で発生しなり
れば、各々の処理部での休止状態は解消されて、デコー
ド時間のバラツキによる命令デコード以降にお（プるパ
イプラインの乱れを防止Ｊることができる。この結果、
それぞれの処理部の稼働率及びスルーブツトを向上させ
ることができるようになる。

また、命令のデコード処理を２段階に分割するようにし
たため、それぞれの段階でのデコード処理は比較的簡単
なものとなり、デコード前処理部２３及びデコード処理
部２７の設計を容易に行うことができる。

なお、デコード前処理部２３において命令のデコードを
完全に行い、命令を完全にデコードした形式でデコード
済命令バッファ部２５に格納して、デコード処理部２７
を取り除いた構成としてもよい。このにうな場合には、
パイプライン処理はデコード済命令バッファ部２５によ
って、［命令フェッヂー〉命令デコード」と、「実効ア
ドレス計算→アドレス変換→オペランド読出し−）命令
実行→Ａペランド書込み」に分（ブられる。したがって
、後半のパイプライン処理における乱れが防止され、後
半のパイプライン処理におするステージの段数が命令の
デコード処理の分だけ削減される。

また、デコード済命令バッファ部２５をループバッファ
どして構成し、ループ内の命令をループバッファ・とじ
で構成されたデコード湾命令バツフフ７部２５に保持し
ておくようにしてもよい。

［発明の効果］ 以上説明したように、この発明によれば、命令のパイプ
ライン処理にお【プるデコード処理を２段階に分割し、
間にバッファを設（すたので命令のデコード時間のバラ
ツギにＪζるパイプラインの乱れを防止することかでき
る。これにより、それぞれのパイプラインの処理過程で
の稼働率及びスループツトが向上し、高性能化を図るこ
とができる。

ざらに、デコード処理を行う構成を容易に設計すること
ができる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係るマイクロプロセッサ
の構成を示す図、第２図は第１図に示ずマイクロプロセ
ッサで用いられる命令の形式を示す図、第３図は第１図
に示すマイクロプロセッサの動作説明図、第４図は従来
のパイプライン方式のマイクロプロセッサの構成を示す
図、第５図及び第６図は従来のパイプライン処理の流れ
を承り図である。 ２１・・・マイクロプロセッサ ２３・・・デ：１−ド１１ｔ１処理部 ２５・・・デコード湾命令バッフ戸部 ２７・・・デ」−ド処理部

Claims (1)

1. 【特許請求の範囲】 命令をパイプライン方式によって実行処理するマイクロ
   プロセッサであつて、 フェッチされた命令を所定の時間でデコード処理が完了
   する中間命令に変換するデコード前処理手段と、 前記デコード前処理手段によって生成された中間命令を
   格納保持する格納保持手段と、 前記格納保持手段に格納保持された中間命令を入力して
   、この中間命令を所定の時間で実行可能な形式にデコー
   ド処理するデコード処理手段とを有することを特徴とす
   るマイクロプロセッサ。