JPH0462637A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプロセッサに関し、特に命令の先読み
、即ちプリフェッチして予め格納しておく命令キューを
備えたマイクロプロセッサに関する。

〔従来の技術〕

命令をプリフェッチするための命令キューを備えた従来
のマイクロプロセッサの一例として、たとえば「日経デ
ータプロＪ　１９８９年３月号に掲載されたナショナル
・セミコンダクタ社製マイクロプロセッサＮ５３２０３
２の概略の構成を示す内部プロッり図を第２図に示す。

第２図において、参照符号１はハスインクフェイス部で
あり、外部アドレスバス２及び外部データバス３を介し
て図示されていない周辺装置、たとえば命令記憶装置、
データ記憶装置等からプログラムを構成する命令を取込
み、あるいはデータの読め書き等を実行する。

４は命令キブ６−であり、０からｎまでの複数のエント
リにて構成されている。そして、命令キコ。

−４は、ハスインタフェイス部１が取込んだ命令をエン
ドす０から順次各エントリに格納するＦＩＦＯ（Ｆｉｒ
ｓｔ、　Ｉｎ　Ｆｉｒｓｔ　ｏｕｔ）ＩＩ能を有する。

５は命令デコーダであり、上述の命令キュー４に格納さ
れている命令をエントリＯから順次読出し７てデコード
する。

６は制御回路であり、命令デコーダ５による各命令のデ
コード結果に従ってこのマイクロプロセッサ全体を制御
する。

命令デコーダ５による各命令のデコード結果は内部ハス
１０へも出力される。

内部ハス１０には、レジスタセット７、ワーキングレジ
スタ８及びＡ　Ｌ　１１９等が接続されている。

レジスタセット７は、たとえばＲＯ〜Ｒ７までの計８個
の汎用レジスタ及びプログラムカウンタ等にて構成され
ている。

ワーキングレジスタ８は、Ａ　Ｌ　Ｌ１９による演算の
対象となるデータあるいはＡｌＩ３による演算結果のブ
タ等を一時的に保持する。

Ａ　１．、［１９は算術演算、論理演算及び比較処理等
、命令デコーダ５による各命令のデコード結果に対応し
た処理を行う。

第３図は上述の如き構成のマイクロプロセッサにより実
行されるアセンブリ言語により記述されたプログラム例
であり、具体的には”ＢＲ”命令によるループ開始位置
への無条件分岐と、“ＡＣＢＤ”命令による任意回数の
ループ開始位置への条件分岐を反復させるループ処理と
が含まれている。

次に、第２図にその構成を示した従来のマイクロプロセ
ッサの第３図のプログラム例に従った動作例について説
明する。

まず最初に制御回路６は命令キュー４を初期化した後、
パスインタフェイス部１を介して命令を外部の命令記憶
装置からフェッチして命令キュ４に格納させる。

命令キュー４はＦＩＦＯ機能を有するので、その時点で
実行対象になっている命令のみならず、たとえば命令テ
゛コーダ５が命令をデコードしている間あるいは制御回
路６が命令を実行している間等に更に先の命令を外部の
命令記憶装置から先読み、即ちブリフェッチして各エン
トリに番号順に格納する。そして、命令デコーダ５は命
令キュー４の各エントリに格納されている命令をエント
リの番号順に読出してデコードする。

制御回路６は、命令デコーダ５による各命令のデコード
結果に従って内部バス１０を介してレジスタセット７へ
のデータの書込み、読出し、あるいはＡｌＩ３による演
算等の処理を実行する。

このようなマイクロプロセッサでは、プログラム上に分
岐命令が無い限りは、命令のデコード及び実行期間中に
外部命令記憶装置から命令をブリフェッチして命令キュ
ー４の各エンＩ−りに予め順番に格納しておくことが可
能である。従って、プログラムの各命令の命令キュ−４
へのフェッチに要する時間を見掛け−Ｆは圧縮すること
が出来るのでプログラム実行速度が向上する。

しかし、命令キュー４への命令のブリフェッチはプログ
ラムの実行途中に分岐命令が存在する場合には無意味に
なる。

たとえば第３図に示されているプログラム例では、“Ｂ
Ｒ”命令は無条件でループ開始位置へ分岐する無条件分
岐命令である。また、“ＡＣＢＤ”命令は汎用レジスタ
ＲＯに記憶されている値に“−１”を加算した結果、換
言すれば“１“減算した結果が“０”でなければループ
開始位置へ分岐し、“０”であれば次命令を実行する条
件分岐命令である。換言すれば、”ＡＣＢＤ’命令は汎
用レジスタＲＯに記憶されている値に等しい回数だけル
ープ処理を反復させる命令である。

このような分岐命令が実行されてループの開始位置へ命
令の実行位置が移った場合には、命令キニー４は一旦初
期状態にされた上でループ開始位置の命令、即ち“ＡＤ
ＤＤ　ＲＯ，Ｒ２”命令から以降の各命令を命令キュー
４のエントリ０から順次各エントリにブリフェッチする
。従って、このような場合には、それ以前に命令キュー
４にブリフェッチされていた各命令は無効になるので、
処理速度の低下を招来する。特に、“ＡＣＢＤ″命令の
ような汎用レジスタＲＯの記憶値の回数だけ反復して分
岐が発生するようなプログラムを実行する場合には、Ｒ
ｅの記憶値が大きければ大きい程、処理速度に対する影
響も大きくなる。

〔発明が解決しようとする課題〕

上述のような従来のマイクロプロセッサでは、分岐命令
の数が少ないプログラムを実行する場合には高速性が発
揮されるが、プログラム実行に際して分岐命令が頻発す
るような場合、たとえば第３図に示したような同一の処
理を反復するループが介在しており且つそのそのループ
処理に要する命令数が少ないような場合には、命令をブ
リフェッチすることにより生じる効果は余り期待し難く
、プログラムの実行速度がさほどは向上しないという問
題がある。

〔課題を解決するための手段〕

本発明のマイクロプロセッサは、命令をブリフェッチし
て予め格納しておくための命令キューと、たとえば分岐
命令の実行に際して命令キューを初期化する場合に命令
キューの先頭エントリに格納されている命令のアドレス
と分岐先アドレスとを比較する比較手段とを備えている
。

〔作用〕

本発明のマイクロプロセッサでは、たとえば分岐命令が
実行されて命令キューが初期化されるような場合には、
命令キューの先頭エントリに既に格納されている命令の
アドレスと分岐先アドレスとが比較され、一致していれ
ば命令キューの初期化及び分岐先命令以降の各命令のブ
リフェッチは行われないので、迅速な命令実行が可能に
なる。

〔実施例〕

以下、本発明をその実施例を示す図面を参照して詳述す
る。

第１図は本発明に係るマイクロプロセッサの一構成例を
示すブロック図であり、第２図に示されている従来のマ
イクロプロセッサと同一または相当する部分には同一の
参照符号を付与しである。

第１図において、参照符号１はバスインクフェイス部で
あり、外部アドレスバス２及び外部データバス３を介し
て図示されていない周辺装置、たとえば命令記憶装置、
データ記憶装置等からプログラムを構成する命令を取込
み、あるいはデータの読み書き等を実行する。

４は命令キューであり、０からｎまでの複数のエントリ
にて構成されている。そして、命令キュー４は、バスイ
ンタフェイス部１が取込んだ命令をエントリ０から順次
各エントリに格納するＦＩＦＯ（Ｆｉｒｓｔ　Ｉｎ　Ｆ
ｉｒｓｔ　０ｕｔ）機能を有する。

５は命令デコーダであり、上述の命令キュー４に格納さ
れている命令をエントリ０から順次読出してデコードす
る。

６は制御回路であり、命令デコーダ５による各命令のデ
コード結果に従ってこのマイクロプロセッサ全体を制御
する。

命令デコーダ５による各命令のデコード結果は内部バス
１０へも出力される。

内部バス１０には、レジスタセフドア、ワーキングレジ
スタ８．ＡｌＩ３及びエントリ０レジスタ１１等が接続
されている。

レジスタセット７は、たとえばＲＯ−１？７までの計８
個の汎用レジスタ及びプログラムカウンタ等にて構成さ
れている。

ワーキングレジスタ８は、ＡＬＩＩ９による演算の対象
となるデータあるいはＡＬＬ１９による演算結果のデー
タ等を一時的に保持する。

ＡＬＩＩ９は算術演算、論理演算及び比較処理等、命令
デコーダ５による各命令のデコード結果に対応した処理
を行う。

エントリ０レジスタ１１は、命令キュー４が初期化され
た場合にそのエントリ０に格納されている命令の外部命
令記憶装置におけるアドレスを記憶する命令アドレスレ
ジスタである。なお、このエントリ０レジスタ１１の記
憶内容は命令キュー４が初期化される都度更新される。

このような構成の本発明のマイクロプロセッサの動作に
ついて以下に説明する。但し、分岐命令が発生しない場
合の動作は前述の従来のマイクロプロセッサ同様に一般
的な動作を行うのでその説明は省略する。

本発明のマイクロプロセンサの特徴的な動作は以下の如
くである。たとえば“ＢＲ″命令、“ＡＣＢＤ”命令等
の分岐命令の実行に際しては、制御回路６はまずそれら
の分岐命令により指示される分岐先アドレスとその時点
でエントリ０レジスタ１１に記憶されているアドレスと
をＡｌＩ３に比較させる。この比較結果が不一致であれ
ば、制御回路６は命令キュー４を初期状態にした後、分
岐命令が指示している分岐先アドレスの命令を命令キュ
ー４のエントリ０にフェッチさせ、以後は従来例と同様
に命令のプリフェッチを行いつつ各命令を実行する。

ＡｌＩ３による比較結果が一致した場合には、制御回路
６は命令キュー４の初期化及び新たな命令のエントリ０
へのフェッチは行わない。

以下、前述の第３図のプログラム例に従って本発明のマ
イクロプロセッサの動作について詳述する。

まず最初に制御回路６は命令キュー４を初期化した後、
パスインタフェイス部ｌを介して命令を外部の命令記憶
装置からフェッチして命令キュー４に格納させる。この
際、エントリ０レジスタ１１にも命令キュー４のエント
リ０に格納された命令のアドレスが記憶される。

命令キュー４はＦＩＦＯ機能を有するので、その時点で
実行対象になっている命令のみならず、たとえば命令デ
コーダ５が命令をデコードしている間あるいは制御回路
６が命令を実行している間等に更に先の命令を外部の命
令記憶装置から先読み、即ちプリフェッチして各エント
リに番号順に格納する。そして、命令デコーダ５は命令
キュー４の各エントリに格納されている命令をエントリ
の番号順に読出してデコードする。

制御回路６は、命令デコーダ５による各命令のデコード
結果に従って内部バス１０を介してレジスタセット７へ
のデータの書込み、読出し、あるいはＡｌＩ３による演
算等の処理を実行する。

このような本発明のマイクロプロセッサの動作中に、た
とえば命令キュー４のあるエントリに格納されていた“
ＢＲ″命令が実行された場合、その分岐先アドレスであ
るループ開始位置の命令アドレスとその時点でエントリ
０レジスタ１１に記憶されているアドレスとがＡｌＩ１
９により比較される。

このＡｌＩ３による両アドレスの比較の結果は通常は不
一致であり、命令キュー４は初期状態にされる。これに
より新たに分岐先アドレスの命令である“ＡＤＤＤ　Ｒ
Ｏ，Ｒ２″命令がフェッチされて命令キュー４のエント
リ０に格納され、以後プログラム上の順序通りに各命令
がブリフェッチされる。

この際、エントリ０レジスタ１１にも“ＢＲ”命令の分
岐先アドレス、即ち“ＡＤＤＤ　ＲＯ，９２″命令の７
ドレスが記憶される。

“ＡＤＤＤ　ＲＯ，Ｒ２”命令から順に命令キュー４の
各エントリに格納されている命令が順次実行されてゆく
と、やがて条件分岐命令である“ＡＣＢＤ”命令が実行
される。この“ＡＣＢＤ”命令は端的にはレジスタＲＯ
に記憶されている値の回数だけループ処理を反復させる
命令であるから、最初はループ開始位置へ分岐する。

ところで、前述の“Ｂ１２”命令が実行された際に命令
キュー４が一旦初期化されてそのエントリ０には“ＡＤ
ＤＤ　ＲＯ，Ｒ２”命令が格納されたが、ぞの後の“Ａ
ＣＢＤ″命令が実行されるまでの命令数が命令キュー４
のエントリ数より少なければ、“ＡＤＤＤ　ＲＯ，Ｒ２
″命令の実行時点から”ＡＣＢＤ”命令の実行時点まで
の間には命令キュー４の初期化は行われない、従って、
“ＡＣＢＤ”命令の実行時点では命令キュー４のエント
リ０には“ＡＤＤＤ　ＲＯ，Ｒ２″命令が格納されたま
まであるからエントリ０レジスタ１１には“ＡＤＤＤ　
ＲＯ，Ｒ２”命令のアドレスが記憶されている。

このため、“八ＣＨＤ”命令の実行に際してのＡＬυ９
による比較結果は一致することになる。従って、この場
合には命令キュー４の初期化及び新たな命令のブリフェ
ッチは行われず、それ以前から命令キュー４の各エント
リに格納されている各命令がそのまま再度順次命令デコ
ーダ５によりデコードされて実行される。

この後、命令実行の進行に伴って再度“ＡＣＢＤ”命令
に至るが、条件分岐命令である“ＡＣＢＤ”命令が分岐
を反復する間は上述同様にして命令キュー４の初期化及
び新たな命令のブリフェッチは行われずにループ処理が
反復される。

なお、上記実施例では、命令キュー４のエントリ０へ次
にフヱッチされるべき命令のアドレスとエントリ０レジ
スタ１１に記憶されているアドレスとを通常のマイクロ
プロセッサには必ず備えられているＡＬＵ９により比較
するように構成しているが、専用の比較器を備える構成
としてもよい。

〔発明の効果〕

以上に詳述した如く本発明によれば、実行対象のプログ
ラム中にループ処理が含まれており、且つループ中にそ
のループへ分岐する命令が有るような場合には命令キュ
ーに最初のブリフェッチされたループ処理の各命令がそ
のまま反復して使用されるので、命令ブリフェッチの有
利な機能を損なうことなく、命令実行速度の向上が図れ
る。

【図面の簡単な説明】

第１図は本発明に係るマイクロプロセッサの−構成例を
示すブロック図、第２図は従来の命令ブリフェッチ機能
を有するマイクロプロセッサの構成例を示すブロック図
、第３図は本発明及び従来のマイクロプロセッサにより
実行されるプログラム例を示す模式図である。 ４・・・命令キュー　　５・・・命令デコーダ　　６・
・・制御回路　　９・・・ＡＬＵ　　１１・・・エント
リ０レジスタなお、図中、同一符号は同一、又は相当部
分を示す。

Claims (1)

【特許請求の範囲】
1. （１）命令記憶装置から先読みされた命令を、先頭の番
   号から順番に格納すべく番号付けされた複数のエントリ
   にて構成された命令キューと、 該命令キューから命令を読出してデコードする命令デコ
   ーダと、 前記命令キュー及び命令デコーダに対して命令の読出し
   と書込みを指示する機能、前記命令デコーダのデコード
   結果に従って前記命令キューを初期化すると共に命令の
   先読みを開始するアドレスを発生する機能を有する制御
   部と を備えたマイクロプロセッサにおいて、 前記命令キューの先頭の番号のエントリに格納されてい
   る命令の前記命令記憶装置におけるアドレスを記憶する
   命令アドレスレジスタと、 前記命令キューを初期化して命令の先読みを開始する場
   合にそのアドレスと前記命令レジスタに記憶されている
   アドレスとを比較する比較手段とを備え、 前記制御部は前記比較手段による比較結果が一致した場
   合には前記命令キューの初期化及び命令の先読みを禁止
   すべくなしてあることを特徴とするマイクロプロセッサ
   。