JPH07182165A - コミット条件付き命令の処理方法およびその装置 - Google Patents

Abstract

(57)【要約】 【目的】 条件命令を実行した後に実行すべき命令をそ
の条件命令を実行する前に実行できるようにする。 【構成】 このマイクロプロセッサは、通常のシーケン
シャルレジスタファイル１２と、条件命令を実行した後
に実行すべき命令をその条件命令を実行する前に実行し
た場合の結果データを保持するシャドウレジスタファイ
ル１３と、その条件が「真」であるか、「偽」である
か、または「未定」であるかの情報を保持するＴＦレジ
スタ１０と、シャドウレジスタファイル１３に格納した
結果データに対応する条件を保持し、その条件の真偽と
ＴＦレジスタ１０における真偽とが一致した時点でその
シャドウレジスタファイルに格納されている結果データ
をシーケンシャルレジスタファイル１２へ転送するコミ
ット制御回路１４とを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はコミット条件付き命令
の処理方法およびその装置に関し、さらに詳しくは、複
数の条件の下で、各々が対応する１つのコミット条件を
持つ複数の命令を処理する方法およびその装置に関す
る。ここで、コミット条件は対応する命令を最終的に処
理するために必要ないずれかの条件から構成される。

【０００２】

【従来の技術】図２８は、従来の命令処理装置であるマ
イクロプロセッサの構成を示すブロック図である。

【０００３】図２８を参照して、このマイクロプロセッ
サは、複数のレジスタからなるレジスタファイル１と、
演算論理装置（ＡＬＵ）２と、命令を保持するメモリ３
と、実行されるべき命令のアドレスを保持し、かつその
アドレスをメモリ３へ与えるプログラムカウンタ４と、
プログラムカウンタ４をインクリメントする回路５とを
備える。

【０００４】このマイクロプロセッサはさらに、メモリ
３からフェッチされた命令を保持する命令レジスタ６
と、その命令を解読し、レジスタファイル１の読出／書
込を制御するための制御信号およびＡＬＵ２を制御する
ための制御信号を生成する命令デコーダ７と、レジスタ
ファイル１から読出されたデータに従って分岐条件を判
定するテスト回路８と、テスト回路８からの制御信号に
応答して分岐先アドレスを計算する回路９とを備える。

【０００５】このマイクロプロセッサによれば、まずプ
ログラムカウンタ４によってメモリ３に保持されている
命令の中から実行すべき命令のアドレスが指定される。
その指定された命令はメモリ３からフェッチされ、命令
レジスタ６に保持される。命令レジスタ６によって保持
された命令は命令デコーダ７によって解読され、その命
令の内容に応答してレジスタファイル１の読出／書込が
制御されるとともに、ＡＬＵ２が制御される。

【０００６】命令レジスタ６にフェッチされた命令が演
算命令の場合、レジスタファイル１の中の２つのレジス
タからデータがそれぞれ読出される。それら読出された
データはＡＬＵ２によって演算され、その結果データは
再びレジスタファイル１の中のレジスタに書込まれる。

【０００７】一方、命令レジスタ６にフェッチされた命
令が分岐命令の場合、レジスタファイル１から読出され
た２つのデータはテスト回路８に与えられる。それらデ
ータに従ってテスト回路８はその分岐条件は満たされて
いるか否かを判定する。すなわち、テスト回路８によっ
てその条件が真であるか偽であるかが判断される。

【０００８】そして、その条件が真であれば、分岐先ア
ドレス計算回路９によってその分岐先アドレスが計算さ
れ、プログラムカウンタ４に与えられる。その条件が偽
であれば、プログラムカウンタ４はインクリメントされ
る。

【０００９】一般に、マイクロプロセッサは、命令を実
行している最中に例外と呼ばれる処理を行なわなければ
ならない場合がある。たとえば仮想記憶のマイクロプロ
セッサにおいて、メモリ３からレジスタファイル１中の
レジスタへデータをフェッチする命令（ロード命令）が
実行されるとき、そのロードしようとするデータがメモ
リ３上に存在しない場合がある。このような例外は一般
に「ページフォールト」と呼ばれる。この場合、例外ハ
ンドラと呼ばれる特別なルーチンを呼出してディスクか
らメモリ３へデータをロードする必要がある。また、そ
の後、例外を引き起こした命令から再び処理を開始する
必要がある。

【００１０】

【発明が解決しようとする課題】図１０は、プログラム
の一例を示すフローチャートである。このフローチャー
トによれば、基本ブロックＫ１における条件Ｃ１：ｉｆ
（Ｒ２＜Ｒ３）が判定された後、基本ブロックＬ１およ
びＬ３のいずれかが開始される。すなわち、基本ブロッ
クＬ１における命令Ｉ２：ｒ４＝ｒ１２＋ｒ１３および
命令Ｉ３：ｒ５＝ｒ１２−ｒ１３は、条件Ｃ１の下で実
行されるべきものである。

【００１１】上記従来のマイクロプロセッサによれば、
条件Ｃ１が判定された後でなければ、命令Ｉ２およびＩ
３のいずれも実行され得ない。たとえば、命令Ｉ２が実
行された結果データがレジスタファイル１におけるレジ
スタｒ４に書込まれるのは、条件Ｃ１が真であるときだ
けである。もし条件Ｃ１が偽であるのに命令Ｉ２が実行
された結果データがレジスタｒ４に書込まれると、レジ
スタｒ４が持っていた前のデータが破壊されるからであ
る。

【００１２】このように、従来のマイクロプロセッサ
は、条件Ｃ１およびＣ２の下で実行すべき命令Ｉ２、Ｉ
３およびＩ４を、条件Ｃ１およびＣ２を判定する前に実
行することはできなかった。

【００１３】近年、複数のＡＬＵを持つマイクロプロセ
ッサが提供されているが、このようなマイクロプロセッ
サであっても１または２以上の条件下で実行すべき命令
を、それら条件を判定する前に実行することはできな
い。そのため、それら複数のＡＬＵのうちいくつかは全
く演算をしていないときがあり、演算処理の十分な高速
化は実現され得ない。

【００１４】この発明の目的は、条件判定後に実行すべ
き命令を、条件判定前に実行することができるマイクロ
プロセッサを提供することである。

【００１５】この発明の他の目的は、より高速に命令を
処理することができるマイクロプロセッサを提供するこ
とである。

【００１６】この発明のさらに他の目的は、例外が発生
したときも高速に命令を処理することができるマイクロ
プロセッサを提供することである。

【００１７】

【課題を解決するための手段】請求項１に記載のコミッ
ト条件付き命令の処理方法は、複数の条件の下で、各々
が対応する１つのコミット条件を持つ複数の命令を処理
することを前提とする。ここで、コミット条件は、対応
する命令を最終的に処理するために必要な上記条件のう
ちいずれかからなる。上記処理方法は、上記条件のうち
選択された少なくとも１つの条件を判定するステップ
と、上記命令のうち選択された少なくとも１つの命令に
対応するコミット条件を上記条件と比較するステップ
と、その比較後、その選択された命令を実行して結果デ
ータを生成するステップと、その対応するコミット条件
中のすべての条件の真偽がすでに判定されている条件の
真偽と対応的に一致している第１の場合はその生成した
結果データを確定的に保持し、その対応するコミット条
件中のいずれかの条件の真偽がすでに判定されている条
件の真偽と対応的に一致しかつその対応するコミット条
件中のその他の条件が未だ判定されていない第２の場合
はその生成した結果データを暫定的に保持するステップ
と、上記第２の場合は、その対応するコミット条件中の
すべての条件の真偽がすでに判定されている条件の真偽
と対応的に一致するコミット時に、その暫定的に保持し
た結果データを確定的に保持し直すステップとを含む。

【００１８】請求項２に記載のコミット条件付き命令の
処理方法は、上記請求項１に記載の処理方法に加えてさ
らに、その選択された命令が処理される間に例外が発生
した場合であって、上記第１の場合はその例外を直ちに
処理し、上記第２の場合はその例外の発生を記憶するス
テップと、その例外の発生が記憶されている場合は上記
コミット時にその例外を処理するステップとを含む。

【００１９】請求項３に記載のコミット条件付き命令の
処理方法は、上記請求項１に記載の処理方法に加えてさ
らに、その選択された命令が処理される間に例外が発生
した場合であって、上記第１の場合はその例外を直ちに
処理し、上記第２の場合はその例外の発生を記憶するス
テップと、上記コミット時にその例外の発生が記憶され
ている場合は上記複数の命令のうち上記コミット時まで
にすでに処理された命令を最初から再処理するステップ
と、その命令が再処理される間にその例外が再び発生し
たとき、その例外を直ちに処理するステップとを含む。

【００２０】請求項４に記載のコミット条件付き命令の
処理方法は、複数の条件の下で、各々が対応する１つの
コミット条件を持つ複数の命令を複数の処理ステージを
経てパイプライン制御によって処理することを前提とす
る。ここで、上記コミット条件は、対応する命令を最終
的に処理するために必要な上記条件のうちいずれかから
なる。上記処理方法は、上記条件のうち選択された少な
くとも１つの条件を判定するステップと、上記複数の処
理ステージのうち１つの処理ステージにおいて、上記命
令のうち選択された少なくとも１つの命令に対応するコ
ミット条件を上記条件と比較するステップと、その対応
するコミット条件中のすべての条件の真偽がすでに判定
されている条件の真偽と対応的に一致している第１の場
合はその次の処理ステージへ移行するときにその選択さ
れた命令が実行されて生成されるであろう結果データは
確定的に保持されるべきという第１の処置情報を生成
し、その対応するコミット条件中のいずれかの条件の真
偽がすでに判定されている条件の真偽と対応的に一致し
かつその対応するコミット条件中のその他の条件が未だ
判定されていない第２の場合はその次の処理ステージへ
移行するときにその選択された命令が実行されて生成さ
れるであろう結果データは暫定的に保持されるべきとい
う第２の処置情報を生成するステップと、その比較後、
その選択された命令を実行して結果データを生成するス
テップと、上記第１の場合はその第１の処置情報に従っ
てその生成された結果データを確定的に保持し、上記第
２の場合はその第２の処置情報に従ってその生成された
結果データを暫定的に保持するステップと、上記第２の
場合は、その対応するコミット条件中のすべての条件の
真偽がすでに判定されている条件の真偽と対応的に一致
するコミット時に、その暫定的に保持した結果データを
確定的に保持し直すステップとを含む。

【００２１】請求項５に記載のコミット条件付き命令の
処理方法は、上記請求項４に記載の処理方法に加えてさ
らに、第１または第２の処置情報を生成した後、上記１
つの処理ステージ以降のもう１つの処理ステージにおい
て、その対応するコミット条件を上記条件と再び比較す
るステップと、その比較の結果、上記第２の場合から上
記第１の場合へ変化している場合はさらにその次の処理
ステージへ移行するときにその第２の処置情報を第１の
処置情報へ変更するステップを含む。

【００２２】請求項６に記載のコミット条件付き命令の
処理装置は、複数の条件の下で、各々が対応する１つの
コミット条件を持つ複数の命令を処理するものを前提と
する。ここで、上記コミット条件は、対応する命令を最
終的に処理するために必要な上記条件のうちいずれかか
らなる。上記処理装置は、演算手段と、データ保持手段
と、真偽レジスタ手段と、実行制御手段と、コミット制
御手段とを備える。上記演算手段は、上記命令のうち選
択された少なくとも１つの命令を実行し、かつ、上記条
件のうち選択された少なくとも１つの条件を判定する。
上記データ保持手段は、上記演算手段がその選択された
命令を実行して生成した結果データを確定的または暫定
的に保持する。上記真偽レジスタ手段は、上記複数の条
件に対応する複数のエントリを含む。上記エントリの各
々は、対応する条件が真であるという第１の条件情報、
対応する条件が偽であるという第２の条件情報、および
対応する条件の真偽が未定であるという第３の条件情報
のうちいずれかを保持する。上記実行制御手段は、その
対応するコミット条件を上記真偽レジスタ手段から得ら
れた条件情報と比較し、（ｉ）その対応するコミット条
件中のすべての条件の真偽がそのすべての条件に対応す
る条件情報と対応的に一致する第１の場合は上記データ
保持手段が結果データを確定的に保持するように制御
し、（ii）その対応するコミット条件中のいずれかの条
件の真偽がそのいずれかの条件に対応する条件情報と対
応的に一致しかつその対応するコミット条件中のその他
の条件に対応する条件情報が第３の条件情報である第２
の場合は上記データ保持手段が結果データを暫定的に保
持するように制御する。上記コミット制御手段は、その
対応するコミット条件を上記真偽レジスタ手段から得ら
れた条件情報と比較し、その対応するコミット条件中の
すべての条件の真偽がそのすべての条件に対応する条件
情報と対応的に一致するコミット時に、上記データ保持
手段が暫定的に保持した結果データを確定的に保持し直
すように制御する。

【００２３】請求項７に記載のコミット条件付き命令の
処理装置は、複数の条件の下で、各々が対応する１つの
コミット条件を持つ複数の命令を複数の処理ステージを
経てパイプライン制御によって処理するものを前提とす
る。ここで、上記コミット条件は、対応する命令を最終
的に処理するために必要な上記条件のうちいずれかから
なる。上記処理装置は、演算手段と、データ保持手段
と、真偽レジスタ手段と、情報生成手段と、書込制御手
段と、コミット制御手段とを備える。上記演算手段は、
上記命令のうち選択された少なくとも１つの命令を実行
し、かつ、上記条件のうち選択された少なくとも１つの
条件を判定する。上記データ保持手段は、上記演算手段
がその選択された命令を実行して生成した結果データを
確定的または暫定的に保持する。上記真偽レジスタ手段
は、上記複数の条件に対応する複数のエントリを含む。
上記エントリの各々は、対応する条件が真であるという
第１の条件情報、対応する条件が偽であるという第２の
条件情報、および対応する条件の真偽が未定であるとい
う第３の条件情報のうちいずれかを保持する。上記情報
生成手段は、上記複数の処理ステージのうち１つの処理
ステージにおいて、その対応するコミット条件を上記真
偽レジスタ手段から得られた条件情報と比較し、（ｉ）
その対応するコミット条件中のすべての条件の真偽がそ
のすべての条件に対応する条件情報と対応的に一致する
第１の場合はその次の処理ステージへ移行するときに上
記演算手段がその選択された命令を実行して生成するで
あろう結果データは確定的なものであるという第１の処
置情報を生成し、（ii）その対応するコミット条件中の
いずれかの条件の真偽がそのいずれかの条件に対応する
条件情報と対応的に一致しかつその対応するコミット条
件中のその他の条件に対応する条件情報が第３の条件情
報である第２の場合はその次の処理ステージへ移行する
ときに上記演算手段がその選択された命令を実行して生
成するであろう結果データは暫定的なものであるという
第２の処置情報を生成する。上記書込制御手段は、
（ｉ）上記第１の場合はその第１の処置情報に従って上
記演算手段が生成した結果データを上記データ保持手段
が確定的に保持するように制御し、（ii）上記第２の場
合はその第２の処置情報に従って上記演算手段が生成し
た結果データを上記データ保持手段が暫定的に保持する
ように制御する。上記コミット制御手段は、その対応す
るコミット条件を上記真偽レジスタ手段から得られた条
件情報と比較し、その対応するコミット条件中のすべて
の条件の真偽がそのすべての条件に対応する条件情報と
対応的に一致するコミット時に、上記データ保持手段が
暫定的に保持した結果データを確定的に保持し直すよう
に制御する。

【００２４】請求項８に記載のコミット条件付き命令の
処理装置は、上記請求項７に記載の処理装置に加えてさ
らに、上記情報生成手段が第１または第２の処置情報を
生成した上記１つの処理ステージ以降のもう１つの処理
ステージにおいて、上記第２の場合から上記第１の場合
へ変化している場合はさらにその次の処理ステージへ移
行するときにその第２の処置情報を第１の処置情報へ変
更する情報変更手段を備える。

【００２５】請求項９に記載のコミット条件付き命令の
処理装置は、上記請求項６〜請求項８に記載の処理装置
において、上記データ保持手段が、第１および第２のレ
ジスタ手段を備えて構成されている。上記第１のレジス
タ手段は、その結果データを確定的に保持する。上記第
２のレジスタ手段と、その結果データを暫定的に保持す
る。

【００２６】請求項１０に記載のコミット条件付き命令
の処理装置は、上記請求項６〜請求項８に記載の処理装
置において、上記データ保持手段が、その結果データを
確定的に保持しているのかまたは暫定的に保持している
のかを特定するためのフラグを備えて構成されている。

【００２７】請求項１１に記載のコミット条件付き命令
の処理装置は、請求項６〜請求項１０に記載の処理装置
において、上記条件のうち少なくとも１つの条件を判定
するための条件命令もまた、対応する１つのコミット条
件を持つ。上記真偽レジスタ手段の各エントリは、条件
情報を確定的または暫定的に保持する。上記実行制御手
段は、その条件命令に対応するコミット条件を上記真偽
レジスタ手段から得られた条件情報と比較し、（ｉ）そ
の条件命令に対応するコミット条件中のすべての条件の
真偽がそのすべての条件に対応する条件情報と対応的に
一致する第３の場合は上記演算手段がその条件命令に従
ってその選択された条件を判定して生成した第１または
第２の条件情報を上記真偽レジスタ手段が確定的に保持
するように制御し、（ii）その条件命令に対応するコミ
ット条件中のいずれかの条件の真偽がそのいずれかの条
件に対応する条件情報と対応的に一致しかつその条件命
令に対応するコミット条件中のその他の条件に対応する
条件情報が第３の条件情報である第４の場合は上記演算
手段がその条件命令に従ってその選択された条件を判定
して生成した第１または第２の条件情報を上記真偽レジ
スタ手段が暫定的に保持するように制御する。上記処理
装置はさらに、その条件命令に対応するコミット条件を
上記真偽レジスタ手段から得られた条件情報と比較し、
その条件命令に対応するコミット条件中のすべての条件
の真偽がそのすべての条件に対応する条件情報と一致す
るコミット時に、上記真偽レジスタ手段が暫定的に保持
した第１または第２の条件情報を確定的に保持し直すよ
うに制御する第２のコミット制御手段を備える。

【００２８】請求項１２に記載のコミット条件付き命令
の処理装置は、請求項６〜請求項１１に記載の処理装置
に加えてさらに、例外記憶手段と、例外処理手段とを備
える。例外記憶手段は、その選択された命令が処理され
る間に例外が発生しかつ上記第２の場合はその例外の発
生を記憶する。例外処理手段は、上記コミット時に上記
例外記憶手段がその例外の発生を記憶している場合はそ
の例外を処理する。

【００２９】請求項１３に記載のコミット条件付き命令
の処理装置は、上記例外処理手段がさらに、その例外を
処理する前に、上記複数の命令のうち、少なくともその
例外の発生時から上記コミット時までの間にその結果デ
ータが暫定的に保持されている命令を再処理する再処理
手段を備えて構成されている。

【００３０】請求項１４に記載のコミット条件付き命令
の処理装置は、上記請求項１３に記載の処理装置におい
て、上記再処理手段がその対応する結果データが暫定的
に保持されている命令を逐次的な順序で再処理するよう
に構成されている。

【００３１】請求項１５に記載のコミット条件付き命令
の処理装置は、上記請求項６〜請求項１１に記載の処理
装置に加えてさらに、真偽計算手段と、例外記憶手段
と、将来真偽レジスタ手段と、再処理手段と、例外処理
手段とを備える。上記真偽計算手段は、上記真偽レジス
タ手段から得られた条件情報に上記演算手段がその選択
された条件を判定して生成した条件情報を加える。上記
例外記憶手段は、その選択された命令が処理される間に
例外が発生しかつ上記第２の場合はその例外の発生を記
憶する。上記将来真偽レジスタ手段は、上記真偽計算手
段から得られた条件情報を保持する。上記例外処理手段
は、上記コミット時に上記例外記憶手段がその例外の発
生を記憶している場合は上記複数の命令のうち上記コミ
ット時までにすでに処理された命令を最初から再処理す
る。上記例外処理手段は、上記再処理手段がその命令を
再処理している間にその例外が再び発生したとき、その
例外を引起こした命令に対応するコミット条件を上記将
来真偽レジスタ手段から得られた条件情報と比較し、そ
の対応するコミット条件中のすべての条件の真偽がその
すべての条件に対応する条件情報と対応的に一致する場
合はその例外を処理する。上記真偽レジスタ手段は、上
記再処理手段がその命令を再処理している場合は上記真
偽計算手段から得られた条件情報を受入れず、そうでな
い場合はその条件情報を受入れる。上記真偽レジスタ手
段はまた、上記再処理手段がその命令を再処理し終えた
とき上記将来真偽レジスタ手段から得られた条件情報を
受入れる。

【００３２】請求項１６に記載のコミット条件付き命令
の処理装置は、上記請求項１５に記載の処理装置におい
て、上記再処理手段が、その命令のうち上記第２の場合
における命令を選択的に再処理するように構成されてい
る。

【００３３】請求項１７に記載のコミット条件付き命令
の処理装置は、上記請求項１２〜請求項１６に記載の処
理装置において、上記例外記憶手段がその例外の発生を
記憶している間はその記憶されている内容が書換えられ
るのを禁止する禁止手段をさらに備えて構成されてい
る。

【００３４】

【作用】請求項１に記載のコミット条件付き命令の処理
方法においては、命令が実行される前に、コミット条件
がすでに成立しているか否かが判断され、たとえそのコ
ミット条件の成否が未だ判明していない場合であっても
その命令は投機的に実行され、その結果データは暫定的
に保持される。そして、そのコミット条件が成立したと
きその暫定的に保持された結果データは改めて確定的に
保持される。このように、コミット条件の成否が判明す
る前に命令を実行できるので、命令の処理速度が向上す
る。

【００３５】請求項２に記載のコミット条件付き命令の
処理方法においては、投機的に実行された命令が例外を
引起こした場合はコミット時にその例外処理が行なわれ
る。したがって、無駄な例外処理が行なわれることはな
く、命令の処理速度はさらに向上する。

【００３６】請求項３に記載のコミット条件付き命令の
処理方法においては、コミット時までにすでに処理され
た命令が再処理され、そして、再び例外が発生したとき
にその例外処理が行なわれる。したがって、投機的に実
行された命令が例外を引起こした場合であっても常に正
確な結果データが生成される。

【００３７】請求項４に記載のコミット条件付き命令の
処理方法においては、命令はパイプライン制御によって
複数の処理ステージを経て処理される。ここで、ある処
理ステージにおいて、ある命令が逐次的かまたは投機的
かという処置情報が生成される。これにより、そのコミ
ット条件の成否が判明する前であってもその命令は投機
的に実行され、その結果データは暫定的に保持される。
暫定的に保持された結果データは、コミット時に改めて
確定的に保持される。このように、命令は投機的に実行
され得るので、命令の処理速度がさらに向上する。

【００３８】請求項５に記載のコミット条件付き命令の
処理方法においては、さらに別のある処理ステージにお
いて、たとえばコミット条件の成立が判明した場合はそ
の命令は逐次的であるという処置情報に変更され、その
変更された処置情報に従ってその結果データは確定的に
保持される。

【００３９】請求項６に記載のコミット条件付き命令の
処理装置においては、命令が実行される前に、コミット
条件がすでに成立しているか否かが判断され、たとえコ
ミット条件の成否が未だ判明していない場合であって
も、その命令は投機的に実行され、その結果データは暫
定的に保持される。そして、その暫定的に保持された結
果データはコミット時に改めて確定的に保持される。こ
のように、そのコミット条件の成否が未だ判明していな
い命令であっても投機的に実行され得るので、命令の処
理速度は向上する。

【００４０】請求項７に記載のコミット条件付き命令の
処理装置においては、命令はパイプライン制御によって
複数の処理ステージを経て処理される。ここで、ある処
理ステージにおいて、その命令は逐次的であるかまたは
投機的であるかという処置情報が生成される。その命令
が投機的に実行されて生成された結果データは、その処
置情報に従って暫定的に保持される。そして、その暫定
的に保持された結果データはコミット時に改めて確定的
に保持される。したがって、コミット条件の成否が未だ
判明していない命令であっても投機的に実行され得るの
で、命令の処理速度はさらに向上する。

【００４１】請求項８に記載のコミット条件付き命令の
処理装置においては、さらに別のある処理ステージにお
いて、たとえばその命令が確定的であることが判明した
場合はその処置情報が変更され、その変更された処置情
報に従ってその結果データは確定的に保持される。

【００４２】請求項９に記載のコミット条件付き命令の
処理装置においては、命令が逐次的に実行された場合は
その結果データは第１のレジスタ手段に確定的に保持さ
れ、一方、命令が投機的に実行された場合はその結果デ
ータは第２のレジスタ手段に暫定的に保持される。

【００４３】請求項１０に記載のコミット条件付き命令
の処理装置においては、命令が逐次的に実行された場合
はフラグが第１の状態でその結果データは確定的に保持
される。一方、命令が投機的に実行された場合はフラグ
が第２の状態でその結果データは暫定的に保持される。

【００４４】請求項１１に記載のコミット条件付き命令
の処理装置においては、条件命令が実行される前に、そ
のコミット条件がすでに成立しているか否かが判断さ
れ、そのコミット条件が未だ判明していない場合であっ
ても、その条件命令は投機的に実行され、その条件情報
が暫定的に保持される。したがって、通常の命令だけで
なく、条件命令も投機的に実行され得る。

【００４５】請求項１２に記載のコミット条件付き命令
の処理装置においては、命令が投機的に実行されたとき
に例外が発生した場合は、そのコミット時に例外処理が
行なわれる。したがって、無駄な例外処理が行なわれる
ことがなく、命令の処理速度はさらに向上する。

【００４６】請求項１３に記載のコミット条件付き命令
の処理装置においては、コミット時までの命令が再処理
され、再び例外が発生したときにその例外処理が行なわ
れる。したがって、常に正しい結果データが生成され
る。

【００４７】請求項１４に記載のコミット条件付き命令
の処理装置においては、コミット時までの命令が逐次的
な順序で処理されるので、命令の処理速度はさらに向上
する。

【００４８】請求項１５に記載のコミット条件付き命令
の処理装置においては、コミット時までの命令が最初か
ら再処理される。そして、再び例外が発生したときに将
来真偽レジスタ手段が参照され、その例外を引起こした
命令が将来逐次的なものになる場合はその例外処理が行
なわれる。このように、コミット時までの命令が再処理
され、再び例外が発生したとき必要に応じてその例外処
理が行なわれるので、プログラムのバイナリサイズの増
加が抑えられ、しかも正確な結果データが生成される。

【００４９】請求項１６に記載のコミット条件付き命令
の処理装置においては、命令が再処理される場合は、逐
次的な命令は再処理されずに投機的な命令だけが再処理
されるので、例外処理は正確に行われる。

【００５０】請求項１７に記載のコミット条件付き命令
の処理装置においては、例外の発生が一旦記憶された場
合はその内容が書換えられることはないので、例外の発
生はコミット時まで確実に記憶され続け、その例外処理
が確実に行なわれる。

【００５１】

【実施例】次に、この発明に従った命令処理方法および
その装置の実施例を図面を参照して詳しく説明する。な
お、図中同一符号で示される部分は同一または相当部分
を示す。

【００５２】［実施例１］図１は、この発明の第１実施
例によるマイクロプロセッサの構成を示すブロック図で
ある。

【００５３】図１を参照して、このマイクロプロセッサ
は、４つのＡＬＵ２Ａないし２Ｄと、メモリ３と、実行
すべき命令のアドレスをメモリ３に与えるプログラムカ
ウンタ４と、プログラムカウンタ４をインクリメントす
る回路５と、メモリ３からフェッチされた命令を保持す
る命令レジスタ６と、命令レジスタ６に保持された命令
を解読し、ＡＬＵ２Ａないし２Ｄなどを制御するための
制御信号を生成する命令デコーダ７と、分岐先アドレス
を計算する回路９とを備える。

【００５４】このマイクロプロセッサはさらに、図２８
に示した従来のマイクロプロセッサと異なり、真偽レジ
スタ（ＴＦレジスタ）１０と、実行制御回路１１と、シ
ーケンシャルレジスタファイル１２と、シャドウレジス
タファイル１３と、コミット制御回路１４とを備える。

【００５５】図２は、このマイクロプロセッサによって
処理され得る命令コードの構成を示す。図２を参照し
て、この命令コードは、命令操作部１５およびコミット
条件部１６から構成される。命令操作部１５は、従来の
マイクロプロセッサによって処理され得る命令コードに
相当する部分である。コミット条件部１６は、命令操作
部１５に示された命令が実行されるために必要な１また
は２以上の条件を特定する部分である。

【００５６】図３は、ＴＦレジスタ１０の構成を示す。
図３を参照して、このＴＦレジスタ１０は、ｍ個のエン
トリを備える。各エントリは有効性ビットＴｖおよび値
ビットＴｄの２ビットから構成され、ある１つの条件は
真であるという第１の条件情報、その条件は偽であると
いう第２の条件情報、およびその条件の真偽は未定であ
るという第３の条件情報のうちいずれかを保持する。

【００５７】表１を参照して、有効性ビットＴｖが
「１」で、かつ値ビットＴｄが「１」の場合、その条件
は真であることを意味する。また、有効性ビットＴｖが
「１」で、値ビットＴｄが「０」の場合、その条件は偽
であることを意味する。さらに、有効性ビットＴｖが
「０」の場合、値ビットＴｄがいかなる値であってもそ
の条件の真偽は未定であることを意味する。

【００５８】

【表１】

【００５９】たとえば図２に示した命令コードは、ＴＦ
レジスタ１０における第１エントリが「真」で、かつ第
２エントリも「真」の場合、レジスタｒ１４が保持する
値とレジスタｒ１５が保持する値とを加算し、その結果
データをレジスタｒ６に格納するという命令が本質的に
実行されるべきであるということをマイクロプロセッサ
に指示することができる。

【００６０】図４は、コミット条件部１６の構成を示
す。図４を参照して、このコミット条件部１６は、ＴＦ
レジスタ１０におけるエントリに対応してｍ個のエント
リを備える。各エントリは、ＴＦレジスタ１０と同様
に、有効性ビットＣｖおよび値ビットＣｄの２ビットか
ら構成される。

【００６１】表２を参照して、有効性ビットＣｖが
「１」で、かつ値ビットＣｄが「１」の場合は、対応す
るＴＦレジスタ１０におけるエントリが「真」であるこ
とが、その命令操作部１５に示された命令が本質的に実
行されるための必要条件の１つであることを意味する。
換言すれば、そのことは、その命令操作部１５に示され
た命令が本質的に実行されるための必要条件のすべてで
はないことを意味する。

【００６２】

【表２】

【００６３】また、有効性ビットＣｖが「１」で、かつ
値ビットＣｄが「０」の場合は、対応するＴＦレジスタ
１０におけるエントリが「偽」であるということが、そ
の命令操作部１５に示された命令が本質的に実行される
ための必要条件の１つであることを意味する。

【００６４】さらに、有効性ビットＣｖが「０」の場合
は、値ビットＣｄに関係なく、しかも対応するＴＦレジ
スタ１０におけるエントリが「真」、「偽」および「未
定」のいずれであっても、その命令操作部１５に示され
た命令は常に実行されるべきものであるということを意
味する。

【００６５】実行制御回路１１は、コミット制御部１６
のエントリとＴＦレジスタ１０のエントリとを対応的に
比較し、その結果に応じてＡＬＵ２Ａないし２Ｄが確定
的に命令を実行するように制御するか、または暫定的に
命令を実行するように制御する。

【００６６】図５は、この実行制御回路１１の機能をさ
らに詳しく説明するための概念図である。

【００６７】図５を参照して、この命令Ｉは３つのある
条件Ｃ１ないしＣ３の下で実行されるべきものである。
たとえば、第１の条件Ｃ１が「真」で、第２の条件Ｃ２
が「真」で、かつ第３の条件Ｃ３が「偽」の場合だけ命
令Ｉは本質的に実行されるとすると、コミット条件部１
６における第１のエントリは「真」を保持し、第２のエ
ントリは「真」を保持し、第３のエントリは「偽」を保
持している。

【００６８】これらの条件Ｃ１ないしＣ３に対応するＴ
Ｆレジスタ１０における第１ないし第３のエントリが
「真」または「偽」をそれぞれ保持していて、かつその
真偽と、第１ないし第３の条件Ｃ１ないしＣ３の真偽と
が対応的に一致している場合（Ａ）、実行制御回路１１
はＡＬＵ２Ａないし２Ｄが命令Ｉを確定的に実行するよ
うに制御する。この場合における命令Ｉを特に「逐次的
命令」という。

【００６９】また、第１ないし第３の条件Ｃ１ないしＣ
３に対応するＴＦレジスタ１０における第１ないし第３
のエントリが「未定」をそれぞれ保持している場合
（Ｂ）、実行制御回路１１はＡＬＵ２Ａないし２Ｄが暫
定的に命令Ｉを実行するように制御する。この場合にお
ける命令Ｉを特に「投機的命令」という。

【００７０】また、第１ないし第３の条件Ｃ１ないしＣ
３に対応するＴＦレジスタ１０における第１ないし第３
のエントリのうちいくつかが「真」または「偽」をそれ
ぞれ保持していて、かつその真偽と第１ないし第３の条
件Ｃ１ないしＣ３の真偽とが対応的に一致している場合
（Ｃ）、実行制御回路１１はＡＬＵ２Ａないし２Ｄが命
令Ｉを暫定的に実行するように制御する。この場合にお
ける命令Ｉも「投機的命令」という。

【００７１】シーケンシャルレジスタファイル１２およ
びシャドウレジスタファイル１３は、それぞれ３２個の
レジスタ３０および３１から構成される。シーケンシャ
ルレジスタファイル１２は、従来のマイクロプロセッサ
におけるレジスタファイル１に相当するものである。

【００７２】ただし、このシーケンシャルレジスタファ
イル１２は、ＡＬＵ２Ａないし２Ｄが命令を実行して生
成した結果データを確定的に保持する。シャドウレジス
タファイル１３は、ＡＬＵ２Ａないし２Ｄが命令を実行
して生成した結果データを暫定的に保持する。

【００７３】コミット制御回路１４は、シャドウレジス
タファイル１３に格納された結果データに対応する命令
のコミット条件部１６を保持する。コミット制御回路１
４はさらに、ＴＦレジスタ１０を常に監視していて、コ
ミット条件部１６におけるエントリとＴＦレジスタ１０
におけるエントリとを比較し、それらが対応的に一致し
ている場合、シャドウレジスタファイル１３に格納され
た結果データをシーケンシャルレジスタファイル１２へ
転送する。

【００７４】たとえば図５を参照して、投機的命令Ｉが
実行され、その結果データが暫定的にシャドウレジスタ
ファイル１３に格納された場合、命令Ｉのコミット条件
部１６はコミット制御回路１４の中に格納される。

【００７５】そして、命令Ｉが実行されるために必要な
第１ないし第３の条件Ｃ１ないしＣ３に対応するＴＦレ
ジスタ１０における第１ないし第３のエントリが「真」
または「偽」を保持した時点で、その真偽と命令Ｉが実
行されるために必要な第１ないし第３の条件Ｃ１ないし
Ｃ３の真偽とが対応的に一致している場合、コミット制
御回路１４はシャドウレジスタファイル１３に格納され
た結果データをシーケンシャルレジスタファイル１２へ
転送する。

【００７６】ここで、実行制御回路１１、シーケンシャ
ルレジスタファイル１２、シャドウレジスタファイル１
３およびコミット制御回路１４の構成をさらに詳細に説
明する。

【００７７】図６は、実行制御回路１１の構成を示すブ
ロック図である。図６を参照して、実効制御回路１１
は、コミット条件計算回路１７と、インバータ１８と、
ＡＮＤゲート１９Ａと、ＯＲゲート１９Ｂとを備える。

【００７８】図７は、コミット条件計算回路１７の構成
を示すブロック図である。図７を参照して、コミット条
件計算回路１７は、比較回路２０および２１と、ＡＮＤ
ゲート２２および２３とを備える。なお、図７では、コ
ミット条件部１６およびＴＦレジスタ１０がそれぞれ２
つのエントリを備える場合に対応する、コミット条件計
算回路が示されている。

【００７９】図８は、コミット条件計算回路１７におけ
る比較回路２０または２１の構成を示す回路図である。
図８を参照して、比較回路２０または２１は、インバー
タ２４と、ＮＡＮＤゲート２５と、排他的ＮＯＲゲート
２６と、ＮＡＮＤゲート２７および２８とを備える。

【００８０】比較回路２０または２１は、コミット条件
部１６における１つのエントリとそれに対応するＴＦレ
ジスタ１０における１つのエントリとを比較し、その結
果に応じて有効性ビットＶ_i および値ビットＤ_i を生成
する。

【００８１】表３は、比較回路２０または２１の動作を
示す真理値表である。

【００８２】

【表３】

【００８３】表３を参照して、コミット条件部における
１つのエントリの有効性ビットＣｖが「０」の場合、そ
れに対応するＴＦレジスタ１０における１つのエントリ
の有効性ビットＴｖおよび値ビットＴｄがいかなる値で
あっても、比較回路２０または２１は「１」の有効性ビ
ットＶ_i と、「１」の値ビットＤ_i とを生成する。

【００８４】また、コミット条件部１６における１つの
エントリの有効性ビットＣｖが「１」であり、かつそれ
に対応するＴＦレジスタ１０における１つのエントリの
有効性ビットＴｖが「０」の場合、それらエントリの値
ビットＣｄおよびＴｄがいかなる値であっても、比較回
路２０または２１は「０」の有効性ビットＶ_i を生成す
る。

【００８５】さらに、コミット条件部１６における１つ
のエントリの有効性ビットＣｖと、それに対応するＴＦ
レジスタ１０における１つのエントリの有効性ビットＴ
ｖとがそれぞれ「１」であり、それらの値ビットＣｄお
よびＴｄが互いに等しい場合、比較回路２０または２１
は「１」の有効性ビットＶ_i と、「１」の値ビットＤ _i
とを生成する。それらエントリの値ビットＣｄおよびＴ
ｄが異なる場合、比較回路２０または２１は、「１」の
有効性ビットＶ_i と、「０」の値ビットＤ_i とを生成す
る。

【００８６】すべての比較回路２０および２１の有効性
ビットＶ_i が「１」の場合だけ、コミット条件計算回路
１７は「１」の有効性ビットＶを生成する。また、すべ
ての比較回路２０および２１の値ビットＤ_i が「１」の
場合だけ、コミット条件計算回路１７は「１」の値ビッ
トＤを生成する。

【００８７】したがって、コミット条件計算回路１７の
有効性ビットＶが「０」の場合、「１」のシャドウレジ
スタ書込指定ビットＳＤが生成される。また、コミット
条件計算回路１７の有効性ビットＶおよび値ビットＤが
ともに「１」の場合か、または有効性ビットＶが「０」
の場合、「１」の命令有効性ビットＩＶが生成される。

【００８８】以上詳述したところから明らかなように、
コミット条件部１６におけるすべてのエントリが「Don
´t Care」を保持している場合（それに対応する命令操
作部における命令は無条件下で実行されるべきものであ
る場合）、実行制御回路１１は「０」のシャドウレジス
タ書込指定ビットＳＤを生成するとともに、「１」の命
令有効性ビットＩＶを生成する。

【００８９】また、コミット条件部１６におけるいくつ
かのエントリが「真」または「偽」を保持していて、そ
れらに対応するＴＦレジスタにおけるエントリがそれぞ
れ「未定」を保持している場合、実行制御回路１１は
「１」のシャドウレジスタ書込指定ビットＳＤを生成す
るとともに、「１」の命令有効性ビットＩＶを生成す
る。

【００９０】さらに、コミット条件部１６におけるいく
つかのエントリが「真」または「偽」を保持していて、
かつそれらに対応するＴＦレジスタ１０におけるエント
リのうちいくつかが「真」または「偽」を保持してい
て、かつそれらコミット条件部１６における真偽とＴＦ
レジスタ１０における真偽とが対応的に一致している場
合は、実行制御回路１１は「０」のシャドウレジスタ書
込指定ビットＳＤを生成するとともに、「１」の命令有
効性ビットＩＶを生成する。

【００９１】命令有効性ビットＩＶが「１」の場合、生
成された結果データはシーケンシャルレジスタファイル
１２に格納される。また、シャドウレジスタ書込指定ビ
ットＳＤが「０」であり、かつ命令有効性ビットＩＶが
「０」の場合、命令は実行されないか、または命令が実
行されることによって生成された結果データはシーケン
シャルレジスタファイル１２およびシャドウレジスタ１
３のいずれにも格納されない。さらに、シャドウレジス
タ書込指定ビットＳＤが「１」で、かつ命令有効性ビッ
トＩＶが「１」の場合、命令が実行されることによって
生成された結果データは暫定的にシャドウレジスタファ
イル１３に格納される。

【００９２】図９は、シーケンシャルレジスタファイル
１２、シャドウレジスタファイル１３およびコミット制
御回路１４の構成を示すブロック図である。

【００９３】図９を参照して、シーケンシャルレジスタ
ファイル１２は、３２個のシーケンシャルレジスタ３０
から構成される。シャドウレジスタファイル１３は、３
２個のシャドウレジスタ３１から構成される。

【００９４】コミット制御回路１４は、３２個のシーケ
ンシャルレジスタ３０およびシャドウレジスタ３１に対
応して３２個のエントリから構成される。各エントリ
は、コミット条件記憶部３２と、コミット条件計算回路
１７と、ＡＮＤゲート３３とを備える。

【００９５】コミット条件記憶部３２は、投機的命令が
実行され、その結果データがシャドウレジスタファイル
１３におけるシャドウレジスタ３１に暫定的に格納され
た場合、その命令に対応するコミット条件部１６を保持
する。

【００９６】コミット条件計算回路１７は、前述した実
行制御回路１１におけるコミット条件計算回路１７と同
一で、コミット条件記憶部３２に保持されたコミット条
件部１６とＴＦレジスタ１０とを比較し、その結果に応
じて有効性ビットＶと値ビットＤとを生成する。ＡＮＤ
ゲート３３はコミット条件計算回路１７の有効性ビット
Ｖと値ビットＤとの論理積をシーケンシャルレジスタ３
０とシャドウレジスタ３１との間に接続されたトランス
ファーゲート３４のゲートに与える。

【００９７】コミット条件計算回路１７はＴＦレジスタ
１０を常に監視していて、コミット条件記憶部３２が保
持するコミット条件部１６における真偽と、ＴＦレジス
タ１０における真偽とが対応的に一致したとき、「１」
の有効性ビットＶと、「１」の値ビットＤとを生成す
る。これによりトランスファーゲート３４はオンにな
り、シャドウレジスタ３１における結果データがシーケ
ンシャルレジスタ３０に転送される。

【００９８】次に、この第１実施例によるマイクロプロ
セッサの動作を図１０に示したプログラムに従って説明
する。

【００９９】図１１は、このマイクロプロセッサを図１
０に示したプログラムに従って動作させるためのプログ
ラムリストである。

【０１００】図１１において、各行は複数の命令コード
から構成される。また、各命令コードは命令操作部１５
およびコミット条件部１６から構成される。同一行を構
成する命令コードの命令操作部１５に示される命令は同
時に実行される。

【０１０１】なお、命令コードは互いに「；」によって
分離されている。また、命令操作部１５およびコミット
条件部１６は「？」によって分離されている。

【０１０２】コミット条件部１６に示される「always」
はＴＦレジスタ１０における真偽に関係なく、常にその
命令操作部１５に示される命令Ｉ１、Ｉ２、Ｃ１または
Ｃ２が無条件で実行されるべきものであることを示す。

【０１０３】また、ＴＦ［ｉ］は、ＴＦレジスタ１０に
おける第ｉエントリが「真」であるときだけその命令操
作部１５に示された命令が実行されるべきものであるこ
とを示す。また、／ＴＦ［ｉ］は、ＴＦレジスタ１０に
おける第ｉエントリが「偽」であるときだけその命令操
作部１５に示される命令が実行されるべきものであるこ
とを示す。

【０１０４】さらに、たとえばＴＦ［１］＆Ｔ［２］
は、ＴＦレジスタ１０における第１および第２エントリ
がともに「真」であるときだけその命令操作部に示され
る命令が実行されるべきものであることを示す。また、
ＴＦ［１］＆／ＴＦ［２］は、ＴＦレジスタ１０におけ
る第１エントリが「真」であり、かつ第２エントリが
「偽」であるときだけその命令操作部１５に示される命
令が実行されるべきものであることを示す。

【０１０５】図１１におけるブロックＫ１，Ｌ１〜Ｌ３
は、図１０における基本ブロックＫ１、Ｌ１ないしＬ３
に対応する。そして、このブロックＫ１，Ｌ１〜Ｌ３か
ら３つの基本ブロックＭ１ないしＭ３が分岐している。

【０１０６】まず第１サイクルにおいて、第１行目の４
つの命令Ｉ１ないしＩ４が同時に実行される。

【０１０７】命令コード「always？Ｉ１」によれば、命
令Ｉ１は無条件で実行される。すなわち、この命令コー
ドのコミット条件部１６におけるすべてのエントリは
「don´t care」であり、各エントリの有効性ビットＣ
ｖは「０」である。

【０１０８】したがって、コミット条件計算回路１７
は、ＴＦレジスタ１０における各エントリの有効性ビッ
トＴｖおよびＴｄに関係なく、ともに「１」の有効性ビ
ットＶおよび値ビットＤを生成する。これにより実行制
御回路１１は「０」のシャドウレジスタ書込指定ビット
ＳＤと「１」の命令有効性ビットＩＶとを生成する。

【０１０９】そのため、シーケンシャルレジスタファイ
ル１２におけるレジスタｒ１０およびｒ１１のデータが
加算され、その結果データはシーケンシャルレジスタフ
ァイル１２におけるレジスタｒ２に確定的に格納され
る。

【０１１０】同時に命令コード「ＴＦ［１］？Ｉ２」に
よれば、この命令コードのコミット条件部１６における
第１エントリは「真」であり、その有効性ビットＣｖお
よび値ビットＣｄはともに「１」である。また、コミッ
ト条件部１６における第１エントリ以外の有効性ビット
Ｃｖはすべて「０」である。

【０１１１】この時点で、ＴＦレジスタ１０における第
１エントリは「未定」であり、その有効性ビットＴｖは
「０」であるため、実行制御回路１１は「１」のシャド
ウレジスタ書込指定ビットＳＤを生成し、かつ「０」の
命令有効性ビットＩＶを生成する。したがって、シーケ
ンシャルレジスタファイル１２におけるレジスタｒ１２
およびｒ１３のデータは加算され、その結果データはシ
ャドウレジスタファイル１３におけるレジスタｒ４に暫
定的に格納される。

【０１１２】このとき、命令レジスタ６に保持されてい
るコミット条件部１６のデータは、その結果データが格
納されたシャドウレジスタｒ４に対応するコミット制御
回路１４における第４エントリのコミット条件記憶部３
２に格納される。

【０１１３】同時に命令コード「／ＴＦ［１］？Ｉ３」
によれば、この命令コードのコミット条件部１６におけ
る第１エントリは「偽」であり、その有効性ビットＣｖ
は「１」である。前述したようにＴＦレジスタ１０にお
ける第１のエントリは「未定」であるので、命令Ｉ３に
従ってシーケンシャルレジスタファイル１２におけるレ
ジスタｒ１２のデータからレジスタｒ１３のデータが減
算され、その結果データがシャドウレジスタファイル１
３におけるシャドウレジスタｒ５に暫定的に格納され
る。

【０１１４】このときもまた、コミット条件部１６のデ
ータはその結果データが格納されたシャドウレジスタｒ
５に対応するコミット制御回路１４における第５エント
リのコミット条件記憶部３２に格納される。

【０１１５】同時に命令コード「ＴＦ［１］＆ＴＦ
［２］？Ｉ４」によれば、この命令コードのコミット条
件部１６の第１および第２エントリはともに「真」であ
る。このとき、前述したようにＴＦレジスタ１０におけ
る第１および第２エントリは「未定」であるので、命令
Ｉ４に従ってシーケンシャルレジスタファイル１２にお
けるレジスタｒ１４およびｒ１５のデータは加算され、
その結果データはシャドウレジスタファイル１３におけ
るレジスタｒ６に暫定的に格納される。

【０１１６】このときもまた、コミット条件部１６のデ
ータはコミット制御回路１４における第６エントリのコ
ミット条件記憶部３２に格納される。

【０１１７】次いで第２サイクルにおいて、命令コード
「always？Ｃ１」に従って条件命令Ｃ１が常に実行され
る。すなわち、もしレジスタｒ２のデータがレジスタｒ
３のデータよりも小さければＴＦレジスタ１０における
第１エントリが「真」にされ、そうでなければ「偽」に
される。

【０１１８】また同時に、命令コード「always？Ｃ２」
に従って、レジスタｒ４およびｒ５のデータが互いに等
しければＴＦレジスタ１０における第２エントリが
「真」にされ、そうでなければ「偽」にされる。

【０１１９】このとき、コミット制御回路１４はＴＦレ
ジスタ１０を監視し、コミット条件記憶部３２に格納さ
れたコミット条件部１６とＴＦレジスタ１０とを比較し
ている。

【０１２０】もしＴＦレジスタ１０における第１エント
リが「真」であれば、コミット制御回路１４における第
４エントリのコミット条件計算回路１７はともに「１」
の有効性ビットＶおよび値ビットＤを生成する。これら
有効性ビットＶおよび値ビットＤの論理積がＡＮＤゲー
ト３３によってトランスファーゲート３４のゲートに与
えられ、このトランスファーゲート３４はオンになる。
これによりシャドウレジスタファイル１３におけるレジ
スタｒ４のデータがトランスファーゲート３４を介して
対応するシーケンシャルレジスタファイル１２における
レジスタｒ４へ転送される。

【０１２１】このとき、シャドウレジスタファイル１３
におけるレジスタｒ５のデータは何らの処理もされな
い。一方、もしＴＦレジスタ１０における第１エントリ
が「偽」であれば、シャドウレジスタファイル１３にお
けるレジスタｒ５のデータがトランスファーゲート３４
を介して対応するシーケンシャルレジスタファイル１２
におけるレジスタｒ５へ転送される。

【０１２２】このとき、シャドウレジスタファイル１３
におけるレジスタｒ４のデータは何らの処理もされな
い。

【０１２３】また、もしＴＦレジスタ１０における第１
および第２エントリがともに「真」であれば、シャドウ
レジスタファイル１３におけるレジスタｒ６のデータが
トランスファーゲート３４を介して対応するシーケンシ
ャルレジスタファイル１２におけるレジスタｒ６へ転送
される。

【０１２４】しかしながら、もしＴＦレジスタ１０にお
ける第１および第２エントリのうち少なくとも一方が
「偽」であれば、シャドウレジスタファイル１３におけ
るレジスタｒ６のデータは何らの処理もされない。

【０１２５】次いで第３サイクルにおいて、命令コード
「ＴＦ［１］＆／ＴＦ［２］？Ｊ１」に従って、もしＴ
Ｆレジスタ１０における第１エントリが「真」であり、
かつ第２エントリが「偽」であれば、無条件分岐命令Ｊ
１が実行される。すなわち、もし条件Ｃ１が「真」であ
り、かつ条件Ｃ２が「偽」であれば基本ブロックＭ２を
指定するアドレスがプログラムカウンタ４に格納され
る。

【０１２６】もしＴＦレジスタ１０における第１エント
リが「偽」であれば、無条件分岐命令Ｊ２が実行され
る。すなわち、もし条件Ｃ１が「偽」であれば、基本ブ
ロックＭ１を指定するアドレスがプログラムカウンタ４
に格納される。

【０１２７】もしＴＦレジスタ１０における第１および
第２エントリがともに「真」であれば、無条件分岐命令
Ｊ３が実行される。すなわち、もし条件Ｃ１およびＣ２
がともに「真」であれば、基本ブロックＭ３を指定する
アドレスがプログラムカウンタ４に格納される。

【０１２８】以上、この第１実施例によれば、本質的に
１または２以上の条件下で実行されるべき命令が、その
条件の真偽が判明する前にその命令が実行される。たと
えば図１１に示したプログラムによれば、命令Ｉ２は条
件Ｃ１の下で実行されるべきにもかかわらず、その条件
Ｃ１の真偽が判明する前の第１サイクルにおいて投機的
に実行される。また、命令Ｉ３も条件Ｃ１の下で実行さ
れるべきにもかかわらず、その条件Ｃ１の真偽が判明す
る前の第１サイクルにおいて投機的に実行される。さら
に、命令Ｉ４は、条件Ｃ１およびＣ２の下で実行される
べきにもかかわらず、それら条件Ｃ１およびＣ２の真偽
が判明する前の第１サイクルにおいて投機的に実行され
る。

【０１２９】したがって、従来のマイクロプロセッサで
あれば第１サイクルにおいて実行することができない投
機的命令Ｉ２ないしＩ４が実行され、ＡＬＵ２Ａないし
２Ｄが有効に活用される。このため、命令の処理速度は
向上する。

【０１３０】なお、この第１実施例において、シーケン
シャルレジスタファイル１２およびシャドウレジスタフ
ァイル１３は、結果データを確定的または暫定的に保持
するデータ保持手段に相当する。

【０１３１】［実施例２］図１２は、この発明の第２実
施例によるマイクロプロセッサの構成を示すブロック図
である。この第２実施例によるマイクロプロセッサは、
上記第１実施例によるマイクロプロセッサがパイプライ
ン化されたものである。

【０１３２】図１２を参照して、このマイクロプロセッ
サは、本質的に１または２以上の条件下で実行されるべ
き複数の命令を４つの処理ステージＳ１ないしＳ４を経
て処理する。

【０１３３】このマイクロプロセッサは、上記第１実施
例によるマイクロプロセッサと同様に、４つのＡＬＵ２
Ａないし２Ｄと、メモリ３と、プログラムカウンタ４
と、インクリメント回路５と、命令レジスタ６と、命令
デコーダ７と、分岐先アドレス計算回路９と、ＴＦレジ
スタ１０と、実行制御回路１１と、シーケンシャルレジ
スタファイル１２と、シャドウレジスタファイル１３
と、コミット制御回路１４とを備える。

【０１３４】図１３は、このマイクロプロセッサによる
動作を示すタイムチャートである。図１２および図１３
を参照して、第１処理ステージＳ１では、プログラムカ
ウンタ４によって指定された命令がメモリ３からフェッ
チされ、命令レジスタ６に格納される。

【０１３５】第２処理ステージＳ２では、命令レジスタ
６に格納された命令が命令デコーダ７によって解読さ
れ、かつ命令デコーダ７からの制御信号に応答してシー
ケンシャルレジスタファイル１２またはシャドウレジス
タファイル１３から所定のデータが読出される。

【０１３６】このマイクロプロセッサはさらに、命令デ
コーダ７によって生成されたＡＬＵ２Ａないし２Ｄを制
御するための信号を格納するためのレジスタ３５と、シ
ーケンシャルレジスタファイル１２またはシャドウレジ
スタファイル１３から読出されたデータを格納するため
のレジスタ３６および３７とを備える。

【０１３７】第３処理ステージＳ３では、ＡＬＵ制御信
号レジスタ３５に格納された制御信号に従って、レジス
タ３６および３７に格納されたデータがＡＬＵ２Ａない
し２Ｄによって演算される。

【０１３８】第４処理ステージＳ４では、ＡＬＵ２Ａな
いし２Ｄによって生成された結果データがシーケンシャ
ルレジスタファイル１２またはシャドウレジスタファイ
ル１３に書込まれ、またＡＬＵ２Ａないし２Ｄによって
生成された真または偽の条件情報がＴＦレジスタ１０に
書込まれ、さらにコミット条件部１６におけるデータが
コミット制御回路１４に書込まれる。

【０１３９】次に、コミット条件付きの命令をパイプラ
イン制御に従って処理する、このマイクロプロセッサ特
有の構成について説明する。

【０１４０】図１２を参照して、このマイクロプロセッ
サはさらに、実行制御回路１１と、コミット条件レジス
タ３８と、第１の有効性レジスタ３９と、第１の書込指
定レジスタ４０とを備える。

【０１４１】実行制御回路１１は上記第１実施例におけ
るものと同一で、コミット条件部１６とＴＦレジスタ１
０とを比較し、その結果に従って命令有効性ビットＩＶ
とシャドウレジスタ書込指定ビットＳＤとを生成する。

【０１４２】コミット条件レジスタ３８は、ＡＬＵ２Ａ
ないし２Ｄにおいて実行中の命令に対応するコミット条
件部１６を保持する。第１の有効性レジスタ３９は、実
行制御回路１１によって生成された、その命令に対応す
る命令有効性ビットＩＶを保持する。第１の書込指定レ
ジスタ４０は、実行制御回路１１によって生成された、
その命令に対応するシャドウレジスタ書込指定ビットＳ
Ｄを保持する。

【０１４３】このマイクロプロセッサはさらに、コミッ
ト条件計算回路４１と、有効性計算回路４２と、書込指
定計算回路４３と、第２の有効性レジスタ４４と、第２
の書込指定レジスタ４５とを備える。

【０１４４】コミット条件計算回路４１は図７に示した
コミット条件計算回路１７と同一で、コミット条件レジ
スタ３８に格納されたコミット条件部１６とＴＦレジス
タ１０とを比較し、その結果に従って有効性ビットＶと
値ビットＤとを生成する。

【０１４５】図１４は、有効性計算回路４２の構成を示
すブロック図である。図１４を参照して、この有効性計
算回路４２は、コミット条件計算回路４１からの有効性
ビットＶおよび値ビットＤを受けるＡＮＤゲート４６
と、ＡＮＤゲート４６の出力を受けるとともに、その有
効性ビットＶをインバータ４７を介して受けるＯＲゲー
ト４８と、ＯＲゲート４８の出力と第１の有効性レジス
タ３９からの命令有効性ビットＩＶとを受けるＡＮＤゲ
ート４９とを備える。

【０１４６】次の表４は、有効性計算回路４２の機能を
示す。

【０１４７】

【表４】

【０１４８】表４を参照して、コミット条件計算回路４
１がともに「１」の有効性ビットＶおよび値ビットＤを
生成した場合、ＯＲゲート４８の出力は「１」になるの
で、第１の有効性レジスタ３９に格納された命令有効性
ビットＩＶはＡＮＤゲート４９を介して第２の有効性レ
ジスタ４４へ転送される。

【０１４９】また、コミット条件計算回路４１が「１」
の有効性ビットＶと「０」の値ビットＤとを生成した場
合、ＯＲゲート４８の出力は「０」になるので、「０」
の命令有効性ビットＩＶが第２の有効性レジスタ４４に
格納される。

【０１５０】さらに、コミット条件計算回路４１が
「０」の有効性ビットＶを生成した場合、ＯＲゲート４
８の出力は「１」になるので、第１の有効性レジスタ３
９に格納された命令有効性ビットＩＶはＡＮＤゲート４
９を介して第２の有効性レジスタ４４へ転送される。

【０１５１】図１５は、書込指定計算回路４３の構成を
示すブロック図である。図１５を参照して、この書込指
定計算回路４３は、コミット条件計算回路４１からの有
効性ビットＶを受けるインバータ５０と、インバータ５
０の出力と第１の書込指定レジスタ４０からのシャドウ
レジスタ書込指定ビットＳＤとを受けるＡＮＤゲート５
１とを備える。

【０１５２】次の表５は、この書込指定計算回路４３の
機能を示す。

【０１５３】

【表５】

【０１５４】表５を参照して、コミット条件計算回路４
１が「１」の有効性ビットＶを生成した場合、インバー
タ５０の出力は「０」になるので、「０」のシャドウレ
ジスタ書込指定ビットＳＤが第２の書込指定レジスタ４
５に格納される。

【０１５５】また、コミット条件計算回路４１が「０」
の有効性ビットＶを生成した場合、インバータ５０の出
力は「１」になるので、第１の書込指定レジスタ４０に
格納されたシャドウレジスタ書込指定ビットＳＤはＡＮ
Ｄゲート５１を介して第２の書込指定レジスタ４５へ転
送される。

【０１５６】このマイクロプロセッサはさらに、レジス
タファイル書込制御回路５２を備える。このレジスタフ
ァイル書込制御回路５２は、第２の有効性レジスタ４４
に格納された命令有効性ビットＩＶが「１」で、かつ第
２の書込指定レジスタ４５に格納されたシャドウレジス
タ書込指定ビットＳＤが「０」の場合、その命令に従っ
てＡＬＵ２Ａないし２Ｄが生成した結果データはシーケ
ンシャルレジスタファイル１２に書込まれるように制御
する。

【０１５７】また、第２の有効性レジスタ４４に格納さ
れた命令有効性ビットＩＶが「１」で、かつ第２の書込
指定レジスタ４５に格納されたシャドウレジスタ書込指
定ビットＳＤが「１」の場合、このレジスタファイル書
込前記回路５２は、その命令に従ってＡＬＵ２Ａないし
２Ｄが生成した結果データはシャドウレジスタファイル
１３に書込まれるように制御する。

【０１５８】さらに、第２の有効性レジスタ４４に格納
された命令有効性ビットＩＶが「０」の場合、このレジ
スタファイル書込制御回路５２は、その命令に従ってＡ
ＬＵ２Ａないし２Ｄが生成した結果データはシーケンシ
ャルレジスタファイル１２およびシャドウレジスタファ
イル１３のいずれにも書込まれないように制御する。

【０１５９】次に、この第２実施例によるマイクロプロ
セッサの動作について図１２および図１３を参照して説
明する。

【０１６０】まず第１クロックで、第１処理ステージＳ
１におけるメモリ３から最初の命令がフェッチされ、命
令レジスタ６に格納される。

【０１６１】次いで第２クロックで、第２処理ステージ
Ｓ２における命令デコーダ７によって命令レジスタ６に
格納された最初の命令が解読されるとともに、その命令
デコーダ７からの制御信号に従ってシーケンシャルレジ
スタファイル１２またはシャドウレジスタファイル１３
におけるデータが読出され、レジスタ３６または３７に
格納される。また、第２処理ステージＳ２における実行
制御回路１１によってその第１の命令に対応する命令有
効性ビットＩＶおよびシャドウレジスタ書込指定ビット
ＳＤが生成され、第１の有効性レジスタ３９および第１
の書込指定レジスタ４０にそれぞれ格納される。

【０１６２】すなわち、コミット条件部１６におけるエ
ントリの真偽とＴＦレジスタ１０におけるエントリの真
偽とが対応的に一致している場合、この実行制御回路１
１は、この第１の命令に従って後に生成されることにな
る結果データはシーケンシャルレジスタファイル１２に
格納されるべきものであるという処置情報を第３処理ス
テージＳ３に移行するときに生成する。

【０１６３】また、コミット条件部１６におけるエント
リに対応するＴＦレジスタ１０におけるエントリのうち
少なくとも１つが「未定」で、それ以外のエントリのう
ちコミット条件部１６におけるエントリに対応するＴＦ
レジスタ１０におけるエントリが「真」または「偽」
で、かつその真偽とコミット条件部１６におけるエント
リの真偽とが対応的に一致している場合、実行制御回路
１１は、この第１の命令に従って後に生成されることに
なる結果データはシャドウレジスタファイル１３に格納
されるべきものであるという処置情報を第３の処理ステ
ージＳ３に移行するときに生成する。

【０１６４】さらに、コミット条件部１６におけるエン
トリの真偽とＴＦレジスタ１０におけるエントリの真偽
とが対応的に一致していない場合、実行制御回路１１
は、この第１の命令に従って後に生成されることになる
結果データはシーケンシャルレジスタファイル１２およ
びシャドウレジスタファイル１３のいずれにも格納され
るべきものではないという処置情報を第３の処理ステー
ジＳ３に移行するときに生成する。

【０１６５】これと同時に、第１の処理ステージＳ１で
はメモリ３から第２の命令がフェッチされ、命令レジス
タ６に格納される。

【０１６６】次いで第３クロックで、ＡＬＵ制御信号レ
ジスタ３５に格納された制御信号に従って、第３処理ス
テージＳ３におけるＡＬＵ２Ａないし２Ｄは第１の命令
を実行する。また、第３処理ステージＳ３におけるコミ
ット条件計算回路４１は、コミット条件レジスタ３８に
格納された第１の命令に対応するコミット条件部１６と
ＴＦレジスタ１０とを比較し、第１の命令のための有効
性ビットＶおよび値ビットＤを生成する。

【０１６７】第３処理ステージＳ３における有効性計算
回路４２はコミット条件計算回路４１からの有効性ビッ
トＶおよび値ビットＤに従って、第１の有効性レジスタ
３９に格納された命令有効性ビットＩＶを第２の有効性
レジスタ４４へそのまま転送するか、またはその命令有
効性ビットＩＶを変更する。

【０１６８】また、書込指定計算回路４３は、コミット
条件計算回路４１からの有効性ビットＶに従って、第１
の書込指定レジスタ４０に格納されたシャドウレジスタ
書込指定ビットＳＤを第２の書込指定レジスタ４５へそ
のまま転送するか、またはそのシャドウレジスタ書込指
定ビットＳＤを変更する。

【０１６９】たとえば第１の有効性レジスタ３９に
「１」の命令有効性ビットＩＶが格納され、かつ第１の
書込指定レジスタ４０に「０」のシャドウレジスタ書込
指定ビットＳＤが格納されている場合（第１の命令は有
効で、かつその結果データはシーケンシャルレジスタフ
ァイル１２に書込まれるべきということが既に判明して
いる場合）、コミット条件計算回路４１はともに「１」
の有効性ビットＶおよび値ビットＤを常に生成するた
め、「１」の命令有効性ビットＩＶはそのまま第２の有
効性レジスタ４４に格納されるとともに、「０」のシャ
ドウレジスタ書込指定ビットＳＤは「０」にされる。結
果的に、シャドウレジスタ書込指定ビットＳＤはそのま
ま第２の書込指定レジスタ４５に格納される。

【０１７０】また、「０」の命令有効性ビットＩＶが第
１の有効性レジスタ３９に格納され、かつ「０」のシャ
ドウレジスタ書込指定ビットＳＤが第１の書込指定レジ
スタ４０に格納されている場合（第１の命令は既に無効
と判明している場合）、コミット条件計算回路４１は
「１」の有効性ビットＶと「０」の値ビットＤとを常に
生成するため、「０」の命令有効性ビットＩＶおよび
「０」のシャドウレジスタ書込指定ビットＳＤはともに
「０」にされる。結果的に、命令有効性ビットＩＶおよ
びシャドウレジスタ書込指定ビットＳＤはともに、その
まま第２の有効性レジスタ４４および第２の書込指定レ
ジスタ４５にそれぞれ格納される。

【０１７１】また、「１」の命令有効性ビットＩＶが第
１の有効性レジスタ３９に格納され、かつ「１」のシャ
ドウレジスタ書込指定ビットＤＳが第１の書込指定レジ
スタ４０に格納されている場合（第１の命令に従って生
成されることになる結果データはシャドウレジスタファ
イル１３に格納されるべき場合）は、第３処理ステージ
Ｓ３において、その第１の命令に対応するコミット条件
は満たされていることが判明する場合、そのコミット条
件は満たされていないことが判明する場合、およびその
コミット条件が満たされているか否かは未だ判明しない
場合のいずれかが起こり得る。

【０１７２】コミット条件は満たされていることが判明
した場合（コミット条件計算回路４１がともに「１」の
有効性ビットＶおよび値ビットＤを生成した場合）、
「１」の命令有効性ビットＩＶはそのまま第２の有効性
レジスタ４４に格納され、「１」のシャドウレジスタ書
込指定ビットＳＤは「０」に変更され、第２の書込指定
レジスタ４５に格納される。

【０１７３】また、コミット条件は満たされていないこ
とが判明した場合（コミット条件計算回路４１が「１」
の有効性ビットＶと「０」の値ビットＤとを生成した場
合）、ともに「１」の命令有効性ビットＩＶおよびシャ
ドウレジスタ書込指定ビットＳＤはともに「０」に変更
され、第２の有効性レジスタ４４および第２の書込指定
レジスタ４５にそれぞれ格納される。

【０１７４】さらに、コミット条件が満たされているか
否かは未だ判明していない場合（コミット条件計算回路
４１が「０」の有効性ビットＶを生成した場合）、とも
に「１」の命令有効性ビットＩＶおよびシャドウレジス
タ書込指定ビットＳＤはそのまま第２の有効性レジスタ
４４および第２の書込指定レジスタ４５にそれぞれ格納
される。

【０１７５】またこれと同時に、命令レジスタ６にフェ
ッチされた第２の命令は命令デコーダ７によって解読さ
れ、その命令デコーダ７からの制御信号に従ってシーケ
ンシャルレジスタファイル１２またはシャドウレジスタ
ファイル１３におけるデータが読出される。

【０１７６】さらにこれと同時に、第３の命令がメモリ
３からフェッチされる。次いで第４クロックで、第１の
命令に従ってＡＬＵ２Ａないし２Ｄが生成した結果デー
タは、レジスタファイル書込制御回路５２からの制御信
号に従って、シーケンシャルレジスタファイル１２およ
びシャドウレジスタファイル１３のいずれかに書込まれ
る。すなわち、命令有効性ビットＩＶが「１」で、かつ
シャドウレジスタ書込指定ビットＳＤが「０」の場合、
レジスタファイル書込制御回路５２は、結果データがシ
ーケンシャルレジスタファイル１２に書込まれるように
制御する。

【０１７７】また、命令有効性ビットＩＶが「１」で、
かつシャドウレジスタ書込指定ビットＳＤが「１」の場
合、レジスタファイル書込制御回路５２は、その結果デ
ータがシャドウレジスタファイル１３に書込まれるよう
に制御する。

【０１７８】さらに、命令有効性ビットＩＶが「０」の
場合、レジスタファイル書込制御回路５２は、その結果
データがシーケンシャルレジスタファイル１２およびシ
ャドウレジスタファイル１３のいずれにも書込まれない
ように制御する。

【０１７９】なお、結果データがシャドウレジスタファ
イル１３に書込まれる場合は、その第１の命令に対応す
るコミット条件部１６がコミット制御回路１４における
コミット条件記憶部３２に格納される。

【０１８０】またこれと同時に、第２の命令がＡＬＵ２
Ａないし２Ｄによって実行され、その命令有効性ビット
ＩＶおよびシャドウレジスタ書込指定ビットＳＤが第２
の有効性レジスタ４４および第２の書込指定レジスタ４
５にそれぞれ格納される。

【０１８１】またこれと同時に、第３の命令が命令デコ
ーダ７によって解読され、その命令デコーダ７からの制
御信号に従ってシーケンシャルレジスタファイル１２ま
たはシャドウレジスタファイル１３におけるデータが読
出される。

【０１８２】さらにこれと同時に、第４の命令がメモリ
３からフェッチされる。以下、第２ないし第４の命令は
第１の命令と同様に処理される。

【０１８３】なお、この第２実施例において、第２処理
ステージＳ２における実行制御回路１１は情報生成手段
に相当する。また、コミット条件計算回路４１、有効性
計算回路４２および書込指定計算回路４３は、情報変更
手段に相当する。さらに、レジスタファイル書込制御回
路５２は書込制御手段に相当する。

【０１８４】［実施例３］上記第１実施例によるマイク
ロプロセッサは、たとえば図１０に示したプログラムに
従うと、条件命令Ｃ１を実行する前に、条件命令Ｃ２を
実行することができる。しかしながら、このプログラム
の意味上は、条件命令Ｃ１が実行された後に、条件命令
Ｃ２は実行されるべきものである。

【０１８５】このプログラムの意味にしたがって、条件
命令Ｃ１を実行した後でなければ条件命令Ｃ２を実行す
ることができないように構成されたマイクロプロセッサ
であってもよい。

【０１８６】図１６は、この第３実施例によるマイクロ
プロセッサのためのプログラムの一例を示すプログラム
リストである。なお、命令Ｉ１ないしＩ４、Ｃ１および
Ｃ２、Ｊ１ないしＪ３は、図１１に示されるものと同一
である。

【０１８７】ここで特徴的なところは、条件命令Ｃ２が
条件命令Ｃ１の実行結果に依存して実行されている点で
ある。すなわち、条件命令Ｃ２はＴＦレジスタ１０にお
ける第１エントリが「真」であるときだけ実行される。
このＴＦレジスタ１０における第１エントリの真偽は、
その１つの前のサイクルにおいて条件命令Ｃ１が実行さ
れることによって決定される。

【０１８８】したがって、条件命令Ｃ１が実行され、Ｔ
Ｆレジスタ１０における第１エントリに「真」が書込ま
れた場合だけ条件命令Ｃ２が実行され、これによりＴＦ
レジスタ１０における第２エントリに「真」または
「偽」が書込まれる。

【０１８９】換言すれば、上記第１実施例における第２
エントリは単に条件命令Ｃ２の実行結果を含むだけであ
ったのに対し、この第３実施例における第２エントリ
は、条件命令Ｃ２の実行結果だけでなく、第１エントリ
が「真」であるということを暗に含んでいる。

【０１９０】このため、上記第１実施例における「ＴＦ
［０］＆ＴＦ［２］」という条件は単に「ＴＦ［２］」
と表わされる。

【０１９１】図１７は、第３実施例によるマイクロプロ
セッサの実行制御回路およびコミット制御回路における
コミット条件計算回路の構成を示すブロック図である。

【０１９２】図１７を参照して、このコミット条件計算
回路５３は、比較回路２０と、デコーダ５４と、２つの
セレクタ５５および５６とを備える。このコミット条件
計算回路５３はコミット制御部５８とＴＦレジスタ１０
とを比較し、その結果に応じて有効性ビットＶおよび値
ビットＤを生成する。

【０１９３】コミット条件部５８は、有効性ビットと、
値ビットと、比較されるべきＴＦレジスタ１０のエント
リ番号を示すビットとから構成される。

【０１９４】ＴＦレジスタ１０は上記第１実施例におけ
るものと同一である。ただし、図１６に示したプログラ
ムの場合、最大で２つの条件を超えて命令が実行される
ので、ＴＦレジスタ１０は２つのエントリを持っていれ
ば十分である。

【０１９５】一方、コミット条件計算回路５３における
比較回路２０は上記第１実施例におけるものと同一であ
る。また、デコーダ５４はＴＦレジスタ１０のエントリ
番号を解読し、所定の選択信号を生成する。セレクタ５
５は、デコーダ５４からの選択信号に応答してＴＦレジ
スタ１０における第１または第２エントリの有効性ビッ
トを選択し、その選択された有効性ビットＴｖを比較回
路２０に与える。セレクタ５６は、デコーダ５４からの
選択信号に応答してＴＦレジスタ１０における第１また
は第２エントリの値ビットを選択し、その選択された値
ビットＴｄを比較回路２０に与える。

【０１９６】たとえば命令コード「ＴＦ［１］？Ｉ２」
によれば、命令Ｉ２はＴＦレジスタ１０における第１エ
ントリが「真」の場合だけ実行されるべきものである。
この場合、コミット条件部５８のＴＦレジスタ１０のエ
ントリ番号を示すビットは第１エントリを特定する。こ
れにより、ＴＦレジスタ１０における第１エントリの有
効性ビットＴｖおよび値ビットＴｄがセレクタ５５およ
び５６によってそれぞれ選択され、比較回路２０に与え
られる。

【０１９７】また、命令コード「ＴＦ［２］？Ｉ４」に
よれば、コミット条件部５８におけるＴＦレジスタ１０
のエントリ番号を示すビットはＴＦレジスタ１０におけ
る第２エントリを特定する。これにより、ＴＦレジスタ
１０における第２エントリの有効性ビットＴｖおよび値
ビットＴｄがセレクタ５５および５６によってそれぞれ
選択され、比較回路２０に与えられる。

【０１９８】この第３実施例によれば、コミット条件部
５８、コミット条件計算回路５３が上記第１実施例のも
のと比べて簡略化される。

【０１９９】なお、この第３実施例によるマイクロプロ
セッサを上記第２実施例のようにパイプライン化しても
よい。

【０２００】［実施例４］図１８は、この発明の第４実
施例によるマイクロプロセッサの構成を示すブロック図
である。

【０２０１】図１８を参照して、このマイクロプロセッ
サは、上記第１実施例と異なり、ＴＦレジスタ１０の代
わりに、シーケンシャルＴＦレジスタ６０と、シャドウ
ＴＦレジスタ６１と、ＴＦレジスタ用コミット制御回路
６２とを備える。

【０２０２】シーケンシャルＴＦレジスタ６０は上記第
１実施例におけるＴＦレジスタ１０に相当し、ある条件
が「真」であるか、「偽」であるか、またはその真偽は
「未定」であるかの３つの情報のうちいずれかを確定的
に保持する１または２以上のエントリを備える。

【０２０３】シャドウＴＦレジスタ６１は、ある条件が
「真」であるか、「偽」であるか、またはその真偽は
「未定」であるかの３つの情報のうちいずれかを暫定的
に保持する１または２以上のエントリを備える。

【０２０４】ＴＦレジスタ用のコミット制御回路６２
は、「未定」のコミット条件を持つ条件命令が実行され
た場合、そのコミット条件を保持するとともに、そのコ
ミット条件の真偽と、それに対応するシーケンシャルＴ
Ｆレジスタ１０の真偽とが一致した時点で、シャドウＴ
Ｆレジスタ６１に格納された「真」または「偽」をシー
ケンシャルＴＦレジスタ６０へ転送する。

【０２０５】なお、このＴＦレジスタ用のコミット制御
回路６２は、上記第１実施例におけるコミット制御回路
１４とほぼ同じ構成である。

【０２０６】図１９は、このマイクロプロセッサのため
のプログラムの一例を示すプログラムリストである。

【０２０７】このプログラムに従うと、第２サイクルに
おいて命令コード「ＴＦ［１］？Ｃ２」が処理される。
この命令コード「ＴＦ［１］？Ｃ２」によれば、条件命
令Ｃ２はシーケンシャルＴＦレジスタ６０における第１
エントリが「真」である場合だけ実行されるべきもので
ある。

【０２０８】しかしながら、この第１エントリの真偽は
次の第３サイクルにおける命令コード「always？Ｃ１」
が処理されたとき初めて決定される。

【０２０９】したがって、この第２サイクルの時点では
シーケンシャルＴＦレジスタ６０における第１エントリ
は「未定」であるので、条件命令Ｃ２は暫定的に実行さ
れ、その真偽はシャドウＴＦレジスタ６１における第２
エントリに格納される。これと同時に、コミット条件
「ＴＦ［１］」はＴＦレジスタ用のコミット制御回路６
２におけるコミット条件記憶部に格納される。

【０２１０】次いで第３サイクルにおける命令コード
「always？Ｃ１」によれば、条件命令Ｃ１は常に実行さ
れ、その真偽はシーケンシャルＴＦレジスタ６０におけ
る第１エントリに格納される。

【０２１１】ＴＦレジスタ用のコミット制御回路６２は
常にシーケンシャルＴＦレジスタ６０を監視している。
そのため、このＴＦレジスタ用のコミット制御回路６２
におけるコミット条件記憶部に保持されたコミット条件
の真偽と、シーケンシャルＴＦレジスタ６０における第
１エントリの真偽とが一致している場合は、シャドウＴ
Ｆレジスタ６１における第２エントリに格納されている
条件命令Ｃ２の真偽がシーケンシャルＴＦレジスタ６０
における第２エントリに転送される。

【０２１２】この第４実施例によれば、コミット条件が
「未定」の単純な演算命令Ｉ２ないしＩ３だけでなく、
コミット条件が「未定」の条件命令Ｃ２をも投機的に実
行することができる。

【０２１３】なお、この第４実施例において、シーケン
シャルＴＦレジスタ６０およびシャドウＴＦレジスタ６
１は、真偽レジスタ手段に相当する。また、コミット制
御回路１４は、第１のコミット制御手段に相当する。ま
た、ＴＦレジスタ用コミット制御回路６２は第２のコミ
ット制御手段に相当する。

【０２１４】［実施例５］図２０は、この発明の第５実
施例によるマイクロプロセッサにおけるレジスタファイ
ルの構成を示す図である。

【０２１５】図２０を参照して、このマイクロプロセッ
サは、３２個のレジスタＲＡ１ないしＲＡ３２から構成
される第１のレジスタファイル６５と、３２個のレジス
タＲＢ１ないしＲＢ３２から構成される第２のレジスタ
ファイル６６と、３２個のフラグＦ１ないしＦ３２とを
備える。

【０２１６】この第５実施例によれば、コミット条件が
「未定」であるため、その命令が投機的に実行されたと
きの結果データは第１のレジスタファイル６５における
１つのレジスタＲＡ１〜ＲＡ３２に暫定的に格納され、
かつそれに対応するフラグＦ１〜Ｆ３２が「０」にされ
る。

【０２１７】そして、そのコミット条件の真偽が判明
し、その真偽とＴＦレジスタにおける真偽とが対応的に
一致した時点で、そのフラグは「１」にされる。

【０２１８】上記第１実施例のようにシャドウレジスタ
ファイル１３からシーケンシャルレジスタファイル１２
へ物理的にデータを転送しなくても、この第５実施例の
ようにフラグを反転することによってレジスタファイル
６５および６６を投機的状態から逐次的状態に変更する
ようにしてもよい。

【０２１９】［実施例６］上記第１ないし第５実施例に
よるマイクロプロセッサは、投機的な命令を実行するこ
とができるが、投機的な命令が実行される時点ではその
結果データが有効かどうかは不明であるため、投機的な
命令が実行されたときに例外が発生した場合、その例外
を処理すべきかどうかという問題が生じる。

【０２２０】最も簡単な方法として、投機的な命令が例
外を引き起こしたときも、逐次的な命令が例外を引き起
こしたときと同様に、その例外を引き起こした時点でそ
の例外を処理するという方法が考えられる。

【０２２１】この方法は非常に簡単ではあるが、命令の
処理効率を著しく低下させるという問題がある。たとえ
ば前述したページフォールトという例外が引き起こされ
た場合、それに対応する例外処理を行なうには数十万サ
イクルが必要とされる。しかしながら、このページフォ
ールトを引き起こした投機的な命令が実行されて生成さ
れた結果データが不必要な場合、この数十万サイクルは
全く無駄になる。

【０２２２】図２１は、このような問題を解決するため
になされた、この発明の第６実施例によるマイクロプロ
セッサの構成を示すブロック図である。

【０２２３】図２１を参照して、このマイクロプロセッ
サは、上記第１実施例によるマイクロプロセッサと同様
に、４つのＡＬＵ２Ａないし２Ｄと、メモリ３と、プロ
グラムカウンタ４と、インクリメント回路５と、命令レ
ジスタ６と、命令デコーダ７と、分岐先アドレス計算回
路９と、ＴＦレジスタ１０と、実行制御回路１１と、シ
ーケンシャルレジスタファイル１２と、シャドウレジス
タファイル１３と、コミット制御回路１４とを備える。

【０２２４】このマイクロプロセッサはさらに、上記第
１実施例によるマイクロプロセッサと異なり、例外プロ
グラムカウンタ（ＥＰＣ；Excepted Program Counter)
７０と、セレクタ７１と、ＥＰ（Excepted Pending) 回
路７２とを備える。

【０２２５】ＥＰＣ７０は、メモリ３からフェッチされ
た命令が例外を引き起こしたとき、そのプログラムカウ
ンタ４に格納されているアドレスを記憶する。セレクタ
７１は、ＡＬＵ２Ａないし２Ｄによって生成された結果
データか、またはＥＰＣ７０に格納されたアドレスを選
択してシーケンシャルレジスタファイル１２か、または
シャドウレジスタファイル１３へ供給する。なお、ＥＰ
Ｃ７０およびセレクタ７１は従来のマイクロプロセッサ
にも備えられている。

【０２２６】ＥＰ回路７２は、投機的な命令が例外を引
き起こしたことを示す例外発生信号ＳＥに応答して、そ
の投機的な命令が例外を引き起こしたことを記憶すると
ともに、所定の時点でその例外を処理すべきであること
を示す例外処理信号ＲＳＥを生成する。

【０２２７】この例外発生信号ＳＥは、その例外の種類
に応じて様々な箇所で生成される。たとえば例外がペー
ジフォールトであれば、例外発生信号ＳＥはメモリ３の
周辺回路によって生成される。また、例外がオーバフロ
ーであれば、例外発生信号ＳＥはＡＬＵ２Ａないし２Ｄ
によって生成される。また、定義されていない命令がフ
ェッチされた場合であれば、例外発生信号ＳＥは命令デ
コーダ７によって生成される。

【０２２８】図２２は、シーケンシャルレジスタファイ
ル１２、シャドウレジスタファイル１３、コミット制御
回路１４およびＥＰ回路７２の構成を示すブロック図で
ある。

【０２２９】シーケンシャルレジスタファイル１２、シ
ャドウレジスタファイル１３およびコミット制御回路１
４は上記第１実施例におけるものとほぼ同一構成であ
る。

【０２３０】ＥＰ回路７２は、シーケンシャルレジスタ
ファイル１２、シャドウレジスタファイル１３およびコ
ミット制御回路１４と同様に、３２個のエントリから構
成される。このＥＰ回路７２における各エントリは、ラ
ッチ回路７４と、ＡＮＤゲート７５と、ＮチャネルＭＯ
Ｓトランジスタ７６とを備える。

【０２３１】このラッチ回路７４は、入力端子ＩＮ、イ
ネーブル端子Ｅおよびリセット端子Ｒを備え、その入力
端子ＩＮへバッファ７７を介して与えられた例外発生信
号ＳＥに応答して「１」または「０」を格納する。ラッ
チ回路７４の出力信号はそれ自身のイネーブル端子Ｅへ
与えられる。したがって、Ｈレベルの例外発生信号ＳＥ
がバッファ７７を介してラッチ回路７４の入力端子ＩＮ
へ与えられると、このラッチ回路７４に「１」が設定さ
れる。このとき、Ｈレベルの出力信号が負論理のイネー
ブル端子Ｅへ与えられるので、新たに例外発生信号ＳＥ
が与えられてもこのラッチ回路７４が書換えられること
はない。

【０２３２】ラッチ回路７４の出力信号およびコミット
制御回路１４におけるＡＮＤゲート３３の出力信号はＡ
ＮＤゲート７５の入力端子へそれぞれ与えられ、このＡ
ＮＤゲート７５の出力信号はＮチャネルＭＯＳトランジ
スタ７６のゲートへ与えられる。

【０２３３】ここで、３２個のエントリにおける３２個
のＮチャネルＭＯＳトランジスタ７６、プルアップ抵抗
７９およびインバータ８０によりＯＲゲート８１が構成
される。

【０２３４】また、コミット条件記憶部３２もまた入力
端子ＩＮおよびイネーブル端子Ｅを備え、投機的命令が
実行されたとき、バッファ７８を介してその入力端子Ｉ
Ｎへ与えられたそのコミット条件部１６を記憶する。ラ
ッチ回路７４の出力信号は、コミット条件記憶部３２の
イネーブル信号Ｅへも与えられている。したがって、例
外が発生し、ラッチ回路７４に「１」が格納されると、
コミット条件記憶部３２も書換えられることができな
い。

【０２３５】次に、この第６実施例によるマイクロプロ
セッサの動作について説明する。図２３は、以上詳述し
た第６実施例によるマイクロプロセッサの動作の概要を
示すタイミングチャートである。

【０２３６】逐次的命令および投機的命令をともに含む
主プログラムに従って様々な命令が順次処理される。こ
のとき、投機的命令が実行されて例外が発生したとして
もその例外処理はコミット点まで行なわれない。

【０２３７】また、各コミット点に対応して、ソフトウ
ェアによって作成されたリカバリコードが予め用意され
ている。そして、このコミット点に到達すると、このリ
カバリコードの最初の命令から実行される。

【０２３８】このリカバリコードは、主プログラムの中
からコミット点以前の投機的命令だけが抽出されて構成
されている。しかもそれらの投機的命令は逐次的に配列
され、逐次的命令に変更されている。そして、以前に例
外を引き起こした投機的命令が実行されると、以前と同
様に再び例外が発生する。しかしながら、今度は直ちに
所定の例外ルーチンに従ってその例外処理が実行され
る。そしてリカバリコードにおける最後の命令が実行さ
れると、主プログラムに戻りそのコミット点の次の命令
から処理が再開される。

【０２３９】次に、この第６実施例によるマイクロプロ
セッサの動作をより詳細に説明する。

【０２４０】たとえば図１１に示されるプログラムが実
行される場合において、コミット条件付きの命令ＴＦ
［１］？Ｉ２が例外を引き起こすと仮定する。

【０２４１】まず第１サイクルにおいて、逐次的命令Ｉ
１が実行され、レジスタｒ１０に格納されている値とレ
ジスタｒ１１に格納されている値とが加算され、その結
果データがシーケンシャルレジスタファイル１２におけ
る第２エントリのシーケンシャルレジスタｒ２に格納さ
れる。

【０２４２】またこれと同時に、投機的命令Ｉ２が実行
される。この命令Ｉ２のコミット条件ＴＦ［１］に対応
するＴＦレジスタ１０における第１エントリは「未定」
であるので、この命令Ｉ２は投機的に実行される。これ
により、レジスタｒ１２に格納されている値とレジスタ
ｒ１３に格納されている値とが加算され、その結果デー
タがシャドウレジスタファイル１３における第４エント
リのシャドウレジスタｒ４に格納される。

【０２４３】この命令Ｉ２は例外を引き起こすので、Ｈ
レベルの例外発生信号ＳＥがバッファ７７を介してＥＰ
回路７２における第４エントリのラッチ回路７４に与え
られる。これにより、第４エントリのラッチ回路７４に
は「１」が書込まれる。なお、この命令Ｉ２は例外を引
き起こしているので、その結果データは任意の値になっ
ている。

【０２４４】またこれと同時に、コミット条件付きの命
令Ｉ３およびＩ４が実行される。これらの命令Ｉ３およ
びＩ４はともに投機的であるので、その結果データはシ
ャドウレジスタファイル１３における第５および第６エ
ントリのシャドウレジスタ３１に格納される。

【０２４５】しかしながら、これらの命令Ｉ３およびＩ
４は例外を引き起こさないので、Ｌレベルの例外発生信
号ＳＥがＥＰ回路７２における第５および第６エントリ
のラッチ回路７４に与えられる。これにより、これらの
ラッチ回路７４には「０」が格納される。

【０２４６】次いで第２サイクルにおいては、逐次的な
条件命令Ｃ１およびＣ２が同時に実行される。ここで、
もし第２エントリのシーケンシャルレジスタｒ２に格納
されている値が第３エントリのシーケンシャルレジスタ
ｒ３に格納されている値よりも小さければ、ＴＦレジス
タ１０における第１エントリに「真」が設定される。こ
れにより、コミット制御回路１４における第４エントリ
のコミット条件記憶部３２に格納されている内容とＴＦ
レジスタ１０に格納されている内容とが一致すると、そ
のＡＮＤゲート３３の出力信号がＨレベルになる。

【０２４７】そのため、第４エントリにおけるトランス
ファゲート３４がオンになり、第４エントリのシャドウ
レジスタ３１に格納されている命令Ｉ２の結果データが
第４エントリのシーケンシャルレジスタ３０へ転送され
る。これと同時に、ＥＰ回路７２における第４エントリ
のＡＮＤゲート７５が導通状態になり、そのラッチ回路
７４からの出力信号がＮチャネルＭＯＳトランジスタ７
６のゲートへ与えられる。

【０２４８】第１サイクルにおいて命令Ｉ２が実行され
たとき例外が発生しているので、ＥＰ回路７２における
第４エントリのラッチ回路７４には「１」が設定されて
いる。したがって、ラッチ回路７４の出力信号はＨレベ
ルになり、ＮチャネルＭＯＳトランジスタ７６はオンに
なる。そのため、例外処理信号ＲＳＥはＨレベルにな
る。このＨレベルの例外実行信号ＲＳＥに応答して、例
外ハンドラの開始アドレスがプログラムカウンタ４に設
定される。これにより例外処理が実行される。

【０２４９】一方、もし第２エントリのシーケンシャル
レジスタｒ２に格納されている値が第３エントリのシー
ケンシャルレジスタｒ３に格納されている値よりも小さ
くなければ、ＴＦレジスタ１０における第１エントリに
「偽」が設定される。

【０２５０】この場合、コミット制御回路１４における
第４エントリのＡＮＤゲート３３の出力信号はＨレベル
にならず、Ｌレベルのまま維持される。そのため、シャ
ドウレジスタファイル１３における第４エントリのシャ
ドウレジスタ３１に格納されている結果データは対応す
るシーケンシャルレジスタ３０へ転送されない。また、
ラッチ回路７４からのＨレベルの出力信号はＮチャネル
ＭＯＳトランジスタ７６のゲートへ与えられない。その
ため、例外処理信号ＲＳＥはＨレベルにならず、Ｌレベ
ルのまま維持される。したがって、例外処理は実行され
ない。

【０２５１】以上のように、このマイクロプロセッサ
は、投機的な命令Ｉ２が実行されたとき例外が発生して
も直ちにその例外処理は実行されず、その投機的な命令
Ｉ２のコミット条件が成立するコミット点まで例外処理
が延期され、そのコミット点で初めて例外処理が実行さ
れる。

【０２５２】すなわち、このマイクロプロセッサは、コ
ミット点で初めて以前に実行された投機的命令Ｉ２が例
外を引き起こしたことを知り、例外ハンドラを起動す
る。

【０２５３】ところで、投機的命令が実行されたとき例
外が発生した場合は、無意味な結果データが生成され
る。プログラムによってはこのような無意味な結果デー
タに基づいて他の投機的命令が実行されているかもしれ
ないので、例外処理を実行した後、その例外を引き起こ
した投機的命令を再び実行するだけでは十分ではなく、
それらの他の投機的命令も再び実行する必要がある。

【０２５４】また、本質的には例外が発生したときから
コミット点までの投機的命令を再び実行すればよいので
あるが、そのような投機的命令だけを主プログラムから
抽出することは煩雑である。そこで、この第６実施例に
よるマイクロプロセッサは、コミット点以前のすべての
投機的命令を再び実行するように構成されている。

【０２５５】なお、これらの再び実行されるべき投機的
命令だけで構成されるルーチン（リカバリコード）は、
コミット点ごとにプログラムとして予め設けられてい
る。また、既にコミット条件の真偽は決定されているの
で、これら投機的命令を逐次的に実行することができる
ように、それらの順序は変更されている。

【０２５６】たとえば図１１に示されたプログラムの場
合、第２サイクルのコミット点においては、図２４に示
すようなリカバリコードがソフトウェアによって作成さ
れる。図２４に示すように、逐次的命令always？Ｉ１は
このリカバリコードに含まれていない。また、このリカ
バリコードの中のすべての命令は逐次的になるようにそ
の順番が変更されている。

【０２５７】これを詳細に説明すると、条件命令Ｃ１が
実行されると、ＴＦレジスタ１０における第１エントリ
の真偽が決定されるので、この真偽をコミット条件部に
持つ投機的命令Ｉ２およびＩ３は、条件命令Ｃ１が実行
された後に実行されるように配列され、逐次的命令にさ
れている。さらに、条件命令Ｃ２が実行されると、ＴＦ
レジスタ１０における第２エントリの真偽が決定される
ので、これら第１および第２エントリの真偽をコミット
条件部に持つ投機的命令Ｉ４は、条件命令Ｃ１およびＣ
２が実行された後に実行されるように配列され、逐次的
命令にされている。

【０２５８】このリカバリコードに従って、命令Ｉ２が
再び実行されると、再び例外が発生する。ただし、この
場合における命令Ｉ２はＴＦレジスタ１０における第１
エントリの真偽が決定された後に実行される逐次的な命
令であるから、この例外処理は直ちに実行される。

【０２５９】また、リカバリコードの中のすべての命令
は逐次的命令にされているので、投機的な例外が発生す
ることはない。また、リカバリコードの最後には、コミ
ット点の次のアドレスに復帰するためのジャンプ命令ju
mpが設けられている。

【０２６０】次に、コミット点からリカバリコードを呼
出す方法としては、たとえばコミット点のアドレスをイ
ンデックスとしてリカバリコードの開始アドレスを参照
することができるジャンプテーブルをプログラムの中に
用意する方法がある。この方法の場合、割込ハンドラの
中に図２５に示されるプログラムを実行するコードを格
納しておけばよい。

【０２６１】このプログラムによれば、第１のステート
メントにおいて特定のコミット点のアドレスに対応する
リカバリコードの開始アドレスがジャンプテーブルから
呼出され、変数「recoveryCodeAddress 」に格納され
る。「jumpTable 」は各コミット点のアドレスに対応す
るリカバリコードの開始アドレスが配列されたテーブル
である。

【０２６２】次いで第２のステートメントにおいて、プ
ログラムカウンタ４にそのリカバリコードの開始アドレ
スが格納され、そのリカバリコードに従って順次所定の
命令が処理される。

【０２６３】一般に、ＥＰＣは割込を引き起こした命令
のアドレスを保持するレジスタであるが、この第６実施
例におけるＥＰＣ７０はコミット点のアドレスを保持す
るレジスタである。すなわち、このＥＰＣ７０は、例外
処理信号ＲＳＥがＨレベルになって割込みが生じたと
き、そのアドレスを保持する。

【０２６４】最後に、ＥＰ回路７２におけるラッチ回路
７４に「１」が設定されると、そのラッチ回路７４自身
およびそれに対応するコミット条件記憶部３２の書換え
が禁止されるように構成した理由について説明する。

【０２６５】もし書換えを禁止する手段がなければ、図
２６に示すようなプログラムを実行する場合に問題が生
じる。

【０２６６】命令Ｉ１０が実行され、例外が発生したと
仮定する。命令Ｉ１０は投機的であるので、直ちに例外
処理は行なわれず、ＥＰ回路７２における第１エントリ
のラッチ回路７４に「１」が設定されるとともに、コミ
ット制御回路１４における第１エントリのコミット条件
記憶部３２にＴＦ「１」というコミット条件が書込まれ
る。

【０２６７】このとき、シャドウレジスタファイル１３
における第１エントリのシャドウレジスタ３１にその投
機的命令が実行されて生成された結果データが書込まれ
るが、その命令は例外を引き起こしているので、その結
果データは正しい値ではない。

【０２６８】次いで投機的命令Ｉ１１が実行されたとき
例外が発生しなかった場合、もしラッチ回路７４に書込
え禁止の手段がなければ、ＥＰ回路７２における第１エ
ントリのラッチ回路７４に「０」が設定され、これによ
り命令Ｉ１０が例外を引き起こしたという記憶が消去さ
れてしまう。

【０２６９】したがって、ＥＰ回路７２におけるラッチ
回路７４に「１」が設定された場合、その内容が他の命
令によって「０」が再設定されることがないようにする
必要がある。

【０２７０】このことはコミット条件記憶部３２につい
ても同様である。なぜならば、コミット条件記憶部３２
は投機的命令が例外を引き起こした場合にその例外処理
を行なう条件を記憶しているのであるから、他の命令に
よって書換えられてはならないからである。

【０２７１】また、図２６に示したプログラムの場合、
命令Ｉ１１は、命令Ｉ１０の結果データｒ１に基づいて
実行されている。この命令Ｉ１０は例外を引き起こして
いるので、その結果データｒ１は正しい値ではない。

【０２７２】したがって、例外を引き起こした投機的命
令を再実行するだけでは十分でない。そこで、この第６
実施例によるマイクロプロセッサは、コミット点よりも
前の投機的命令をすべて再実行するように構成されてい
る。

【０２７３】以上のようにこの第６実施例によれば、投
機的命令が実行されたときに例外が発生しても直ちにそ
の例外処理は実行されず、コミット点において必要なと
きだけ例外処理が実行されるので、無駄な例外処理が実
行されることはない。そのため、より効率的にかつ高速
に命令を処理することができる。

【０２７４】なお、この第６実施例において、ラッチ回
路７４は例外記憶手段に相当する。ＥＰＣ７０およびセ
レクタ７１などは例外処理手段に相当する。

【０２７５】［実施例７］上記第６実施例によれば、無
駄な例外処理が行なわれないので効率的に命令が処理さ
れるが、各コミット点に設けられたリカバリコードと、
そのリカバリコードを呼出すためのジャンプテーブルと
が必要なため、プログラムのバイナリサイズが大きくな
り、それによりディスクの記憶領域が大幅に占有される
という欠点がある。

【０２７６】ジャンプテーブルの各エントリにはリカバ
リコードの開始アドレスが書込まれているので、たとえ
ば３２ビットのマイクロプロセッサであれば、ジャンプ
テーブルの各エントリサイズは４バイトになる。ここ
で、並列に発行される命令の集合を命令ブロックと呼ぶ
こととする。リカバリコードの開始アドレスは各コミッ
ト点に対応して必要なので、ジャンプテーブルのサイズ
上最悪になるのはすべての命令ブロックがコミット点と
なる場合である。

【０２７７】一方、リカバリコードには主プログラム中
の投機的命令が逐次的に配列されているため、リカバリ
コードのサイズは主プログラムのサイズと同じかそれよ
りも若干大きくなる。ここで、大まかにリカバリコード
のサイズを主プログラムのサイズと同じと仮定すると、
たとえば５バイトの命令を４つ発行するマイクロプロセ
ッサ、すなわち１つの命令ブロックが２０バイトのマイ
クロプロセッサであれば、その１つの命令ブロックに対
応するリカバリコードのサイズは２０バイトになる。

【０２７８】したがって、主プログラムだけのバイナリ
サイズに対する全プログラムのバイナリサイズの増加率
は、次の数１で表される。

【０２７９】

【数１】

【０２８０】上記数１から明らかなように、ジャンプテ
ーブルおよびリカバリコードを含む全プログラムのバイ
ナリサイズは、主プログラムのみのバイナリサイズの約
２．２倍になる。

【０２８１】また、上記第６実施例においては、例外が
発生する確率は非常に低いにもかかわらず、ジャンプテ
ーブルの参照とリカバリコードの実行によって余分に２
度のキャッシュミスあるいはページフォールトが発生す
る確率が高く、それにより性能が低下する可能性が高い
という問題もある。

【０２８２】さらに、リカバリコードでは命令が逐次的
に並べ変えられているので、投機的な実行が可能なハー
ドウエアが有効に活用されていないという問題もある。

【０２８３】図２７は、上記のような問題を解消するた
めになされた、この発明の第７実施例によるマイクロプ
ロセッサの全体構成を示すブロック図である。

【０２８４】図２７を参照して、このマイクロプロセッ
サは、分岐命令の分岐先アドレスを格納するリカバリプ
ログラムカウンタ（ＲＰＣ）８５と、各条件は「真」か
「偽」かまたは「未定」かという条件情報を保持するＴ
Ｆレジスタ８６と、ＴＦレジスタ８６から得られた条件
情報にＡＬＵ２Ａ〜２Ｄから得られた条件情報を加えて
出力する真偽計算回路（ＴＦ計算回路）８７と、ＴＦ計
算回路８７から得られた条件情報を保持する将来真偽レ
ジスタ（ＦＴＦレジスタ）８８と、例外処理信号ＲＳ
Ｅ、割込信号などに応答して割込制御信号を生成する割
込制御回路８９と、プログラムカウンタ４の値をＥＰＣ
７０の値と比較し、それらが一致したときＨレベルの比
較信号ＣＭＰを生成する比較回路９０と、Ｈレベルの比
較信号ＣＭＰに応答してリセットされるリカバリモード
ビット９２を持つステータスレジスタ９１とを備える。

【０２８５】ここで、ＴＦレジスタ８６は、上述した実
施例中のＴＦレジスタ１０と異なり、例外処理信号ＲＳ
ＥがＬレベルの間だけＴＦ計算回路８７からの条件情報
を受入れる。すなわち、例外処理信号ＲＳＥがＨレベル
の間はＴＦレジスタ１０内の条件情報の書換えが禁止さ
れる。ＴＦレジスタ８６はまた、Ｈレベルの比較信号Ｃ
ＭＰに応答してＦＴＦレジスタ８８からの条件情報を受
入れる。

【０２８６】ＴＦ計算回路８７は、ＴＦレジスタ８６の
エントリに対応してｍ個のエントリを含む。ＴＦ計算回
路８７の各エントリは、ＡＬＵ２Ａ〜２Ｄから対応する
条件情報が与えれない場合はＴＦレジスタ８６の対応す
るエントリの条件情報をそのまま出力し、ＡＬＵ２Ａ〜
２Ｄから対応する条件情報が与えられた場合はその与え
られた条件情報をそのまま出力する。

【０２８７】したがって、たとえばＴＦレジスタ８６の
第１および第２エントリが「未定」を保持しかつ第３エ
ントリが「真」を保持しているときに、ＡＬＵ２Ａ〜２
Ｄから第１エントリに対応する条件は「真」であるとい
う条件情報が供給された場合は、ＴＦ計算回路８７は、
その第１エントリから「真」を出力し、その第２エント
リから「未定」を出力し、さらにその第３エントリから
「真」を出力する。また、たとえばＴＦレジスタ８６の
第１エントリが「偽」を保持し、第２エントリが「真」
を保持し、さらに第３エントリが「未定」を保持してい
るときに、ＡＬＵ２Ａ〜２Ｄからその第３エントリに対
応する条件は「偽」であるという条件情報が供給された
場合は、ＴＦ計算回路８７は、その第１エントリから
「偽」を出力し、その第２エントリから「真」を出力
し、さらにその第３エントリから「偽」を出力する。

【０２８８】ＦＴＦレジスタ８８はＴＦレジスタ８６と
同様に、ｍ個のエントリを含む。ＦＴＦレジスタ８８の
各エントリは、対応する条件が将来「真」になるのか、
将来「偽」になるのか、あるいはその条件の真偽は「未
定」であるかのいずれかを保持する。

【０２８９】割込制御回路８９は、従来のマイクロプロ
セッサにおける割込制御回路と同様に、割込信号に応答
して割込制御信号を生成する。割込信号は、オーバフロ
ー、ページフォールトなどの例外が発生したとき、その
例外の発生部分から供給される。ＥＰ回路７２から割込
制御回路８９に供給される例外処理信号ＲＳＥもまた、
割込信号の１つである。したがって、割込制御回路８９
はまた、この例外処理信号ＲＳＥにも応答して割込制御
信号を生成する。

【０２９０】割込制御信号が生成されると例外ハンドラ
が呼出され、その発生した例外に対応する例外処理が行
なわれる。例外処理信号ＲＳＥに応答して割込制御信号
が生成され、それにより例外ハンドラが呼出された場合
は、ステータスレジスタ９１のリカバリモードビット９
２が「１」にセットされる。これにより、後述するリカ
バリモードとなる。また、例外処理信号ＲＳＥに応答し
て呼出された例外ハンドラは、ＲＰＣ８５の値をプログ
ラムカウンタ４に格納する。

【０２９１】割込制御回路８９はまた、リカバリモード
ビット９２が「１」にセットされている間に割込信号が
発生したときは、処理中の命令が持っているコミット条
件をＦＴＦレジスタ８８の条件情報と比較し、そのコミ
ット条件が成立している場合は割込制御信号を生成し、
それに応答して呼出された例外ハンドラは対応する例外
処理を行なう。

【０２９２】次に、この第７実施例によるマイクロプロ
セッサの動作について説明する。上記第６実施例と同様
に、図１１に示されるプログラムが実行される場合にお
いて、コミット条件付きの命令Ｉ２が例外を引起こすと
仮定する。

【０２９３】ある分岐命令に従ってこのプログラム中の
第１サイクルのアドレスがプログラムカウンタ４に格納
されると、この基本ブロックＫ１へ実行が移行される。
このときプログラムカウンタ４に格納されるアドレス
は、ＲＰＣ８５にも格納される。

【０２９４】まず第１サイクルにおいて、４つの命令Ｉ
１〜Ｉ４が同時に実行される。ここで、命令Ｉ２が投機
的に実行されると、レジスタｒ１２に格納されている値
とレジスタｒ１３に格納されている値とが加算され、そ
の結果データがシャドウレジスタファイル１３における
第４エントリのシャドウレジスタｒ４に格納される。

【０２９５】この命令Ｉ２は例外を引起こすが、投機的
であるので例外処理は直ちには行なわれない。その代わ
りに、ＥＰ回路７２における第４エントリのラッチ回路
７４に「１」がセットされる。また、コミット制御回路
１４における第４エントリのコミット条件記憶部３２に
はそのコミット条件ＴＦ［１］が格納される。

【０２９６】続いて第２サイクルにおいては、２つの条
件命令Ｃ１，Ｃ２が逐次的に実行される。ここで、レジ
スタｒ２の値がレジスタｒ３の値よりも小さい場合は、
ＡＬＵ２Ａ〜２Ｄからの条件情報に従ってＴＦ計算回路
８７の第１エントリから「真」という条件情報が出力さ
れる。これにより、コミット制御回路１４における第４
エントリのコミット条件記憶部３２に格納されているコ
ミット条件ＴＦ［１］がＴＦ計算回路８７から与えられ
る条件情報と一致するため、ＥＰ回路７２からの例外処
理信号ＲＳＥはＨレベルに立上がる。このＨレベルの例
外処理信号ＲＳＥに応答して割込制御回路８９は、その
ときのプログラムカウンタ４の値をＥＰＣ７０に書込
む。したがって、ＥＰＣ７０には、例外を引起こす命令
Ｉ２のアドレスがそのまま書込まれるのではなく、その
命令Ｉ２のコミット条件ＴＦ［１］を確定するための条
件命令Ｃ２のアドレスが書込まれる。

【０２９７】ＴＦ計算回路８７からの条件情報はＦＴＦ
レジスタ８８に書込まれる。レジスタｒ２の値がレジス
タｒ３の値よりも小さく、しかもレジスタｒ４の値がレ
ジスタｒ５の値と等しい場合は、ＴＦ計算回路８７の第
１および第２のエントリからともに「真」という条件情
報が出力される。したがって、ＦＴＦレジスタ８８の第
１および第２エントリにはともに「真」という条件情報
が書込まれる。

【０２９８】このとき、例外処理信号ＲＳＥはＨレベル
であるため、ＴＦ計算回路８７からのこれらの条件情報
はＴＦレジスタ８６には書込まれない。すなわち、上記
実施例６ではこの時点でＴＦレジスタ１０の第１および
第２エントリが「真」となるが、この実施例７ではＴＦ
レジスタ８６の第１および第２エントリは「未定」のま
ま維持され、その代わりにＦＴＦレジスタ８８の第１お
よび第２エントリが「真」となる。

【０２９９】また、割込制御回路８９からの割込制御信
号に応答して、例外ハンドラが起動される。この例外ハ
ンドラは、ステータスレジスタ９１のリカバリモードビ
ット９２を「１」にセットし、かつＲＰＣ８５の値をプ
ログラムカウンタ４にセットする。これにより、このマ
イクロプロセッサは通常モードからリカバリモードにな
る。

【０３００】ＲＰＣ８５には第１サイクルにおける命令
Ｉ１〜Ｉ４のアドレスが格納されているので、この第１
サイクルから命令が再実行される。リカバリモードにお
いては、実行制御回路１１がＴＦレジスタ８６を参照し
て投機的命令だけを実行する。したがって、第１サイク
ルにおいては、４つの命令のうち３つの投機的命令Ｉ２
〜Ｉ４だけが実行され、逐次的命令Ｉ１は実行されな
い。

【０３０１】ここで、命令Ｉ２が実行されるため、再び
例外が生じる。このとき、命令Ｉ２のコミット条件ＴＦ
［１］は将来「真」となるものか「偽」となるものかを
ＦＴＦレジスタ８８の第１エントリを参照してチェック
される。ここでは、ＦＴＦレジスタ８８の第１エントリ
は「真」であるので、割込制御回路８９によって生成さ
割込制御信号に応答して例外処理が行なわれる。このと
きＴＦレジスタ８６の第１エントリはまだ「未定」であ
るが、この第１エントリは将来必ず「真」となるもので
あるからその例外処理が行なわれるのである。

【０３０２】ここで、もしも命令Ｉ３も例外を引起こし
たとしても、この命令Ｉ３のコミット条件はＴＦ［１］
であるのに対し、ＦＴＦレジスタ８８の第１エントリは
「真」であるので、その例外処理が行なわれることはな
い。ここではＦＴＦレジスタ８８の第１エントリは
「真」であるが、「未定」の場合は、通常モードと同様
に、Ｈレベルの例外発生信号ＳＥに応答してＥＰ回路７
２における第５エントリのラッチ回路７４が「１」にセ
ットされる。

【０３０３】この例外処理は通常の例外処理と同様に、
例外が発生したと同時に行なわれているので、その例外
処理が終了すると、その例外を引起こした命令Ｉ２の次
の命令Ｃ１，Ｃ２のアドレスがプログラムカウンタ４に
格納され、これらの命令Ｃ１，Ｃ２から実行が再開され
る。このため、プログラムカウンタ４の値がＥＰＣ７０
の値と等しくなり、これにより比較回路９０はＨレベル
の比較信号ＣＭＰを生成する。Ｈレベルの比較信号ＣＭ
Ｐに応答して、ＴＦレジスタ８６はＦＴＦレジスタ８８
からの条件情報を格納し、さらにステータスレジスタ９
１のリカバリモードビット９２は「０」にリセットされ
る。これにより、このマイクロプロセッサはリカバリモ
ードから通常モードに戻る。

【０３０４】この第７実施例によれば、上記第６実施例
に必要なリカバリコードとそのリカバリコードを呼出す
ためのジャンプテーブルとが必要とならないので、例外
処理を行なうためにプログラムのバイナリサイズを特に
大きくする必要はない。また、リカバリのための再実行
は元のプログラムに従って行なわれるので、キャッシュ
ミス、ページフォールトなどの例外が発生する確率は極
めて低くなる。さらに、リカバリのための再実行が行な
われるときにおいても、このマイクロプロセッサは命令
を投機的に実行することができるので、投機的実行が可
能なこのマイクロプロセッサの機能をより有効に活用す
ることができる。

【０３０５】

【発明の効果】請求項１に記載のコミット条件付き命令
の処理方法によれば、コミット条件の成否を判定する前
にその命令を投機的に実行することができるので、ＡＬ
Ｕなどの演算装置の使用率が高められ、命令の処理速度
が向上するという効果を奏する。

【０３０６】請求項２に記載のコミット条件付き命令の
処理方法によれば、上記請求項１の効果に加えて、投機
的に実行した命令が例外を引起こした場合はその例外処
理を保留し、コミット時にその例外処理を行なうので、
無駄な例外処理を行なうことがなく、命令の処理速度は
さらに向上するという効果を奏する。

【０３０７】請求項３に記載のコミット条件付き命令の
処理方法によれば、上記請求項１および請求項２の効果
に加えて、既に処理した命令を再処理するので、例外が
発生した場合でも常に正確な結果データが生成され、す
べての命令を正確に処理することができる。

【０３０８】請求項４に記載のコミット条件付き命令の
処理方法によれば、パイプライン制御によるある処理ス
テージにおいて、命令を実行して生成した結果データは
確定的に保持されるべきか暫定的に保持されるべきかと
いう処置情報が生成されるため、コミット条件の成否を
判定する前に命令を投機的に実行することができ、ＡＬ
Ｕなどの演算装置の使用率がさらに高められ、命令の処
理速度はさらに向上するという効果を奏する。

【０３０９】請求項５に記載のコミット条件付き命令の
処理方法によれば、上記請求項４の効果に加えて、ある
処理ステージにおいて上記処置情報が必要に応じて変更
されるため、すべての命令を常に正確に処理することが
できる。

【０３１０】請求項６に記載のコミット条件付き命令の
処理装置によれば、コミット条件の成否が判明する前に
その命令を投機的に実行することができるので、ＡＬＵ
などの演算装置の使用率が高められ、命令の処理速度が
向上するという効果を奏する。

【０３１１】請求項７に記載のコミット条件付き命令の
処理装置によれば、パイプライン制御によるある処理ス
テージにおいて、命令を実行して生成した結果データは
確定的に保持されるべきか暫定的に保持されるべきかを
示す処置情報が生成されるため、コミット条件の成否が
判明する前に命令を投機的に実行でき、ＡＬＵなどの演
算装置の使用率がさらに高められ、命令の処理速度はさ
らに向上するという効果を奏する。

【０３１２】請求項８に記載のコミット条件付き命令の
処理装置によれば、上記請求項７の効果に加えて、その
ある処理ステージにおいてコミット条件が判明した場合
はその処置情報が変更されるので、命令を常に正確に処
理することができる。

【０３１３】請求項９に記載のコミット条件付き命令の
処理装置によれば、上記請求項６の効果に加えて、確定
的に保持された結果データであっても暫定的に保持され
た結果データであっても、常に読出すことができるとい
う効果を奏する。

【０３１４】請求項１０に記載のコミット条件付き命令
の処理装置によれば、請求項６の効果に加えて、フラグ
によって結果データが確定的に保持されているか暫定的
に保持されているかが示されるので、レジスタファイル
の容量はさほど大きくならない。

【０３１５】請求項１１に記載のコミット条件付き命令
の処理装置によれば、上記請求項６の効果に加えて、真
偽レジスタが条件情報を確定的または暫定的に保持する
ことができるので、条件命令も投機的に実行することが
できる。

【０３１６】請求項１２に記載のコミット条件付き命令
の処理装置によれば、上記請求項６の効果に加えて、命
令を投機的に実行したときに例外が発生した場合はその
コミット時に例外処理を行なうので、無駄な例外処理を
行なうことはなく、命令の処理速度はさらに向上すると
いう効果を奏する。

【０３１７】請求項１３に記載のコミット条件付き命令
の処理装置によれば、そのコミット時までの命令が再処
理されるので、常に正しい結果データが生成される。し
たがって、常に命令を正確に処理することができるとい
う効果を奏する。

【０３１８】請求項１４に記載のコミット条件付き命令
の処理装置によれば、上記請求項６、請求項１２および
請求項１３の効果に加えて、例外処理を行なう場合はそ
のコミット時までの命令を逐次的な順序で処理するた
め、命令の処理速度はさらに向上するという効果を奏す
る。

【０３１９】請求項１５に記載のコミット条件付き命令
の処理装置によれば、上記請求項６の効果に加えて、将
来真偽レジスタ手段にコミット条件が将来なるであろう
条件情報を保持しておき、そのコミット時までの命令を
再処理して再び例外が発生したときその将来真偽レジス
タ手段を参照して必要に応じて例外処理を行なっている
ので、プログラムのバイナリサイズを大きくすることな
く、常に正確な結果データを生成することができる。

【０３２０】請求項１６に記載のコミット条件付き命令
の処理装置によれば、上記請求項６および請求項１５の
効果に加えて、例外が発生した場合は投機的な命令だけ
が再処理されるので、例外を正確に処理できるという効
果を奏する。

【０３２１】請求項１７に記載のコミット条件付き命令
の処理装置によれば、上記請求項１４および請求項１６
の効果に加えて、例外の発生が一旦記憶されると、その
内容が書換えられることはないので、その例外処理は確
実に行なわれるという効果を奏する。

【図面の簡単な説明】

【図１】 この発明の第１実施例によるマイクロプロセ
ッサの構成を示すブロック図である。

【図２】 図１に示したマイクロプロセッサのための命
令コードの一例を示す説明図である。

【図３】 図１に示したマイクロプロセッサにおけるＴ
Ｆレジスタの構成を示す説明図である。

【図４】 図１に示したマイクロプロセッサのための命
令コードにおけるコミット条件部の構成を示す説明図で
ある。

【図５】 図１に示したマイクロプロセッサにおける実
行制御回路の機能を説明するための概念図である。

【図６】 図１に示した実行制御回路の構成を示すブロ
ック図である。

【図７】 図６に示した実行制御回路におけるコミット
条件計算回路の構成を示すブロック図である。

【図８】 図７に示したコミット条件計算回路における
比較回路の構成を示す回路図である。

【図９】 図１に示したマイクロプロセッサにおけるシ
ーケンシャルレジスタファイル、シャドウレジスタファ
イルおよびコミット制御回路の構成を示すブロック図で
ある。

【図１０】 プログラムの一例を示すフローチャートで
ある。

【図１１】 図１０に示したプログラムに従って図１に
示したマイクロプロセッサのためのプログラムを示すプ
ログラムリストである。

【図１２】 この発明の第２実施例によるマイクロプロ
セッサの構成を示すブロック図である。

【図１３】 図１２に示したマイクロプロセッサの動作
を示すタイムチャートである。

【図１４】 図１２に示したマイクロプロセッサにおけ
る有効性計算回路の構成を示すブロック図である。

【図１５】 図１２に示したマイクロプロセッサにおけ
る書込指定計算回路の構成を示すブロック図である。

【図１６】 この発明の第３実施例によるマイクロプロ
セッサのためのプログラムを示すプログラムリストであ
る。

【図１７】 図１６に示したプログラムに従って命令を
処理するマイクロプロセッサにおけるコミット条件計算
回路の構成を示すブロック図である。

【図１８】 この発明の第４実施例によるマイクロプロ
セッサの構成を示すブロック図である。

【図１９】 図１８に示したマイクロプロセッサのため
のプログラム示すプログラムリストである。

【図２０】 この発明の第５実施例によるマイクロプロ
セッサにおけるレジスタファイルの構成を示す説明図で
ある。

【図２１】 この発明の第６実施例によるマイクロプロ
セッサの構成を示すブロック図である。

【図２２】 図２１に示したマイクロプロセッサにおけ
るシーケンシャルレジスタファイル、シャドウレジスタ
ファイル、コミット制御回路およびＥＰ回路の構成を示
すブロック図である。

【図２３】 図２１に示したマイクロプロセッサによる
例外処理の動作を示すタイムチャートである。

【図２４】 図２１に示したマイクロプロセッサによっ
て処理されるリカバリコードを示すプログラムリストで
ある。

【図２５】 図２１に示したマイクロプロセッサにおい
て、リカバリコードを呼出すためのプログラムリストで
ある。

【図２６】 図２１に示したマイクロプロセッサにおけ
るＥＰ回路に書換禁止の手段が必要な理由を説明するた
めのプログラムリストである。

【図２７】 この発明の第７実施例によるマイクロプロ
セッサの構成を示すブロック図である。

【図２８】 従来のマイクロプロセッサの構成を示すブ
ロック図である。

【符号の説明】

２Ａ，２Ｂ，２Ｃ，２Ｄ ＡＬＵ、１０，８６ ＴＦレ
ジスタ、１１ 実行制御回路、１２ シーケンシャルレ
ジスタファイル、１３ シャドウレジスタファイル、１
４ コミット制御回路、１７，４１，５３ コミット条
件計算回路、２０，２１ 比較回路、３８ コミット条
件レジスタ、３９ 第１の有効性レジスタ、４０ 第１
の書込指定レジスタ、４２ 有効性計算回路、４３ 書
込指定計算回路、４４ 第２の有効性レジスタ、４５
第２の書込指定レジスタ、５２レジスタファイル書込制
御回路、６０ シーケンシャルＴＦレジスタ、６１ シ
ャドウＴＦレジスタ、６２ ＴＦレジスタ用コミット制
御回路、６５ 第１のレジスタファイル、６６ 第２の
レジスタファイル、７０ 例外プログラムカウンタ（Ｅ
ＰＣ）、７２ ＥＰ回路、７４ ラッチ回路、８１ Ｏ
Ｒ回路、８７ ＴＦ計算回路、８８ ＦＴＦレジスタ、
８９ 割込み制御回路、Ｆ１〜Ｆ３２ フラグ。

Claims (17)

【特許請求の範囲】
1. 【請求項１】 複数の条件の下で、各々が対応する１つ
   のコミット条件を持つ複数の命令を処理するコミット条
   件付き命令の処理方法であって、前記コミット条件は対
   応する命令を最終的に処理するために必要な前記条件の
   うちいずれかからなり、 前記条件のうち選択された少なくとも１つの条件を判定
   するステップと、 前記命令のうち選択された少なくとも１つの命令に対応
   するコミット条件を前記条件と比較するステップと、 その比較後、その選択された命令を実行して結果データ
   を生成するステップと、 その対応するコミット条件中のすべての条件の真偽がす
   でに判定されている条件の真偽と対応的に一致している
   第１の場合はその生成した結果データを確定的に保持
   し、その対応するコミット条件中のいずれかの条件の真
   偽がすでに判定されている条件の真偽と対応的に一致し
   かつその対応するコミット条件中のその他の条件が未だ
   判定されていない第２の場合はその生成した結果データ
   を暫定的に保持するステップと、 前記第２の場合は、その対応するコミット条件中のすべ
   ての条件の真偽がすでに判定されている条件の真偽と対
   応的に一致するコミット時に、その暫定的に保持した結
   果データを確定的に保持し直すステップとを含むコミッ
   ト条件付き命令の処理方法。
2. 【請求項２】 その選択された命令が処理される間に例
   外が発生した場合であって、前記第１の場合はその例外
   を直ちに処理し、前記第２の場合はその例外の発生を記
   憶するステップと、 その例外の発生が記憶されている場合は前記コミット時
   にその例外を処理するステップとをさらに含む請求項１
   に記載のコミット条件付き命令の処理方法。
3. 【請求項３】 その選択された命令が処理される間に例
   外が発生した場合であって、前記第１の場合はその例外
   を直ちに処理し、前記第２の場合はその例外の発生を記
   憶するステップと、 前記コミット時にその例外の発生が記憶されている場合
   は前記複数の命令のうち前記コミット時までにすでに処
   理された命令を最初から再処理するステップと、 その命令が再処理される間にその例外が再び発生したと
   き、その例外を直ちに処理するステップとをさらに含む
   ことを特徴とする請求項１に記載のコミット条件付き命
   令の処理方法。
4. 【請求項４】 複数の条件の下で、各々が対応する１つ
   のコミット条件を持つ複数の命令を複数の処理ステージ
   を経てパイプライン制御によって処理するコミット条件
   付き命令の処理方法であって、前記コミット条件は対応
   する命令を最終的に処理するために必要な前記条件のう
   ちいずれかからなり、 前記条件のうち選択された少なくとも１つの条件を判定
   するステップと、 前記複数の処理ステージのうち１つの処理ステージにお
   いて、前記命令のうち選択された少なくとも１つの命令
   に対応するコミット条件を前記条件と比較するステップ
   と、 その対応するコミット条件中のすべての条件の真偽がす
   でに判定されている条件の真偽と対応的に一致している
   第１の場合はその次の処理ステージへ移行するときにそ
   の選択された命令が実行されて生成されるであろう結果
   データは確定的に保持されるべきという第１の処置情報
   を生成し、その対応するコミット条件中のいずれかの条
   件の真偽がすでに判定されている条件の真偽と対応的に
   一致しかつその対応するコミット条件中のその他の条件
   が未だ判定されていない第２の場合はその次の処理ステ
   ージへ移行するときにその選択された命令が実行されて
   生成されるであろう結果データは暫定的に保持されるべ
   きという第２の処置情報を生成するステップと、 その比較後、その選択された命令を実行して結果データ
   を生成するステップと、 前記第１の場合はその第１の処置情報に従ってその生成
   された結果データを確定的に保持し、前記第２の場合は
   その第２の処置情報に従ってその生成された結果データ
   を暫定的に保持するステップと、 前記第２の場合は、その対応するコミット条件中のすべ
   ての条件の真偽がすでに判定されている条件の真偽と対
   応的に一致するコミット時に、その暫定的に保持した結
   果データを確定的に保持し直すステップとを含むコミッ
   ト条件付き命令の処理方法。
5. 【請求項５】 第１または第２の処置情報を生成した
   後、前記１つの処理ステージ以降のもう１つの処理ステ
   ージにおいて、その対応するコミット条件を前記条件と
   再び比較するステップと、 その比較の結果、前記第２の場合から前記第１の場合へ
   変化している場合はさらにその次の処理ステージへ移行
   するときにその第２の処置情報を第１の処置情報へ変更
   するステップとをさらに含むことを特徴とする請求項４
   に記載のコミット条件付き命令の処理方法。
6. 【請求項６】 複数の条件の下で、各々が対応する１つ
   のコミット条件を持つ複数の命令を処理するコミット条
   件付き命令の処理装置であって、前記コミット条件は対
   応する命令を最終的に処理するために必要な前記条件の
   うちいずれかからなり、 前記命令のうち選択された少なくとも１つの命令を実行
   し、かつ、前記条件のうち選択された少なくとも１つの
   条件を判定する演算手段と、 前記演算手段がその選択された命令を実行して生成した
   結果データを確定的または暫定的に保持するデータ保持
   手段と、 前記複数の条件に対応する複数のエントリを含み、前記
   エントリの各々は、対応する条件が真であるという第１
   の条件情報、対応する条件が偽であるという第２の条件
   情報、および対応する条件の真偽が未定であるという第
   ３の条件情報のうちいずれかを保持するものである、真
   偽レジスタ手段と、 その対応するコミット条件を前記真偽レジスタ手段から
   得られた条件情報と比較し、（ｉ）その対応するコミッ
   ト条件中のすべての条件の真偽がそのすべての条件に対
   応する条件情報と対応的に一致する第１の場合は前記デ
   ータ保持手段が結果データを確定的に保持するように制
   御し、（ii）その対応するコミット条件中のいずれかの
   条件の真偽がそのいずれかの条件に対応する条件情報と
   対応的に一致しかつその対応するコミット条件中のその
   他の条件に対応する条件情報が第３の条件情報である第
   ２の場合は前記データ保持手段が結果データを暫定的に
   保持するように制御する実行制御手段と、 その対応するコミット条件を前記真偽レジスタ手段から
   得られた条件情報と比較し、その対応するコミット条件
   中のすべての条件の真偽がそのすべての条件に対応する
   条件情報と対応的に一致するコミット時に、前記データ
   保持手段が暫定的に保持した結果データを確定的に保持
   し直すように制御するコミット制御手段とを備えたコミ
   ット条件付き命令の処理装置。
7. 【請求項７】 複数の条件の下で、各々が対応する１つ
   のコミット条件を持つ複数の命令を複数の処理ステージ
   を経てパイプライン制御によって処理するコミット条件
   付き命令の処理装置であって、前記コミット条件は対応
   する命令を最終的に処理するために必要な前記条件のう
   ちいずれかからなり、 前記命令のうち選択された少なくとも１つの命令を実行
   し、かつ、前記条件のうち選択された少なくとも１つの
   条件を判定する演算手段と、 前記演算手段がその選択された命令を実行して生成した
   結果データを確定的または暫定的に保持するデータ保持
   手段と、 前記複数の条件に対応する複数のエントリを含み、前記
   エントリの各々は、対応する条件が真であるという第１
   の条件情報、対応する条件が偽であるという第２の条件
   情報、および対応する条件の真偽が未定であるという第
   ３の条件情報のうちいずれかを保持するものである、真
   偽レジスタ手段と、 前記複数の処理ステージのうち１つの処理ステージにお
   いて、その対応するコミット条件を前記真偽レジスタ手
   段から得られた条件情報と比較し、（ｉ）その対応する
   コミット条件中のすべての条件の真偽がそのすべての条
   件に対応する条件情報と対応的に一致する第１の場合は
   その次の処理ステージへ移行するときに前記演算手段が
   その選択された命令を実行して生成するであろう結果デ
   ータは確定的なものであるという第１の処置情報を生成
   し、（ii）その対応するコミット条件中のいずれかの条
   件の真偽がそのいずれかの条件に対応する条件情報と対
   応的に一致しかつその対応するコミット条件中のその他
   の条件に対応する条件情報が第３の条件情報である第２
   の場合はその次の処理ステージへ移行するときに前記演
   算手段がその選択された命令を実行して生成するであろ
   う結果データは暫定的なものであるという第２の処置情
   報を生成する情報生成手段と、 （ｉ）前記第１の場合はその第１の処置情報に従って前
   記演算手段が生成した結果データを前記データ保持手段
   が確定的に保持するように制御し、（ii）前記第２の場
   合はその第２の処置情報に従って前記演算手段が生成し
   た結果データを前記データ保持手段が暫定的に保持する
   ように制御する書込制御手段と、 その対応するコミット条件を前記真偽レジスタ手段から
   得られた条件情報と比較し、その対応するコミット条件
   中のすべての条件の真偽がそのすべての条件に対応する
   条件情報と対応的に一致するコミット時に、前記データ
   保持手段が暫定的に保持した結果データを確定的に保持
   し直すように制御するコミット制御手段とを備えたコミ
   ット条件付き命令の処理装置。
8. 【請求項８】 前記情報生成手段が第１または第２の処
   置情報を生成した前記１つの処理ステージ以降のもう１
   つの処理ステージにおいて、前記第２の場合から前記第
   １の場合へ変化している場合はさらにその次の処理ステ
   ージへ移行するときにその第２の処置情報を第１の処置
   情報へ変更する情報変更手段をさらに備えた請求項７に
   記載のコミット条件付き命令の処理装置。
9. 【請求項９】 前記データ保持手段は、その結果データ
   を確定的に保持する第１のレジスタ手段と、その結果デ
   ータを暫定的に保持する第２のレジスタ手段とを備えた
   ことを特徴とする請求項６から請求項８までのいずれか
   に記載のコミット条件付き命令の処理装置。
10. 【請求項１０】 前記データ保持手段は、その結果デー
    タを確定的に保持しているのかまたは暫定的に保持して
    いるのかを特定するためのフラグを備えたことを特徴と
    する請求項６から請求項８までのいずれかに記載のコミ
    ット条件付き命令の処理装置。
11. 【請求項１１】 前記条件のうち少なくとも１つの条件
    を判定するための条件命令もまた、対応する１つのコミ
    ット条件を持ち、 前記真偽レジスタ手段の各エントリは、条件情報を確定
    的または暫定的に保持し、 前記実行制御手段は、その条件命令に対応するコミット
    条件を前記真偽レジスタ手段から得られた条件情報と比
    較し、（ｉ）その条件命令に対応するコミット条件中の
    すべての条件の真偽がそのすべての条件に対応する条件
    情報と対応的に一致する第３の場合は前記演算手段がそ
    の条件命令に従ってその選択された条件を判定して生成
    した第１または第２の条件情報を前記真偽レジスタ手段
    が確定的に保持するように制御し、（ii）その条件命令
    に対応するコミット条件中のいずれかの条件の真偽がそ
    のいずれかの条件に対応する条件情報と対応的に一致し
    かつその条件命令に対応するコミット条件中のその他の
    条件に対応する条件情報が第３の条件情報である第４の
    場合は前記演算手段がその条件命令に従ってその選択さ
    れた条件を判定して生成した第１または第２の条件情報
    を前記真偽レジスタ手段が暫定的に保持するように制御
    し、 その条件命令に対応するコミット条件を前記真偽レジス
    タ手段から得られた条件情報と比較し、その条件命令に
    対応するコミット条件中のすべての条件の真偽がそのす
    べての条件に対応する条件情報と一致するコミット時
    に、前記真偽レジスタ手段が暫定的に保持した第１また
    は第２の条件情報を確定的に保持し直すように制御する
    第２のコミット制御手段をさらに備えたことを特徴とす
    る請求項６から請求項１０までのいずれかに記載のコミ
    ット条件付き命令の処理装置。
12. 【請求項１２】 その選択された命令が処理される間に
    例外が発生しかつ前記第２の場合はその例外の発生を記
    憶する例外記憶手段と、 前記コミット時に前記例外記憶手段がその例外の発生を
    記憶している場合はその例外を処理する例外処理手段と
    をさらに備えたことを特徴とする請求項６から請求項１
    １までのいずれかに記載のコミット条件付き命令の処理
    装置。
13. 【請求項１３】 前記例外処理手段はさらに、その例外
    を処理する前に、前記複数の命令のうち、少なくともそ
    の例外の発生時から前記コミット時までの間にその結果
    データが暫定的に保持されている命令を再処理する再処
    理手段を備えたことを特徴とする請求項１２に記載のコ
    ミット条件付き命令の処理装置。
14. 【請求項１４】 前記再処理手段は、その対応する結果
    データが暫定的に保持されている命令を逐次的な順序で
    再処理することを特徴とする請求項１３に記載のコミッ
    ト条件付き命令の処理装置。
15. 【請求項１５】 前記真偽レジスタ手段から得られた条
    件情報に前記演算手段がその選択された条件を判定して
    生成した条件情報を加える真偽計算手段と、 その選択された命令が処理される間に例外が発生しかつ
    前記第２の場合はその例外の発生を記憶する例外記憶手
    段と、 前記真偽計算手段から得られた条件情報を保持する将来
    真偽レジスタ手段と、 前記コミット時に前記例外記憶手段がその例外の発生を
    記憶している場合は前記複数の命令のうち前記コミット
    時までにすでに処理された命令を最初から再処理する再
    処理手段と、 前記再処理手段がその命令を再処理している間にその例
    外が再び発生したとき、その例外を引起こした命令に対
    応するコミット条件を前記将来真偽レジスタ手段から得
    られた条件情報と比較し、その対応するコミット条件中
    のすべての条件の真偽がそのすべての条件に対応する条
    件情報と対応的に一致する場合はその例外を処理する例
    外処理手段とをさらに備え、 前記真偽レジスタ手段は、前記再処理手段がその命令を
    再処理している場合は前記真偽計算手段から得られた条
    件情報を受入れず、そうでない場合はその条件情報を受
    入れ、かつ、前記再処理手段がその命令を再処理し終え
    たとき前記将来真偽レジスタ手段から得られた条件情報
    を受入れることを特徴とする請求項６から請求項１１ま
    でのいずれかに記載のコミット条件付き命令の処理装
    置。
16. 【請求項１６】 前記再処理手段は、その命令のうち前
    記第２の場合における命令を選択的に再処理すること特
    徴とする請求項１５に記載のコミット条件付き命令の処
    理装置。
17. 【請求項１７】 前記例外記憶手段がその例外の発生を
    記憶している間はその記憶されている内容が書換えられ
    るのを禁止する禁止手段をさらに備えたことを特徴とす
    る請求項１２から請求項１６までのいずれかに記載のコ
    ミット条件付き命令の処理装置。