-
Die vorliegende Erfindung bezieht
sich allgemein auf das Gebiet der Entwurfs- und Layout-Verifizierung
einer integrierten Schaltung (IC = Integrated Circuit). Insbesondere
und nicht einschränkend
richtet sich die vorliegende Erfindung auf einen Layoutentwurfsverfahren
und ein System zum Bereitstellen einer Umgehungskapazität und entsprechender Dichten
in einem IC-Chip.
-
Moderne IC-Techniken erfordern, daß ein aktiver
Bereich und Polysiliziumdichten innerhalb bestimmter Ober- und Unter-Grenzen liegen. Solche Techniken
verwenden üblicherweise
Füllmerkmale, die
Aktiv-Bereich- und/oder Polysilizium-Schichten umfassen, um eine Dichtekonformität zu erreichen. Diese
Füllmerkmale
bieten keinen elektrischen Vorteil, während sie die Herstellbarkeit
der IC-Vorrichtung verbessern. Insbesondere wo einer Schaltung strenge
Umgehungskapazitäts-Minimalanforderungen
auferlegt sind, ist das ausschließliche Bereitstellen elektrisch
inaktiver Füllmerkmale
keine brauchbare Lösung.
Andererseits, wenn ein Schaltungslayout mit einer Ansicht entworfen
ist, dessen Umgehungskapazität
zu Maximieren, können
die Dichten außerhalb
der Grenzen liegen.
-
Es ist die Aufgabe der vorliegenden
Erfindung, einen Entwurfs-Verfahren und ein -System für eine integrierte
Schaltung, und ein computerlesbares Medium mit verbesserten Charakteristika
zu schaffen.
-
Diese Aufgabe wird durch einen Entwurfsverfahren
gemäß Anspruch
1, ein Entwurfssystem gemäß Anspruch
14 und ein computerzugreifbares Medium gemäß Anspruch 24 gelöst.
-
Dementsprechend schafft die vorliegende Erfindung
vorteilhafterweise ein Layoutentwurfs-Verfahren und ein -System
zum Liefern einer Umgehungskapazität und entsprechender Dichten
in einem IC-Chip ohne die zuvor genannten Mängel. Bei einem Ausführungsbeispiel
ist eine einstellbare Kondensatorzelle als eine Mehrzahl von Teilzellen
bereitgestellt, jede mit einer Polysiliziumform angeordnet über einer
entsprechenden Aktiver-Bereich-Form. Die Polysiliziumformen sind
elektrisch mit einer ersten Leistungsschiene verbunden, und die
Aktiver-Bereich-Formen sind elektrisch mit einer zweiten Leistungsschiene
gekoppelt. Die Teilzellen der einstellbaren Kondensatorzelle sind
wirksam, um modifiziert zu werden, um eine Dichte oder eine elektrische
Messung einzuhalten, die der IC zugeordnet ist.
-
Bevorzugte Ausführungsbeispiele der vorliegenden
Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden
Zeichnungen näher
erläutert.
Es zeigen:
-
1 ein
Ausführungsbeispiel
eines IC-Entwurfsflusses, bei dem die Lehren der vorliegenden Erfindung
vorteilhaft zum Erhalten einer akzeptablen Umgehungskapazität praktiziert
werden können, während sie
zu den Dichteanforderungen konform sind;
-
2A und 2B (Stand der Technik) zwei
aktuelle IC-Entwurfsflußausführungsbeispiele;
-
3 (Stand
der Technik) ein Grundrißlayout
einer exemplarischen IC, die eine herkömmliche Umgehungskapazitätsanordnung
aufweist;
-
4 ein
Flußdiagramm
der verschiedenen Operationen, die in einem Ausführungsbeispiel der Entwurfsflußmethodik
der vorliegenden Erfindung zum Erreichen einer elektrischen Funktionalität (z. B. die
Umgehungskapazität)
sowie der Konformität
mit Herstellbarkeitsanforderungen wie z. B. Dichtemaße umfaßt sind;
-
5 ein
Grundrißlayout
eines IC-Ausführungsbeispiels,
das eine Umgehungskapazitätsanordnung
gemäß den Lehren
der vorliegenden Erfindung aufweist;
-
6 ein
Ausführungsbeispiel
einer einstellbaren Kondensatorzelle zum Bereitstellen einer Umgehungskapazität gemäß den Lehren
der vorliegenden Erfindung;
-
7 ein
anderes Ausführungsbeispiel
einer einstellbaren Kondensatorzelle zum Bereitstellen einer Umgehungskapazität gemäß den Lehren
der vorliegenden Erfindung; und
-
8A bis 8C weitere Ausführungsbeispiele einer
einstellbaren Kondensatorzelle der vorliegenden Erfindung.
-
In den Zeichnungen werden gleiche
oder ähnliche
Elemente mit identischen Bezugszeichen in den unterschiedlichen
Ansichten derselben bezeichnet, und die verschiedenen dargestellten
Elemente sind nicht notwendigerweise maßstabsgetreu gezeichnet. Bezugnehmend
nun auf 1 ist darin
ein Ausführungsbeispiel
des IC-Entwurfsflusses gezeigt, bei dem die Lehren der vorliegenden
Erfindung vorteilhaft zum Erhalten einer akzeptablen Umgehungskapazität in einer
IC-Vorrichtung praktiziert werden können, während dieselbe mit Dichteanforderungen komform
geht, die aufgrund von Herstellungsprozeßberücksichtigungen auferlegt sein
können.
Nach dem Definieren umfassender Funktionsanforderungen der IC-Vorrichtung
(Block 102) werden bekannte Techniken der elektronischen
Entwurfautomatisierung (EDA = Electronic Design Automation) und
des darauf bezogenen computergestützten Entwurfs (CAD = Computer
Edit Design) verwendet, um die hohen oft komplexen Funktionsanforderun gen
in verschiedenen System und Teilsystemen zu reduzieren, mit entsprechenden
Funktionsbeschreibungen auf niedrigeren Ebenen (Block 104).
Bei einem computerimplementierten iterativen Verfahren werden weitere
Reduzierungen der Funktionsanforderungen durchgeführt, um
strukturelle Strukturelemente bzw. Konstrukte zu erhalten, die die
Entwurfsziele erfüllen.
Somit werden verschiedene Ebenen der Hardwareabstraktion erreicht,
z. B. Registerebene (Block 106), Gate-/Schaltung-Ebene
(Block 108) und Layoutebene (Block 110). Innerhalb
dieser Verfahren wird eine Entwurfssprachenbeschreibung der IC auf
hoher Ebene (z. B. HDL, VHDL, Verflog, etc.) durch ein Computersystem in
eine Netzliste aus generischer Logik translatiert. Die generische
Logik kann dann in eine Netzliste aus technikspezifischen Gates
und Verbindungen zwischen denselben translatiert werden. Nachfolgend wird
ein physikalisches Entwurfstool allgemein verwendet, um die tatsächliche
Logik, physikalische Außenanschlüsse, Verdrahtung
und Verbindungen gemäß dem Schaltungsentwurf
zu plazieren und weiterzuleiten, um ein physikalisches Layout der
Halbleiter-IC zu erzeugen.
-
Wie bekannt ist, unterstützen die
meisten EDA/CAD-Systeme einen Layouteditor zum Erzeugen einer Layoutdatenbank,
die einen geometrischen Entwurf einer IC-Vorrichtung liefert. Eine
Layoutdatenbank kann in einem Standardformat dargestellt sein, wie
z. B. dem Cal-Tech Intermediate Format (CIF) oder dem GDS2 Standardformat,
oder in einem anderen proprietären
Format. Eine Layoutdatenbank umfaßt üblicherweise geometrische Parameter,
die geometrischen Objekten oder Geometrien zugeordnet sind (z. B.
Polygonen etc.), die die Position und die Dimension unterschiedlicher
Schichten von Materialien spezifizieren, die auf ein Siliziumwafer
aufgebracht werden sollen. Die Geometrien werden üblicherweise
in jeweilige Rechtecke umgewandelt, die gemäß ihrer physischen Position
angeordnet sind und üblicherweise
durch Parameterwerte in der Form von Koordinaten dargestellt sind.
-
Das Layout eines IC-Entwurfs kann
in Bezug auf ein symbolisches Layout oder ein logisches Layout beschrieben
werden und nicht in Bezug auf die tatsächliche Geometrie der Masken
und Schichten, die den Chip aufweisen. Ein symbolisches Layout schafft
einen höheren
Abstraktionspegel als ein Maskenlayout und ist daher einfacher zu
manipulieren. Bei einem symbolischen Layout können Grundkomponenten eines
IC-Entwurfs in Gruppen organisiert sein, die als „Zellen"
bezeichnet werden, und das Layout kann in Bezug auf die Zellen und
ihre relative Plazierung und Verbindung beschrieben sein. Eine Zelle,
die nur Grundsymbole enthält
(d. h. Transistoren, Drähte,
Kondensatoren und andere physikalische Komponenten) wird als eine „Blattzelle"
bezeichnet.
-
Sobald der IC-Entwurf plaziert und
weitergeleitet wurde, kann eine Reihe von Tests an dem resultierenden
Layout durchgeführt
werden, um sicherzustellen, daß verschiedene
Entwurfs-/Verfahrens-/Herstellungs-Anforderungen erfüllt werden. Diese
Tests werden als Teil eines Verfahrens durchgeführt, das Layoutverifizierung
genannt wird (Block 112), ein wichtiger letzter Schritt
bevor der IC-Entwurf in Silizium übergeführt wird. Bei einer Implementierung
umfassen derartige Nach-Layout-IC-Verifizierungsverfahren eine Layoutparasitärextraktion
(LPE = Layout Parasitic Extraction), eine Entwurfsregelprüfung (DRC
= Design Rule Checking) und eine Konnektivitätsanalyse. Entwurfsregeln stellen
sicher, daß ein
IC-Layoutentwurf funktional ist und hergestellt werden kann (z.
B. können
Entwurfsregeln verhindern, daß ein
Schaltungslayout mit Kurzschlüssen entworfen
wird). Eine IC-Analyse kann ferner durchgeführt werden, um zu verifizieren,
daß die
elektrischen Verbindungen eines Halbleiterchips einem ursprünglich beabsichtigten
Entwurf entsprechen, sobald bestimmt wurde, daß die Entwurfsregeln korrekt befolgt
wurden (d. h. Konnektivitätsanalyse).
Zusätzlich
dazu werden Anforderungen, die aufgrund von hochentwickelten Verfahrenstechnologien
und Anwendungen von Praktiken entstehen, wie z. B. Entwurf für Herstellbarkeit (DFM
= Design For Manufacturability), Testentwurf (DFT = Design for Test),
Ertragsentwurf (DFY = Design for Yield), und ähnliches, ebenfalls in einem
Nach-Layout-Verifizierungsverfahren
auf eine computerimplementierte iterative Weise verifiziert, wie
hierin nachfolgend in Bezug auf ein Ausführungsbeispiel der vorliegenden
Erfindung detaillierter beschrieben wird.
-
Wie in dem Abschnitt Hintergrund
der vorliegenden Patentanmeldung herausgestellt wurde, erlegen moderne
IC-Herstellungstechniken
Polysilizium- und Aktiver-Bereich-Dichten eines IC-Chips bestimmte Ober-
und Unter-Grenzen auf. Zusätzlich dazu
bestehen ausgleichende elektrische Anforderungen, wie z. B. Minimalumgehungskapazität, die durch
die Beträge
von Polysilizium und aktivem Bereich in einem Chip beeinträchtigt werden.
Die 2A und 2B zeigen zwei herkömmliche
Entwurfsflüsse,
die versuchen, den Layoutentwurf eines Chips zu manipulieren, um
eine Konformität
im Hinblick auf diese Anforderungen zu erreichen. Wie üblich, wird
ein CAD/EDA-Fluß verwendet
(Block 202), wie hierin vorangehend detailliert ausgeführt wurde, um
den Chip zu entwerfen. Der in 2A beispielhaft gezeigte
Fluß bezieht
sich auf den Zustand, in dem Entwickler versuchen sicherzustellen,
daß die
Minimalumgehungskapazitätsanforderung
des Chips erfüllt
wird. Da es im voraus nicht bekannt ist, was die abschließenden Polysilizium-
und Aktiver-Bereich-Dichten nach der Herstellung sein werden, wird der
Layoutentwurf so manipuliert, um eine maximierte Umgehungskapazität zu erreichen, üblicherweise durch
Anwenden eines großen
Blockes von Polysilizium über
aktivem Bereich (Block 204), was die Minimalanforderungen
sicher erfüllen
wird. Obwohl eine solche Methode in der Lage ist sicherzustellen,
daß die
Kapazitätsmessungen
eingehalten werden, ist es wahrscheinlich, daß dieselbe während der
Verifizierung Dichteverstöße erzeugt
(Block 112) (z. B. daß die
Polysiliziumdichte höher
ist als der empfohlene Maximalpegel).
-
Bezugnehmend nun insbesondere auf 2B ist ein anderer Entwurfslösungsansatz
zum Ausgleichen von Polysilizium-/ Aktiver-Bereich-Dichten mit Kapazitätsanforderungen
in einem Chip dargestellt. Wiederum kann ein normaler CAD/EDA-Fluß zum Entwerfen
der Schaltungsanordnung des Chips verwendet werden (Block 202). Um
Dichteanforderungen zu erfüllen,
wird eine Anzahl von Füllmerkmalen,
die Polysiliziumund/oder Aktiver-Bereich-Schichten umfassen in dem
Chiplayout bereitgestellt (Block 206). Obwohl solche Füllmerkmale
eine Konformität
im Hinblick auf Polysilizium- und Aktiver-Bereich-Dichten liefern können, bieten
sie keine elektrische Funktionalität. Dementsprechend kann ein
solcher Entwurf bei Kapazitätstests
in einem Nach-Layout-Verifizierungsverfahren fehlschlagen (Block 112).
-
3 zeigt
ein Grundrißlayout
eines IC-Ausführungsbeispiels 300,
das eine herkömmliche
Umgehungskapazitätsanordnung
aufweist. Fachleute auf dem Gebiet werden erkennen, daß das Layout der
IC 300, das in dieser Fig. gezeigt ist, eine höchst vereinfachte
Darstellung ist, die verschiedene konstituierende Teilentwürfe darstellt,
die die IC aufweisen kann. Ferner ist jeder exemplarische Teilentwurf
zu Zwecken der Darstellung mit zwei Schichten gezeigt, einer Polysiliziumschicht
und einer Aktiver-Bereich-Schicht. Das Bezugszeichen 301 bezieht
sich auf den gesamten Bereich des Chips, in dem die unterschiedlichen
konstituierenden Teilschaltungen angeordnet sind. Ein Logikblock
ist als ein Polysiliziumbereich 302 dargestellt, der über einem
aktiven Bereich 303 angeordnet ist. Auf ähnliche
Weise sind Polysiliziumbereiche, die einem Peripherieblock 304 zugeordnet
sind, Prozessorkerne 306A-D, Speicherblöcke 308A-D, ein Mischsignal-Schaltungsanordnungsblock 310,
Eingabe-/Ausgabe-Block (I/O-Block) 312 und ein Sicherungsblock 314 dargestellt.
Gestrichelte Grenzlinien um die jeweiligen Polysiliziumbereiche
stellen exemplarisch die aktiven Bereiche dar, die denselben zugeordnet
sind. Das Bezugszeichen 305 z.B. bezieht sich auf den aktiven Bereich,
der den Polysiliziumbereichen 306A-D des exemplarischen
Prozessorblocks zugeordnet ist. Auf ähnliche Weise bezieht sich
das Bezugszeichen 309 auf den aktiven Bereich, der dem
Polysiliziumbereich 310 des Mischsignalblocks zugeordnet
ist.
-
Die Umgehungskapazität des Chips
wird mittels einer herkömmlichen
Kondensatorstruktur bereitgestellt, die einen gesammelten Polysiliziumbereich 316 über einem
definierten aktiven Bereich 317 aufweist. Wie weitläufig bekannt
ist, sind die Polysilizium- und Aktiv-Bereiche jeweils mit zwei
Leistungsschienen (nicht gezeigt) zum Bereitstellen der erforderlichen
kapazitiven Funktionalität
gekoppelt. Fachleute auf dem Gebiet sollten erkennen, daß die Umgehungskondensatoranordnung
des Chips 300 eine solche sein kann, die zum Maximieren
der Kapazität des
Chips entworfen ist. Wie hierin vorangehend herausgestellt wurde,
können
jedoch die Polysiliziumdichte (Summe aller Polysiliziumbereiche über dem Chipbereich 301)
und die Aktiver-Bereich-Dichte (Summe aller aktiven Bereiche über dem
Chipbereich 301) bei einem solchen Layoutentwurf gegen die
Dichteanforderungen verstoßen.
-
Bezug nehmend nun auf 4 ist darin ein Flußdiagramm
der verschiedenen Operationsblöcke gezeigt,
die in einem Ausführungsbeispiel
der Entwurfsflußmethodik
der vorliegenden Erfindung zum Erreichen einer Konformität mit Herstellungsanforderungen
umfaßt
sind, wie z. B. Polysiliziumdichte- sowie Elektrische-Funktionalität-Anforderungen,
wie z. B. Umgehungskapazität.
Wie hierin nachfolgend zusätzlich
detaillierter beschrieben wird, schafft die vorliegenden Erfindung
einen „intelligenten"
Kondensatorzellenentwurf, der eine Anzahl von Teilzellen aufweist,
bei dem die Polysilizium- und Aktiver-Bereich-Komponenten der Kondensatorzelle
iterativ basierend auf Verifizierungsergebnissen eingestellt werden
können.
-
Bei einem Ausführungsbeispiel ist das Layoutentwurfsschema
der vorliegenden Erfindung als ein computerimplementiertes Verfahren
mit einem zugeordneten computerzugreifbaren Medium bereitgestellt,
das auf einem Computersystem betreibbar ist. Der Entwurfsfluß liefert
eine einstellbare Kondensatorzelle, die moduliert ist, um ein konformes
Polysiliziumdichtemaß im
Hinblick auf einen bestimmten Herstellungsfluß zu erreichen, wie z. B. chemischmechanisches
Polieren (CMP).
-
Ein technikspezifischer CAD/EDA-Fluß wird zum
Entwerfen des Layouts einer IC mit einer erforderlichen Funktionalität verwendet
(Block 402). Als Teil des Layoutverfahrens wird eine einzelne
Umgehungskondensatorzelle mit einstellbaren Teilzellen für eine Plazierung
in dem Layout entworfen. Bei einem Ausführungsbeispiel besteht die
einzelne Umgehungskondensatorzelle aus einer Mehrzahl von kleineren
Teilzellen mit spärlich
plazierten Polysilizium-Zu-Leistungsschiene-Verbindungen. Da eine Gate-Polysilizium-Zu-Aktiver-Bereich-Kondensatorvorrichtung
basierend auf der Anwendung und der Technik auf zahlreiche bekannte
Weisen hergestellt werden kann, kann die Strukturierung der Einzelzellen-Umgehungskondensatorstruktur
auf viele Arten angeordnet sein. Bei einer Implementierung z. B. können die
kleineren Teilzellen der Kondensatorzelle als Streifen eines aktiven
Bereichs angeordnet sein, mit schmalen Polysiliziumstreifen auf
den Aktiver-Bereich-Streifen.
-
Als Teil des Layoutentwurfsflusses
werden eine oder mehrere Positionen in dem Layout zum Plazieren
der Umgehungskondensatorzelle identifiziert (Block 404).
Im wesentlichen kann eine solche Plazierung an Bereichen lokalisiert
sein, wo keine störende
Schaltungsanordnung vorliegt. Ferner können die Kondensatorzellen
in der Nähe
von Schnellschalt-Schaltungselementen
angeordnet sein, die einen Schutz vor Rauschen bei Leistungsversorgungsspannungen
erfordern. Bei einer anderen exemplarischen Implementierung können die
Kondensatorzellen in den Router-Kanälen des Layoutentwurfs plaziert
sein.
-
Nach der Plazierung der einstellbaren
Umgehungskondensatorzellen an den identifizierten Positionen (Block 406),
können
verschiedene Test ausgeführt
werden, um zu verifizieren, ob der resultierende Layoutentwurf die
Dichteanforderungen, Kapazitätsbereiche
und ähnliches
erfüllt,
abhängig
von der Anwendung und der Herstellungstechnik (wie z. B. dem chemisch-mechanischen
Polieren (CMP)). Diese Verifizierungsverfahren werden in dem Flußdiagramm
als Block 408 zusammengelegt.
-
Wenn eine Messung bei dem entsprechenden
Test fehlschlägt,
wie durch den Entscheidungsblock 410 bestimmt wird (z.
B. Außerbereichs-Polysiliziumdichte,
niedrige Umgehungskapazität
etc.), kann die einstellbare Kondensatorzellstruktur durch Variieren
ihrer Aktiver-Bereich- und/oder Polysilizium-Bereich-Komponenten
modifiziert werden (Block 412). Als Ergebnis kann die Anzahl
von Teilzellen der Kondensatorzelle ebenfalls eingestellt werden.
Eine weitere Bestimmung kann darüber
durchgeführt
werden, ob die Kondensatorzellposition(en) in dem Layout modifiziert
werden muß (müssen) (Entscheidungsblock 414).
Wenn ja, dann werden neue Positionen für die Kondensatorzellenplazierung
identifiziert. Ansonsten werden die Zellen an den vorangehend identifizierten
Positionen für
ein weiteres Testen plaziert. Diese Verfahren können iterativ durchgeführt werden,
ohne bedeutenden Layoutänderungsaufwand,
bis das Layout die Anforderungen erfüllt. Der Fluß fährt dann
mit der nächsten
Stufe des Entwurfsverfahrens fort (Block 416).
-
5 stellt
ein Ausführungsbeispiel
eines Grundrißlayouts
einer IC 500 dar, das eine Umgehungskapazitätsanordnung
gemäß den Lehren
der vorliegenden Erfindung aufweist. Wie vorangehend erwähnt, ist
eine Mehrzahl von Teilschaltungen auf dem Chipbereich 301 angeordnet,
wobei die Polysilizium- und Aktiver-Bereich-Schichten exemplarisch zu
Zwecken der Darstellung in einer hochvereinfachten Darstellung gezeigt
sind. Anstatt eines großen Umgehungskondensatorblocks,
der eine maximierte Kapazität
aufweist, ist eine Anzahl von einstellbaren Kondensatorzellen in
den nichtstörenden
Abschnitten des Chiplayouts angeordnet. Eine Umgehungskondensatorzelle
(Bypaßkondensatorzelle) 502 ist
z. B. zwischen dem Logik- und dem Peripherie-Abschnitt plaziert.
Auf ähnliche
Weise sind exemplarische Kondensatorzellen 504 und 506, 508 und 510 in den
Räumen
zwischen dem Prozessor- und dem I/O-Block, dem Prozessor- und dem
Mischsignalschaltungsanordnungs-Block bzw. zwischen dem Logik- und
dem Prozessor-Block angeordnet.
-
6 stellt
ein Ausführungsbeispiel
einer einstellbaren Kondensatorzelle 600 zum Liefern einer
Umgehungskapazität
gemäß den Lehren
der vorliegenden Erfindung dar, wobei eine Gate-Polysilizium-Zu-Aktiver-Bereich-Kondensatorstruktur
dargestellt ist. Eine Mehrzahl von Polysiliziumstreifen 604-1 bis 604-N ist über einem
aktiven Bereich 602 angeordnet, mit einer geeigneten dielektrischen Schicht
zwischen denselben (nicht gezeigt). Leistungsschienen 606A und 606B,
die bei einer Implementierung aus einer Metallschicht aufgebaut
sind, sind elektrisch mit den Aktiver-Bereich- bzw. Polysilizium-Streifen
gekoppelt. Bei dem gezeigten exemplarischen Ausführungsbeispiel ist eine Kontaktschicht wirksam,
um eine Mehrzahl von Kontakten zwischen der Aktiver-Bereich-Schicht
und der Leistungsschiene 606A und zwischen der Polysiliziumschicht
und der Leistungsschiene 606B zu stützen. Das Bezugszeichen 608 bezieht
sich auf einen exemplarischen Kontakt zwischen dem Polysilizium
und der Leistungsschiene 606B. Auf ähnliche Weise bezieht sich das
Bezugszeichen 610 auf einen exemplarischen Kontakt zwischen
dem aktiven Bereich und der Leistungsschiene 606A.
-
7 zeigt
ein anderes Ausführungsbeispiel einer
einstellbaren Kondensatorzelle 700 zum Liefern einer Umgehungskapazität gemäß den Lehren der
vorliegenden Erfindung. Die Kondensatorzelle 700 besteht
wiederum aus einer Mehrzahl von schmalen Polysiliziumstreifen 704-1 bis 704-N,
die über
Aktiver-Bereich-Streifen 702-1 bis 702-N angeordnet
sind, organisiert in zwei Abschnitten 701A und 701B.
Jeder Kondensatorzellenabschnitt ist mit seinen eigenen Leistungsschienen
versehen, zum elektrischen Koppeln mit den Polysilizium- und Aktiver-Bereich-Streifen.
Die Leistungsschienen 706A und 706B sind mit der
Aktiver-Bereich-Schicht und der Polysiliziumschicht des Kondensatorzellenabschnitts 701A gekoppelt.
Auf ähnliche
Weise liefern die Leistungsschienen 707A und 707B Leistung
zu der Aktiver-Bereich-Schicht
und der Polysiliziumschicht des Kondensatorzellenabschnitts 701B.
Eine lokale Verbindungsschicht ist als Teil des Kondensatorzellenentwurfs
zum Bewirken elektrischer Verbindungen bereitgestellt. Bei einer
Implementierung können
Leistungsverbindungen zu den Polysiliziumstreifen hergestellt sein,
wo sich das Polysilizium über
den aktiven Bereich hinaus erstreckt. Auf ähnliche Weise können Aktiver-Bereich-Leistungsverbindungen
hergestellt sein, wo sich der aktive Bereich über das Polysilizium hinaus
erstreckt. Das Bezugszeichen 708 bezieht sich auf die lokale
Verbindungsschicht, die die Polysiliziumstreifen mit zentral angeordneten
Leistungsschienen 706B und 707B unter Verwendung
einer Mehrzahl von Durchgangslöchern 710 koppelt.
Auf ähnliche
Weise sind die lokalen Verbindungsdurchgangslöcher 712 zwischen
der Aktiver-Bereich-Schicht und den Leistungsschienen 706A, 707A bereitgestellt.
Die Leistungsschienen können
wiederum aus bekannten oder bislang unbekannten Metallschichten
aufgebaut sein, die auf mehreren Ebenen angeordnet sind.
-
Die 8A-8C zeigen
weitere Ausführungsbeispiele
einer einstellbaren Kondensatorzelle der vorliegenden Erfindung,
wobei die Geometrien von sowohl dem Polysilizium als auch dem aktiven
Bereich als auch von beiden modifiziert werden können, zum Erreichen einer Dichtekonformität und einer elektrischen
Funktionalität
gemäß den Lehren
der vorliegenden Erfindung. Unter besonderer Bezugnahme auf 8A zeigt das Ausführungsbeispiel 800A den
Zustand, in dem Polysiliziumformen 806A-C und zugrundeliegende
Aktiver-Bereich-Formen 804A-C aus
rechteckigen Streifen mit im wesentlichen gleicher Dichte aufgebaut
sind. Die Bezugszei chen 802A bzw. 802B beziehen
sich auf die Leistungsschienen. Zu Zwecken der Klarheit sind in den 8A-8C keine Verbindungen zwischen Polysilizium
und Leistungsschiene oder zwischen aktivem Bereich und Leistungsschiene
gezeigt. Das Ausführungsbeispiel 800B,
das in 8B gezeigt ist, zeigt
exemplarisch den Zustand, in dem die Polysiliziumformen modifiziert
sind, wobei die Aktiver-Bereich-Formen gleich bleiben, um die Dichtekonformität und/oder
Umgehungskapazitätskonformität zu erreichen.
Die Bezugszeichen 808A-C beziehen sich auf die schmaleren
Polysiliziumstreifen des Ausführungsbeispiels 800B.
Auf ähnliche
Weise zeigt das Ausführungsbeispiel 800C,
das in 8C gezeigt ist, den
Zustand exemplarisch, in dem sowohl die Polysilizium- als auch die
Aktiver-Bereich-Geometrien modifiziert sind, wobei sich die Bezugszeichen 810A-C auf
die schmaleren Aktiver-Bereich-Streifen beziehen.
-
Basierend auf der vorangehenden detaillierten
Beschreibung sollte darauf hingewiesen werden, daß die vorliegende
Erfindung ein erfinderisches Entwurfsflußschema schafft, vorzugsweise
computerimplementiert, zum Liefern einer Umgehungskapazität sowie
konformer Polysilizium- und Aktiver-Bereich-Dichten in einem IC-Produkt,
ohne die Mängel und
Nachteile der Lösungen
des Stands der Technik. Da das Verfahren der vorliegenden Erfindung
den Bedarf zum Einfügen
elektrisch nutloser Merkmale verhindert, um Teilminimaldichtebereiche
konform zu machen, ist es nicht länger nötig, den Layoutentwurf bedeutend
zu modifizieren, um die Füllmerkmale
unterzubringen. Durch die Verwendung der Lehren der vorliegenden
Erfindung, wenn ein Bedarf besteht, die Aktiver-Bereich- und/oder
Polysilizium-Dichte zu reduzieren oder zu modifizieren, können individuelle Strukturen
innerhalb der Umgehungskondensatorzelle entfernt oder anderweitig
eingestellt werden. Zum Entfernen der Teilzellstrukturen können die Dichten
von sowohl dem aktiven Bereich als auch dem Polysilizium reduziert
werden. Ferner können die
Polysiliziumstreifen geschmälert
werden, wodurch nur die Polysiliziumdichte reduziert wird. Diese Me thode
maximiert dementsprechend den effektiven Bereich von Umgehungskondensatoren,
während Aktiver-Bereich-
und Polysilizium-Dichten innerhalb der vorgeschriebenen Grenzen
ohne bedeutenden Layouterneuerungsaufwand erreicht werden.