DE102016111337A1 - Verfahren zur Steigerung der Entkoppelungs-Kapazität in einer mikroelektronischen Schaltung - Google Patents
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- 238000004377 microelectronic Methods 0.000 title claims abstract description 35
- 238000000034 method Methods 0.000 title claims abstract description 34
- 239000003990 capacitor Substances 0.000 claims abstract description 45
- 238000013461 design Methods 0.000 claims abstract description 21
- 239000004020 conductor Substances 0.000 claims description 9
- 238000004458 analytical method Methods 0.000 claims description 6
- 238000004590 computer program Methods 0.000 claims description 3
- 235000001892 vitamin D2 Nutrition 0.000 description 11
- 239000004065 semiconductor Substances 0.000 description 4
- 239000000945 filler Substances 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 2
- BUHVIAUBTBOHAG-FOYDDCNASA-N (2r,3r,4s,5r)-2-[6-[[2-(3,5-dimethoxyphenyl)-2-(2-methylphenyl)ethyl]amino]purin-9-yl]-5-(hydroxymethyl)oxolane-3,4-diol Chemical compound COC1=CC(OC)=CC(C(CNC=2C=3N=CN(C=3N=CN=2)[C@H]2[C@@H]([C@H](O)[C@@H](CO)O2)O)C=2C(=CC=CC=2)C)=C1 BUHVIAUBTBOHAG-FOYDDCNASA-N 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/392—Floor-planning or layout, e.g. partitioning or placement
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/394—Routing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0005—Apparatus or processes for manufacturing printed circuits for designing circuits by computer
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
Abstract
Ein Verfahren zur Steigerung der Entkoppelungs-Kapazität in einer mikroelektronischen Schaltung (10) ist beschrieben. Dieses Verfahren umfasst eine Erstellung eines Schaltungsentwurfs (100) der mikroelektronischen Schaltung (10), Analyse des erstellten Schaltungsentwurfs (100), und anschließend ein Ausfüllen von Lücken (110) in dem Schaltungsentwurf (100) durch Zellen (120) mit Entkoppelungskondensator.
Description
- Die Erfindung betrifft ein Verfahren zur Steigerung der Entkoppelungs-Kapazität in einer mikroelektronischen Schaltung sowie eine Anlage und ein Computerprogrammprodukt zur Durchführung des Verfahrens.
- Mikroelektronische Schaltungen sind sehr komplexe, hochintegrierte Schaltungen und werden heutzutage mit Hilfe von Elektronik-Design-Automation(EDA)-Software entworfen. Die EDA-Software bietet Unterstützung bei der Erstellung von Schaltungsentwürfen z.B. bei der halbautomatisierten Entwicklung von integrierten Schaltungen sowie die Erstellung eines sogenannten Layouts (Schaltplan) auf einem Halbleiterchip. Ein Designer spezifiziert die mikroelektronische Schaltung in der EDA-Software. Die EDA-Software setzt anschließend die Spezifikation in einen Schaltplan um und erzeugt das Layout für die mikroelektronische Schaltung.
- Bei der zunehmenden Integration von mikroelektronischen Schaltungen wird die Integrität der Signale in der mikroelektronischen Schaltung ein wichtiger Faktor. Die Integrität der Signale hängt u.a. von dem elektrischen Geräuschabstand aufgrund von Elektrorauschen in der mikroelektronischen Schaltung ab. Eine der Störquellen für das Elektrorauschen sind Schwankungen in den Versorgungsleitungen aufgrund des Umschaltens von Elementen in der mikroelektrischen Schaltung. Die Größe dieses Elektrorauschens hängt von der Anzahl der simultanen geschalteten Elemente in der elektronischen Schaltung, deren Größe, Kapazitäten und Positionen auf dem Halbleiterchip sowie die Packungsdichte der Elemente auf dem Chip ab.
- Um dieses Elektrorauschen zu reduzieren werden sogenannte Entkopplungskondensatoren in der mikroelektronischen Schaltung auf dem Chip eingebaut. Diese Entkopplungskondensatoren sind vorzugsweise in der Nähe der Störquellen, z. B. Schaltelemente, positioniert. Die Entkopplungskondensatoren dämpfen das Hoch-Frequenz-Elektrorauschen in den Versorgungsleitungen. Es ist bekannt, dass die effektivste Position für die Entkopplungskondensatoren unterhalb der Schaltelemente oder der Versorgungsleitungen ist.
- Verschiedene Lösungen zur Positionierung der Entkopplungskondensatoren sind aus dem Stand der Technik bekannt. Zum Beispiel offenbart das
U.S. Patent Nr. 7,033,883 (Faraday Technology Corp.) ein Verfahren zur Positionierung der Entkopplungskondensatoren in einer integrierten Schaltung durch Erkennung von freiem Platz auf einem Chip. Die Entkopplungskondensatoren werden in den freien Plätzen eingesetzt. -
U.S. Patent Nr. 7,709,301 (Texas Instruments) lehrt auch eine mikroelektronische Schaltung mit Entkopplungskondensatoren. Dieses Patent lehrt die Herstellung von zwei benachbarten Entkopplungskondensatoren mit einer elektrischen Schicht zwischen den zwei Entkopplungskondensatoren. -
U.S. Patent Nr. 6,898,769 (IBM) lehrt ein Verfahren und ein System zur Optimierung der Position und der Größe von Entkopplungskondensatoren auf einem Halbleiterchip. Logische Zellen werden in einem ersten Layout der mikroelektronischen Schaltung positioniert und in den leeren Raum zwischen benachbarten Zellen werden die Entkopplungskondensatoren eingefügt. -
U.S. Patent Nr. 6,618,843 offenbart ein Verfahren zur Analyse von Entkopplungskapazitäten in einer mikroelektronischen Schaltung. Dieses Verfahren umfasst unter anderem eine Analyse der Anzahl der Entkopplungskondensatoren und deren Abstand von den Schaltelementen in der mikroelektronischen Schaltung. Das Verfahren berücksichtigt auch die Orientierung und die Größe der einzelnen Schaltelemente. - U.S. Patentanmeldung Nr. 2014/0282340 (Freescale) offenbart ein Verfahren zur Positionierung der Entkopplungskondensatoren in einer mikroelektronischen Schaltung, welche zunächst eine Analyse des Schaltungsentwurfs ohne die Entkopplungskondensatoren mit einer Simulierung von Schwankungen in der mikroelektrischen Schaltung umfasst. Aufgrund dieser Analyse wird der Bedarf an Entkopplungskapazität bestimmt, welcher für die Einhaltung der Vorgaben für die Versorgungsleitung berücksichtigt wird. Ein Entkopplungskondensator für diese Vorgaben wird dann festgelegt und in der Schaltung eingebaut.
- Es besteht weiterhin einen Bedarf, die Entkoppelungskapazität einer mikroelektronischen Schaltung zu steigern. Dieser Bedarf wird nach einem Verfahren, welche eine Erstellung eines Layouts der mikroelektronischen Schaltung und eine Analyse des erstellten Schaltungsentwurfs umfasst. Lücken in dem Layout werden durch Zellenmit Entkoppelungskondensator ausgefüllt.
- Um Problemfälle z.B. durch Kurzschlüsse zu vermeiden werden die Positionen von Leiterbahnen um die Zellen mit Entkoppelungskondensator analysiert und die Leiterbahnen bei Auftreten von Problemfällen verlegt.
- Das Verfahren umfasst weiter den Austausch von mindestens einer der Zellen mit dem Entkoppelungskondensator durch mindestens eine Zelle mit einer Versorgungsleitung bei Auftreten von sonst unlösbaren Problemfällen.
- In einem weiteren Aspekt des Verfahrens werden die Lücken in mehreren Abschnitten aufgeteilt und jeder Anschnitt wird separate analysiert, um Problemfälle in den jeweiligen Abschnitten zu erkennen. Bei Auftreten von solchen Problemfällen in einzelnen der Abschnitte werden die Leiterbahnen verlegt oder mindestens eine der Zellen mit Entkoppelungskondensator durch mindestens eine Zelle mit Versorgungsleitung ausgetauscht.
- Der Bedarf wird auch durch eine Anlage mit einem Server zur Durchführung des Verfahrens und ein Computerprogramm-Produkt zur Durchführung des Verfahren erfüllt.
- Weitere Eigenschaften und Vorteile der Erfindung ergeben sich aus der folgenden, rein beispielhaften und in keiner Weise beschränkenden Beschreibung bevorzugter Ausführungsformen der Erfindung unter Bezugnahme auf die beigefügten Zeichnungen, darin zeigen:
-
1 eine Übersicht einer Anlage zur Erstellung von Schaltungsentwürfen und Layouts für eine mikroelektronische Schaltung; -
2 das Layout von Elementen in der mikroelektronischen Schaltung; -
3 den Ablauf des Verfahrens; -
4A –4C den Austausch von Zellen; -
5A –5D das Teilen der Zellen in Abschnitten; und -
6A –6E unterschiedliche Elemente in unterschiedlichen Abschnitten. -
1 zeigt eine Übersicht einer exemplarischen Anlage10 zur Erstellung eines Schaltungsentwurfs und eines Layouts100 aus dem Schaltungsentwurfs für eine mikroelektronische Schaltung. Die Anlage10 umfasst eine Workstation20 , die mit einem Server30 über ein Netzwerk25 verbunden ist. Eine EDA-Software40 läuft auf dem Server30 .Die EDA-Software40 kann z.B. von Synopsys, Cadence oder Mentor stammen. Ein Designer an der Workstation20 verwendet die EDA-Software40 zum Entwerfen eines Schaltungsentwurfs für die mikroelektronische Schaltung. Der EDA-Software40 prüft den Schaltungsentwurf und erzeugt das Layout100 automatisch. Der Designer kann den Schaltungsentwurf und das Layout100 auf der Workstation20 anschauen und Änderungen in dem Schaltungsentwurf bzw. Layout100 erzeugen. -
2 zeigt ein Teil eines typischen Layouts100 der mikroelektronischen Schaltung. Dieses Layout100 umfasst eine Mehrzahl von Zellen105 , welche eine Mehrzahl von Elementen z.B. Schaltelemente umfassen. Die Zellen105 sind in Reihen angeordnet. In2 ist lediglich eine einzelne Reihe dargestellt. In der Praxis umfasst das Layout100 eine sehr große Anzahl von Zellen in einer großen Anzahl von Reihen. Zwischen den Zellen105 sind Lücken110 vorhanden. In2 sind alle Zellen105 gleich groß dargestellt. In der Praxis können diese Zellen105 von unterschiedlicher Größe sein. - Zwischen den Zellen
1055 sind Leiterbahnen140 angeordnet Diese Leiterbahnen140 verbinden die Elemente in den Zellen105 .2 zeigt nur eine Ebene des Layouts100 . Die fertiggestellte mikroelektronische Schaltung umfasst auch eine Vielzahl von Ebenen mit Zellen105 und Leiterbahnen140 . Zwischen den Ebenen sind „Vias“ bzw. Kontaktierungen bzw. Durchkontaktierungen vorhanden, welche die Leiterbahnen140 in den einzelnen Ebenen (Metalllagen) elektrisch/physikalisch verbinden. - Das Verfahren zur Herstellung eines Layouts
100 für die mikroelektronische Schaltung ist in3 dargestellt. In einem ersten Schritt300 wird der Schaltungsentwurf vom Designer erstellt. Dieser Schaltungsentwurf wird in der EDA-Software40 erstellt. Nach der Erstellung des Schaltungsentwurfs erzeugt im Schritt310 die EDA-Software40 automatisch das Layout100 auf einem Halbleiterchip für die mikroelektronische Schaltung. Die EDA-Software40 erstellt das Layout100 durch Positionierung der Zellen105 und der entsprechenden Leiterbahnen140 in mehreren Ebenen. In den Lücken110 zwischen den Zellen105 werden in dem Schritt320 sogenannte FILLER-Zellen eingesetzt. Diese FILLER-Zellen enthalten entweder Entkopplungskondensatoren (in Englisch sogenannte DECAP-Zellen für Decoupling-Capacitors) oder leere Zellen, welche nur eine Versorgungsleitung haben (in Englisch FEED-Zellen genannt). - In der nicht-einschränkenden Ausführungsform dieses Verfahrens haben die Entkopplungskondensatoren in den DECAP-Zellen lediglich M1-Strukturen, wobei eine M1-Struktur eine Metallisierungsschicht oberhalb der Zelle
105 ist, und bilden einen kleinen Kondensator zwischen der Versorgungsleitung und der Nullleitung. In dieser beispielhaften Ausführungsform werden die Entkopplungskondensatoren von der EDA-Software40 lediglich in den Lücken110 platziert, wo keine M1-Schicht des Entkopplungskondensators die Leiterbahnen140 des erstellten Layouts100 berührt. In den sonstigen Lücken110 werden FEED-Zellen eingesetzt. In den bisherigen mikroelektronischen Schaltungen führt dieses automatische Platzieren der DECAP-Zellen zu einem niedrigen Wert für die Entkopplungskapazität der mikroelektronischen Schaltung. Versuche haben gezeigt, dass weniger als fünf Prozent der FILLER-Zellen Entkopplungskondensatoren enthalten. - In einem weiteren Schritt
325 werden die FEED-Zellen durch DECAP-Zellen mit Entkopplungskondensatoren in dem Layout120 ersetzt, solange der Ersatz nur geringfügige Auswirkungen auf den bestehenden Leiterbahnen140 oder Zeitvorgaben der mikroelektronischen Schaltung hat. Dieser Schritt325 wird durch ein Script in der EDA-Software40 erzeugt. In diesem Schritt325 werden weitgehend nur die FEED-Zellen mit DECAP-Zellen ersetzt, bei denen nur wenige Leiterbahnen140 oberhalb der Zellen vorhanden sind, andernfalls wäre mit negativen Auswirkung zu rechnen. Dieser Austausch der Zellen kann allerdings eine Kurzschaltung zwischen den Leiterbahnen140 in der M1-Schicht erzeugen und deswegen wird in einem weiteren Schritt330 ein weiterer Durchlauf der EDA-Software40 vorgenommen, um die Leiterbahnen140 in der M1 Metallisierungs-Schicht oberhalb der ausgetauschten Zelle neu zu platzieren oder in höheren Schichten zu verlegen, um solche Kurzschaltungen zu eliminieren. Diese Umpositionierung der Leiterbahnen140 ist nur dann möglich, wenn die Anzahl von Leiterbahnen140 oberhalb der ausgetauschten Zellen keine große Dichte der Leiterbahnen140 aufweist. Andernfalls kann dieser weitere Durchlauf der EDA-Software40 die Leiterbahnen140 nicht optimal ersetzen. Prinzipiell ist eine Umpositionierung der Leiterbahnen140 unabhängig von der Dichte der Leiterbahnen möglich, die Dichte der Leiterbahnen wird dabei lediglich analysiert, um nicht zu große Änderungen an den existierenden Leiterbahnen140 durch die EDA-Software40 vornehmen zu lassen, dies könnte z.B. ein Zeitverhalten (Timing) der Schaltung verändern. -
4A –C zeigen ein Beispiel dieses Schritts. In4A ist eine Lücke110 zwischen zwei Zellen dargestellt. In4B wird diese Lücke durch die EDA-Software 340 mit FEED-Zellen130 gefüllt. In4C wird die FEED-Zellen130 durch DECAP-Zellen120 mit Entkopplungskondensatoren ersetzt und die Leiterbahnen140 neu ersetzt bzw. verlegt bzw. positioniert, um eine Kurzschaltung zu vermeiden. - Nach Durchführung des Schrittes
330 hat die mikroelektronische Schaltung wesentlich mehr Entkopplungskondensatoren. Allerdings kann das Layout100 weiterhin zu wenige Entkopplungskondensatoren aufweisen. - In einer weiteren Ausgestaltung des Verfahrens kann der Schritt
325 ergänzt werden. In diesem weiteren Aspekt werden die jeweiligen Zellen105 in mehrere Abschnitte geteilt. - In
5A –D ist zu sehen, dass die Zellen105 in jeweils drei Abschnitten aufgeteilt sind und das Ersetzen von FEED-Zellen mit DECAP-Zellen wird jeweils für jeden der drei Abschnitte durchgeführt. In diesem exemplarischen Verfahrensschritt werden drei Abschnitte berücksichtigt. Es können selbstverständlich weitere oder weniger Abschnitte berücksichtigt werden. - Aus
5A ist zu erkennen, dass das Ersetzen der FEED-Zellen nicht möglich ist, da die Dichte an den Leiterbahnen150 und150a –c zu hoch ist. In5B wird die Zelle in drei Abschnitten aufgeteilt und es ist zu erkennen, dass das Problem lediglich in dem rechten Abschnitt mit den drei Leiterbahnen150a –c vorhanden ist. In dem linken und mittleren Abschnitt kann die Teil-FEED-Zelle durch eine DECAP-Zelle mit einem entsprechenden Entkopplungskompensator ersetzt werden. Somit entsteht die Zelle in5C mit einem Entkopplungskondensator in dem linken Abschnitt und leeren Zellen auf der rechten Seite. - Nach Durchführung des Verfahrensschritts
330 wird die Leiterbahn150 verlegt und durch Vias155 auf eine obere Ebene gebracht werden. Diese Verlegung ist in5D dargestellt. - In
6 sind die verschiedenen Möglichkeiten für die in5A –5D dargestellten Zellen dargestellt. Man erkennt, dass jede Zelle105 in drei Abschnitten aufgeteilt ist/wird und die jeweiligen Abschnitte werden analysiert. Der Entkopplungskondensator kann entweder in dem linken und mittleren Abschnitt (6A ), in dem rechten und mittleren Abschnitt (6B ) beziehungsweise nur in dem linken Abschnitt (6C ), in dem mittleren Abschnitt (6D ) oder in dem rechten Abschnitt (6E ) eingesetzt werden. Es wäre auch möglich, dass keiner der drei Abschnitte einen Entkopplungskondensator120 aufnehmen kann und in diesem Fall wird die Zelle105 nicht in Abschnitten aufgeteilt (6F ). - In einem weiteren Aspekt des Verfahrens werden lediglich DECAP-Zellen mit Entkopplungskondensatoren
120 in den Lücken110 in dem Schritt120 eingesetzt. Diese „zwangseingesetzten“ Zellen verursachen viele Kurzschlüssen in der mikroelektronischen Schaltung. In diesem Fall werden in einem weiteren Durchlauf der EDA-Software140 einige der problematischen Leiterbahnen140 verlegt, welche diese Kurzschlüsse verursachen. Die EDA-Software140 versucht allerdings nicht alle problematische Leiterbahnen140 zu verlegen, bei denen Kurzschlüsse vorkommen. - Ein weiterer Durchlauf der EDA-Software
40 entfernt anschließend alle FEED-Zellen, bei denen Kurzschlüsse ggfs. nach Verlegung der Leiterbahnen140 trotzdem vorkommen. Dieser weitere Aspekt des Verfahrens führt dazu, dass die mikroelektronische Schaltung zusätzliche DECAP-Zellen mit Entkopplungskondensatoren aufweist. - Aus mehreren Versuchen wurden Regeln für die Durchführung des Verfahrensschritts festgelegt. Es wurde festgelegt, dass die höchste Anzahl von Leiterbahnen für die Analyse der Kurzschaltungen auf vier oder fünf Ebenen beträgt. Sollte sich eine Leiterbahn
140 oberhalb der Zelle105 in der fünften Ebene befinden, wird davon ausgegangen, dass diese Leiterbahn keine Kurzschlüsse verursachen kann. Die Leiterbahnen140 außerhalb der Zellen werden nicht berücksichtigt, da diese zur Kurzschlüsse wenig beitragen. - Bezugszeichenliste
-
- 10
- Anlage
- 20
- Workstation
- 25
- Netzwerk
- 30
- Server
- 40
- EDA-Software
- 100
- Layout
- 105
- Zelle
- 110
- Lücke
- 120
- DECAP-Zelle mit Entkoppelungskondensator
- 130
- FEED-Zelle mit Versorgungsspannung
- 140
- Leiterbahn
- 150
- Leiterbahn
- 155
- Via
- ZITATE ENTHALTEN IN DER BESCHREIBUNG
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- Zitierte Patentliteratur
-
- US 7033883 [0005]
- US 7709301 [0006]
- US 6898769 [0007]
- US 6618843 [0008]
Claims (10)
- Verfahren zur Steigerung der Entkoppelungs-Kapazität in einer mikroelektronischen Schaltung (
10 ) umfassend: Erstellung (300 ) eines Schaltungsentwurfs (100 ) der mikroelektronischen Schaltung; Analyse des erstellten Schaltungsentwurfs (100 ); und Ausfüllen (320 ) von Lücken (110 ) in dem Schaltungsentwurf (100 ) durch Zellen (120 ) mit Entkoppelungskondensator. - Verfahren nach Anspruch 1 weiter umfassend: Analysieren der Positionen von Leiterbahnen (
140 ) um die Zellen (120 ) mit Entkoppelungskondensator; und Verlegung (330 ) der Leiterbahnen (140 ) bei Auftreten von Problemfällen. - Verfahren nach Anspruch 1 oder 2, weiter umfassend Austausch von mindestens einer der Zellen (
120 ) mit dem Entkoppelungskondensator durch mindestens eine Zelle (130 ) mit einer Versorgungsleitung bei Auftreten von sonst unlösbaren Problemfällen. - Verfahren nach einem der vorhergehenden Ansprüche, weiter umfassend Teilen der Lücken (
110 ) in mehrere Abschnitte (110a ,110b ,110c ) und separates Analysieren der Positionen der Leiterbahnen (140 ) um die jeweiligen Abschnitte (110a ,110b ,110c ), um Problemfälle zu erkennen. - Verfahren nach Anspruch 4, weiter umfassend bei Auftreten von Problemfällen in einzelnen der Abschnitte (
110a ,110b ,110c ) eine Verlegung der Leiterbahnen (140 ) oder Ersetzen von mindestens einer der Zellen (120 ) mit Entkoppelungskondensator durch mindestens eine Zelle (120 ) mit Versorgungsleitung. - Verfahren nach einem der vorhergehenden Ansprüche, weiter umfassend die Positionierung von mindestens einer der Zellen (
120 ) mit Entkoppelungskondensator in dem Schaltungsentwurf (100 ). - Verfahren nach Anspruch 6, weiter umfassend eine Verlegung von Leiterbahnen (
40 ) um die mindesten einer Zelle (120 ) mit Entkoppelungskondensator, um zumindest ein Teil der Problemfälle zu entfernen. - Verfahren nach Anspruch 7, weiter umfassend ein Austausch von mindestens einer der Zellen (
120 ) mit Entkoppelungskondensator durch mindestens eine Zelle (130 ) mit Versorgungsspannung bei Auftreten von unlösbaren Problemen. - Anlage (
10 ) mit einem Server zur Durchführung des Verfahrens nach einem der Ansprüche 1 bis 8. - Computerprogramm-Produkt umfassend Programmlogik zur Durchführung von einem der Ansprüche 1 bis 8, wobei die Programmlogik in einem Speicher abgespeichert ist.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102016111337.9A DE102016111337B4 (de) | 2016-06-21 | 2016-06-21 | Verfahren zur Steigerung der Entkoppelungs-Kapazität in einer mikroelektronischen Schaltung |
US15/627,795 US10496778B2 (en) | 2016-06-21 | 2017-06-20 | Method for increasing the decoupling capacity in a microelectronic circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102016111337.9A DE102016111337B4 (de) | 2016-06-21 | 2016-06-21 | Verfahren zur Steigerung der Entkoppelungs-Kapazität in einer mikroelektronischen Schaltung |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102016111337A1 true DE102016111337A1 (de) | 2017-12-21 |
DE102016111337B4 DE102016111337B4 (de) | 2018-03-15 |
Family
ID=60481281
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102016111337.9A Active DE102016111337B4 (de) | 2016-06-21 | 2016-06-21 | Verfahren zur Steigerung der Entkoppelungs-Kapazität in einer mikroelektronischen Schaltung |
Country Status (2)
Country | Link |
---|---|
US (1) | US10496778B2 (de) |
DE (1) | DE102016111337B4 (de) |
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US20170364625A1 (en) | 2017-12-21 |
US10496778B2 (en) | 2019-12-03 |
DE102016111337B4 (de) | 2018-03-15 |
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