DE102005036207A1 - Verfahren zum Entwurf von integrierten Schaltungen - Google Patents

Abstract

Die Erfindung betrifft ein Verfahren zum Entwurf von integrierten Schaltungen, speziell der Entwurfsregelbeschreibung und -prüfung, bei dem in ein und derselben Prozessebene unterschiedliche Entwurfsregeln gelten sollen, z. B. bei einer Metallisierungsebene zur Herstellung von Leitbahnen in einer Hochvolt-Smart-Power-Schaltung, bei der Leitbahnen mit unterschiedlichen Potentialen vorhanden sind. Das Verfahren verbessert die Fehlerkontrolle, ist rationell und führt zu einer Flächeneinsparung auf der Halbleiterscheibe.

Description

• Zur Herstellung eines Halbleiterschaltkreises wird zunächst entsprechend den Entwurfsregeln ein Schaltkreislayout entworfen. Das Schaltkreislayout wird mittels Software gegen die Entwurfsregeln geprüft. Das Schaltkreislayout enthält die benötigten Daten zur Herstellung der verschiedenen photolithographischen Masken. Diese Masken werden zur Strukturierung der unterschiedlichen Schichten im Halbleiterfertigungsprozess verwendet.
• Aus der US 6,378,110 B1 sind Verfahren bekannt bei dem Entwurfsebenen (Design-Ebenen) und dafür geltende Entwurfsregeln geprüft werden. Dies kann für jede Entwurfsebene und jede dazugehörige Entwurfsregel erfolgen. Dabei können prinzipiell für jede Regel alle zugehörigen Entwurfsebenen geprüft werden oder die Prüfung kann für einen Regelsatz und mehrere Entwurfsebenen erfolgen.
• Wenn in einer Entwurfsebene für unterschiedliche Gebiete des späteren Maskenlayouts unterschiedliche Entwurfsregeln für den gleichen Sachverhalt zweckmäßig sind, verkompliziert sich die fehlerfreie Realisierung einer entsprechenden Maske. Am einfachsten ist es, auf die jeweilige Anpassung der Entwurfsregeln für die verschiedenen Maskengebiete zu verzichten und nur eine Entwurfsregel zu berücksichtigen, welche dann auf den kritischsten Fall angepaßt ist und die übrigen Bedingungen unter Duldung von an sich unnötigem Mehraufwand bei der späteren Realisierung des Schaltkreises einschließt. Konkretes Beispiel soll die Metallisierungsebene eines Hochspannungs-Smart-Power-Schaltkreises sein, in dem sowohl niedrige CMOS-Logikspannungen (z.B. 3,3 V) als auch Hochspannung (z.B. 600 V oder mehr) vorkommen. Um elektrische Überschläge zwischen Metallleitbahnen, die auf unterschiedlichem Potential liegen, zu verhindern, muss ein entsprechender Minimalabstand (Entwurfsregel) eingehalten werden, der bei 600 V bis zu einigen Mikrometer betragen kann.
• Dieser aufgrund der sehr hohen Potentialdifferenzen geforderte Minimalabstand ist wesentlich größer als der in anderen Schaltungsteilen technologisch notwendige. In einer solchen Schaltung treten an den Leitbahnen im Logikteil Potentialdifferenzen von einigen wenigen Volt auf, die wesentlich geringere Abstände der Leitbahnen zulassen.
• Aus US 5,442,714 ist ein Verfahren bekannt, bei dem für die Entwurfsregelprüfung die Daten einer Entwurfsebene für eine Prozessmaske des fertigen Schaltkreislayouts in zwei Datenebenen A und B zerlegt werden. Diese beiden Datenebenen werden gegen die entsprechenden Entwurfsregeln A, B und AB geprüft. Die beiden Datenebenen A und B werden anschließend zu einer einzigen photolithographischen Maske verarbeitet.
• In diesem Verfahren wird die Aufteilung in zwei Datenebenen nur während der Entwurfsregelprüfung durchgeführt, das eigentliche Layout enthält die Daten für eine Prozessmaske in einer einzigen Datenebene.
• Diese Verfahrensweise ist aufwendig und beinhaltet nicht eine absolut sichere Kontrolle der Entwurfsebene. Es macht sich eine weitere Layout-Kontrolle erforderlich. Fehler können aber erst am fertigen Layout entdeckt werden, was hinsichtlich der Korrektur einen erheblichen Aufwand bedeutet.
• Aufgabe der Erfindung ist es, ein qualitativ besseres, kontrollsicheres Verfahren anzugeben, bei dem abhängig von äußeren Einflussgrößen für ein und dieselbe Prozessmaskenebene verschiedene Entwurfsregeln Verwendung finden können.
• Gelöst wird diese Aufgabe mit den im kennzeichnenden Teil des Anspruchs 1 angegebenen Merkmalen.
• Der Gegenstand des Anspruchs 1 weist die Vorteile auf, dass es möglich ist, abhängig von äußeren Einflussgrößen für eine Entwurfsebene unterschiedliche Designregeln für den gleichen Sachverhalt festzulegen und anhand von mehreren dieser zugeordneten vereinzelten Entwurfsebenen einfacher zu prüfen. Dies bedeutet z.B. im genannten Beispiel der Metallisierung von Hochvoltschaltkreisen auch, dass Leitbahnen mit niedrigem Spannungsniveau kleinere Minimalabstände (und damit einen geringeren Flächenbedarf) haben können und nur diejenigen Leitbahnen, an denen ein hohes Potential anliegt, einen entsprechend vergrößerten Minimalabstand haben. Auf diese Weise wird der Flächenbedarf der Leitbahnen deutlich reduziert.
• Die Erfindung wird nun anhand eines Ausführungsbeispiels – der bereits erwähnten Metallisierungsebene eines Hochspannungs-Smart-Power-Schaltkreises – unter Zuhilfenahme der Zeichnungen erläutert.
• Es zeigen in schematischer Weise
• 1 einen Ausschnitt nur einer Entwurfsebene der Metallisierung,
• 2 einen Ausschnitt aus einer ersten und einen Ausschnitt aus einer zweiten Entwurfsebene der Metallisierung und
• 3 einen Ausschnitt aus der Prozeßmaske Metallisierung.
• In 1 ist der Mindestabstand (6) zwischen den Metallleitbahnen (1), (2), (3), (4) und (5), die auf unterschiedlichem Potential liegen, überall gleich und entspricht dem für die höhere Spannung.
• Verwendet man jedoch zwei unterschiedliche Entwurfsebenen, wie in 2 gezeigt, können Leitbahnen mit hohem Potential (11) und (12) in einer ersten Entwurfsebene (Metallisierungsebene) entworfen werden und Leitbahnen mit niedrigem Potential (13), (14) und (15) in einer zweiten. Der durch das hohe Potential bedingte große Minimalabstand (6) muss nun nur noch zwischen Leitbahnen verwendet werden bei denen mindestens eine auf hohem Potential liegt. Zwischen den Leitbahnen (13), (14) und (15) die ausschließlich auf niedrigem Potential liegen, kann ein deutlich reduzierter Minimalabstand (7) verwendet werden. Für die Herstellung der fotolithografischen Maske werden die beiden Entwurfsebenen wieder zu einer einzigen Maskenebene zusammengefasst. Alle Entwurfsebenen werden damit im Herstellungsprozess in einer einzigen Prozessebene mit einer einzigen fotolithografischen Prozessmaske, siehe 3, gefertigt.

1

Erste Leitbahn mit hohem Potential in einer einzigen Entwurfsebene (Metallisierungsebene)

2

Zweite Leitbahn mit hohem Potential in einer einzigen Entwurfsebene (Metallisierungsebene)

3

Erste Leitbahn mit niedrigem Potential in einer einzigen Entwurfsebene (Metallisierungsebene)

4

Zweite Leitbahn mit niedrigem Potential in einer einzigen Entwurfsebene (Metallisierungsebene)

5

Dritte Leitbahn mit niedrigem Potential in einer einzigen Entwurfsebene (Metallisierungsebene)

6

Minimalabstand für Leitbahnen mit hohem Potential

7

Minimalabstand für Leitbahnen mit niedrigem Potential

11

Erste Leitbahn mit hohem Potential in einer ersten Entwurfsebene (Metallisierungsebene)

12

Zweite Leitbahn mit hohem Potential in einer ersten Entwurfsebene (Metallisierungsebene)

13

Erste Leitbahn mit niedrigem Potential in einer zweiten Entwurfsebene (Metallisierungsebene)

14

Zweite Leitbahn mit niedrigem Potential in einer zweiten Entwurfsebene (Metallisierungsebene)

15

Dritte Leitbahn mit niedrigem Potential in einer zweiten Entwurfsebene (Metallisierungsebene)

16

Leitbahnen auf Fotomaske

Claims (1)

1. Verfahren zum Entwurf von Integrierten Schaltungen, dadurch gekennzeichnet, dass die normalerweise für eine Prozessmaskenebene verwendete Entwurfsebene in mehrere Entwurfsebenen aufgeteilt wird, für jede dieser Entwurfsebenen eigene Entwurfsregeln gelten, die auch in der Entwurfsregelprüfung einzeln verifiziert werden, dass danach die mehreren geprüften Entwurfsebenen zu einer einzigen Datenebene kombiniert werden und anschließend aus dieser kombinierten Datenebene eine einzige Prozessmaske hergestellt wird, wobei jede dieser Entwurfsebenen im Gesamtlayout Verwendung findet.