JPH0293984A - 配線パターン層生成方式 - Google Patents
配線パターン層生成方式Info
- Publication number
- JPH0293984A JPH0293984A JP63247964A JP24796488A JPH0293984A JP H0293984 A JPH0293984 A JP H0293984A JP 63247964 A JP63247964 A JP 63247964A JP 24796488 A JP24796488 A JP 24796488A JP H0293984 A JPH0293984 A JP H0293984A
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- JP
- Japan
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- wiring pattern
- pattern
- layer
- drc
- wiring
- Prior art date
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- Granted
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- 238000013461 design Methods 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 abstract description 3
- 238000011960 computer-aided design Methods 0.000 description 2
- 238000012937 correction Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は配線パターン層生成方式、特に複数電圧で動作
するアナログ回路の配線パターンをコンピュータ・エイ
デツド・デザイン（ＣＡＤ）で設計するときの配線パタ
ーン層生成方式に関する。
するアナログ回路の配線パターンをコンピュータ・エイ
デツド・デザイン（ＣＡＤ）で設計するときの配線パタ
ーン層生成方式に関する。
従来のこの種の配線パターン層生成方式は、１つの層に
層内の配線パターンをすべて収容し、先ず、単一のデザ
インルールチェック（以下ＤＲＣと記す）を行ない、そ
の後で、人間の手による各配線パターン個別に異なるＤ
ＲＣを行なうか、又は人間の目で配線パターン間隙チエ
ツクを行なうようにしている。
層内の配線パターンをすべて収容し、先ず、単一のデザ
インルールチェック（以下ＤＲＣと記す）を行ない、そ
の後で、人間の手による各配線パターン個別に異なるＤ
ＲＣを行なうか、又は人間の目で配線パターン間隙チエ
ツクを行なうようにしている。
このような複数回のＤＲＣは、アナログ回路には電圧値
の異なる回路が混在するが、配線パターン間隙の許容量
は電圧値によって異なるため、単一のＤＲＣでは設計チ
エツクが完了しないことによるからである。
の異なる回路が混在するが、配線パターン間隙の許容量
は電圧値によって異なるため、単一のＤＲＣでは設計チ
エツクが完了しないことによるからである。
上述した従来方式は、人手に依存する度合が強いため、
ＤＲＣが遅く、またチエツクミスや修正ミスも起り易い
という欠点がある。
ＤＲＣが遅く、またチエツクミスや修正ミスも起り易い
という欠点がある。
本発明の方式は、１つの配線パターン層をデザインルー
ルチェックのレベルの異なる複数のサブ配線パターン層
に分割するようにネットリストを構成し、この各層にデ
ザインルールチェックの優先順位を設け、サブ配線パタ
ーン層を透視図法により重ね合せて１つの配線パターン
層を形成するようにしたことを特徴とする。
ルチェックのレベルの異なる複数のサブ配線パターン層
に分割するようにネットリストを構成し、この各層にデ
ザインルールチェックの優先順位を設け、サブ配線パタ
ーン層を透視図法により重ね合せて１つの配線パターン
層を形成するようにしたことを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の１実施例を示す図であり、１〜ｎは各
々ＤＲＣレベルの異なるサブ配線パターン層を示す。■
はサブ配線パターン層１〜ｎを透視図法による重ね合せ
た配線パターン層でこれが実際のプリント板等の１層の
配線パターンとなる。
々ＤＲＣレベルの異なるサブ配線パターン層を示す。■
はサブ配線パターン層１〜ｎを透視図法による重ね合せ
た配線パターン層でこれが実際のプリント板等の１層の
配線パターンとなる。
サブ配線パターン層１〜ｎは、例えばサブ配線パターン
層１はＡＣ１００ボルト系とし、パターン間隙は最小２
．５４＋ａ園、・・・またサブ配線パターン層ｎは５ボ
ルト系でパターン最小間隙は０，２５■ｍというように
設定する。そして、最小パターン間隙条件の厳しい高電
圧回路の順にＤＲＣの優先順位を与える。
層１はＡＣ１００ボルト系とし、パターン間隙は最小２
．５４＋ａ園、・・・またサブ配線パターン層ｎは５ボ
ルト系でパターン最小間隙は０，２５■ｍというように
設定する。そして、最小パターン間隙条件の厳しい高電
圧回路の順にＤＲＣの優先順位を与える。
一方、設計対象となる回路時は、結線情報を有するネッ
トリストにサブ配線パターン層１〜ｎに対応する標識を
与え、結線は対応する配線パターン層に配線によるよう
に構成する。
トリストにサブ配線パターン層１〜ｎに対応する標識を
与え、結線は対応する配線パターン層に配線によるよう
に構成する。
配線設計は、サブ配線パターン層１〜ｎを重ね合せた配
線パターン層Ｉの上で行い、設計が完了した時点で１か
らｎの順にＤＲＣを配線パターン層Ｉの上で行い、回路
図との照合も配線パターン層■の上で行う。
線パターン層Ｉの上で行い、設計が完了した時点で１か
らｎの順にＤＲＣを配線パターン層Ｉの上で行い、回路
図との照合も配線パターン層■の上で行う。
本方式は、手動配線、自動配線共同様に適用でき、ＤＲ
Ｃの稼働はリアルタイム、バッチ処理共に付与すること
ができる。
Ｃの稼働はリアルタイム、バッチ処理共に付与すること
ができる。
本発明は、以上説明したような構成を採用することによ
り、高圧、低圧パターンの混在するアナログ回路の配線
パターンのＤＲＣを全自動で行うことができるので、人
手によるチエツク、修正のミスを排除し、かつＤＲＣを
高速化することができる。
り、高圧、低圧パターンの混在するアナログ回路の配線
パターンのＤＲＣを全自動で行うことができるので、人
手によるチエツク、修正のミスを排除し、かつＤＲＣを
高速化することができる。
第１図は本発明の１実施例を示す。
Claims (1)
- １つの配線パターン層をデザインルールチェックのレベ
ルの異なる複数のサブ配線パターン層に分割するように
ネットリストを構成し、該各層にデザインルールチェッ
クの優先順位を設け、前記サブ配線パターン層を透視図
法により重ね合せて前記配線パターン層を形成するよう
にしたことを特徴とするＣＡＤによる配線パターン層生
成方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63247964A JP2773155B2 (ja) | 1988-09-30 | 1988-09-30 | 配線パターン層生成方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63247964A JP2773155B2 (ja) | 1988-09-30 | 1988-09-30 | 配線パターン層生成方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0293984A true JPH0293984A (ja) | 1990-04-04 |
| JP2773155B2 JP2773155B2 (ja) | 1998-07-09 |
Family
ID=17171172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63247964A Expired - Fee Related JP2773155B2 (ja) | 1988-09-30 | 1988-09-30 | 配線パターン層生成方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2773155B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5180189A (en) * | 1991-09-03 | 1993-01-19 | General Motors Corporation | Vehicle steering column installation |
| WO2007014957A1 (de) | 2005-08-02 | 2007-02-08 | X-Fab Semiconductor Foundries Ag | Verfahren zum entwerfen einer maske für eine integrierte schaltung mit getrennter entwurfsregelprüfung für unterschiedliche bereiche einer maskenebene |
-
1988
- 1988-09-30 JP JP63247964A patent/JP2773155B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5180189A (en) * | 1991-09-03 | 1993-01-19 | General Motors Corporation | Vehicle steering column installation |
| WO2007014957A1 (de) | 2005-08-02 | 2007-02-08 | X-Fab Semiconductor Foundries Ag | Verfahren zum entwerfen einer maske für eine integrierte schaltung mit getrennter entwurfsregelprüfung für unterschiedliche bereiche einer maskenebene |
| DE102005036207A1 (de) * | 2005-08-02 | 2007-02-22 | X-Fab Semiconductor Foundries Ag | Verfahren zum Entwurf von integrierten Schaltungen |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2773155B2 (ja) | 1998-07-09 |
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Legal Events
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| LAPS | Cancellation because of no payment of annual fees |