JP2773155B2 - 配線パターン層生成方式 - Google Patents

配線パターン層生成方式

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は配線パターン層生成方式、特に複数電圧で動
作するアナログ回路の配線パターンをコンピュータ・エ
イデッド・デザイン（CAD）で設計するときの配線パタ
ーン層生成方式に関する。
〔従来の技術〕 従来のこの種の配線パターン層生成方式は、１つの層
に層内の配線パターンをすべて収容し、先ず、単一のデ
ザインルールチェック（以下DRCと記す）を行ない、そ
の後で、人間の手による各配線パターン個別に異なるDR
Cを行なうか、又は人間の目で配線パターン間隙チェッ
クを行なうようにしている。
このような複数回のDRCは、アナログ回路には電圧値
の異なる回路が混在するが、配線パターン間隙の許容量
は電圧値によって異なるため、単一のDRCでは設計チェ
ックが完了しないことによるからである。
〔発明が解決しようとする問題点〕
上述した従来方式は、人手に依存する度合が強いた
め、DRCが遅く、またチェックミスや修正ミスも起り易
いという欠点がある。
〔問題点を解決するための手段〕 本発明の方式は、１つの配線パターン層をデザインル
ールチェックのレベルの異なる複数のサブ配線パターン
層に分割するようにネットリストを構成し、この各層に
デザインルールチェックの優先順位を設け、サブ配線パ
ターン層を透視図法により重ね合せて１つの配線パター
ン層を形成するようにしたことを特徴とする。
〔実施例〕
次に本発明について図面を参照して説明する。
第１図は本発明の１実施例を示す図であり、１〜ｎは
各々DRCレベルの異なるサブ配線パターン層を示す。Ｉ
はサブ配線パターン層１〜ｎを透視図法による重ね合せ
た配線パターン層でこれが実際のプリント板等の１層の
配線パターンとなる。
サブ配線パターン層１〜ｎは、例えばサブ配線パター
ン層１はAC100ボルト系とし、パターン間隙は最小2.54m
m,…またサブ配線パターン層ｎは５ボルト系でパターン
最小間隙は0.25mmというように設定する。そして、最小
パターン間隙条件に厳しい高電圧回路の順にDRCの優先
順位を与える。
一方、設計対象となる回路時は、結線情報を有するネ
ットリストにサブ配線パターン層１〜ｎに対応する標識
を与え、結線は対応する配線パターン層に配線によるよ
うに構成する。
配線設計は、サブ配線パターン層１〜ｎを重ね合せた
配線パターン層Ｉの上で行い、設計が完了した時点で１
からｎの順にDRCを配線パターン層Ｉの上で行い、回路
図との照合も配線パターン層Ｉの上で行う。
本方式は、手動配線，自動配線共同様に適用でき、DR
Cの稼働はリアルタイム，バッチ処理共に付与すること
ができる。
〔発明の効果〕
本発明は、以上説明したような構成を採用することに
より、高圧，低圧パターンの混在するアナログ回路の配
線パターンのDRCを全自動で行うことができるので、人
手によるチェック，修正のミスを排除し、かつDRCを高
速化することができる。
【図面の簡単な説明】
第１図は本発明の１実施例を示す。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】１つの配線パターン層をデザインルールチ
    ェックのレベルの異なる複数のサブ配線パターン層に分
    割するようにネットリストを構成し、該各層にデザイン
    ルールチェックの優先順位を設け、前記サブ配線パター
    ン層を透視図法により重ね合せて前記配線パターン層を
    形成するようにしたことを特徴とするCADによる配線パ
    ターン層生成方式。
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DE102005036207A1 (de) * 2005-08-02 2007-02-22 X-Fab Semiconductor Foundries Ag Verfahren zum Entwurf von integrierten Schaltungen

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